TWI485782B - 具有金屬閘極之半導體元件及其製作方法 - Google Patents

Description

具有金屬閘極之半導體元件及其製作方法

本發明係有關於一種具有金屬閘極(metal gate)之半導體元件及其製作方法，尤指一種實施後閘極(gate last)製程之具有金屬閘極之半導體元件及其製作方法。

隨著半導體元件持續地微縮，功函數(work function)金屬係用以取代傳統多晶矽作為匹配高介電常數(high-K)介電層的控制電極。而雙功能函數金屬閘極之製作方法係可概分為前閘極(gate first)與後閘極(gate last)製程兩大類，其中後閘極製程又因可避免源極/汲極超淺接面活化回火以及金屬矽化物等高熱預算製程，而具有較寬的材料選擇，故漸漸地取代前閘極製程。

而習知後閘極製程中，係先形成一虛置閘極(dummy gate)或取代閘極(replacement gate)，並在完成一般MOS電晶體的製作後，將虛置/取代閘極移除而形成一閘極溝渠(gate trench)，再依電性需求於閘極溝渠內填入不同的金屬。然而，隨著電晶體元件線寬持續微縮的趨勢，閘極溝渠的深寬比(aspect ratio)成為金屬膜層是否能順利填入閘極溝渠的一大挑戰。簡單地說，隨著電晶體元件線寬縮小，閘極溝渠的開口寬度也隨之縮小，造成金屬膜層不易填入閘極溝渠的問題，甚至發生無法填入閘極溝渠形成空隙、影響電晶體元件的電性表現等問題。

由此可知，後閘極製程雖可避免源極/汲極超淺接面活化回火以及形成金屬矽化物等高熱預算製程，而具有較寬廣的材料選擇，但仍面臨複雜製程的整合性以及閘極凹槽填補能力等可靠度要求。

因此，本發明之一目的係在於提供一種改善金屬膜層填洞結果的具有金屬閘極之半導體元件之製作方法及該半導體元件。

根據本發明所提供之申請專利範圍，係提供一種具有金屬閘極之半導體元件之製作方法。該製作方法首先提供一基底，且該基底表面形成有至少一虛置閘極(dummy gate)、一至少覆蓋該虛置閘極之側壁之犧牲層、與一暴露該虛置閘極之頂部之介電層。在形成該介電層之後，係進行一第一蝕刻製程，移除該虛置閘極頂部周圍之部分該犧牲層，而於該虛置閘極之頂部周圍形成至少一第一凹槽。而在該第一蝕刻製程之後，係進行一第二蝕刻製程，移除該虛置閘極形成一第二凹槽，該第一凹槽與該第二凹槽係構成一T型閘極溝渠(gate trench)。

根據本發明所提供之申請專利範圍，另提供一種具有金屬閘極之半導體元件，該半導體元件包含有一基底、一高介電常數閘極介電層、一T型(T-shaped)金屬閘極、一設置於該T型金屬閘極兩側之該基底內之源極/汲極、以及一設置於該T型金屬閘極之兩側之犧牲層。此外，該T型金屬閘極更包含一頭部(head portion)、以及一設置於該頭部下方，用以支撐該頭部的主體部(body portion)，而該犧牲層至少設置於該T型金屬閘極之該頭部的下方。

根據本發明所提供之具有金屬閘極之半導體元件之製作方法，係利用二次蝕刻製程分別形成第一凹槽與第二凹槽，而第一凹槽與第二凹槽則構成一T型閘極溝渠。由於T型閘極溝渠之開口寬度較習知閘極溝渠之開口寬度大，故可確保後續構成金屬閘極的金屬膜層可順利地填入。換句話說，本發明所提供之具有金屬閘極之半導體元件之製作方法係可使後續填入T型閘極溝渠內的填充金屬層享有較佳的填補結果，確保半導體元件的可靠度。

請參閱第1圖至第8圖，第1圖至第8圖係為本發明所提供之具有金屬閘極之半導體元件之製作方法之一第一較佳實施例之示意圖。如第1圖所示，首先提供一基底100，如一矽基底、含矽基底、或矽覆絕緣(silicon-on-insulator，SOI)基底等，且基底100內係形成有複數個用以提供電性隔離的淺溝絕緣(shallow trench isolation，STI) 102。接下來於基底100上形成至少一半導體元件110。半導體元件110係包含一閘極介電層104、一虛置閘極106如一多晶矽層、與一圖案化硬遮罩108。在本較佳實施例中，閘極介電層104可為一傳統的二氧化矽層，亦可為一高介電常數(high-K)閘極介電層。值得注意的是，本較佳實施例係可與先閘極介電層(high-K first)製程整合，此時閘極介電層104係包含一高介電常數(high-K)閘極介電層，其可選自氧化矽(silicon oxide，SiO₂ )、氮化矽(silicon nitride，Si₃ N₄ )、氮氧化矽(silicon oxynitride，SiON)以及金屬氧化物所組成之一群組，其中金屬氧化物則包含氧化鉿(hafnium oxide，HfO₂ )、矽酸鉿氧化合物(hafnium silicon oxide，HfSiO₄ )、矽酸鉿氮氧化合物(hafnium silicon oxynitride，HfSiON)、氧化鋁(aluminum oxide，Al₂ O₃ )、氧化鑭(lanthanum oxide，La₂ O₃ )、氧化鉭(tantalum oxide，Ta₂ O₅ )、氧化釔(yttrium oxide，Y₂ O₃ )、氧化鋯(zirconium oxide，ZrO₂ )、鈦酸鍶(strontium titanate oxide，SrTiO₃ )、矽酸鋯氧化合物(zirconium silicon oxide，ZrSiO₄ )、或鋯酸鉿(hafnium zirconium oxide，HfZrO₄ )等。

請繼續參閱第1圖。在形成虛置閘極106之後，係於虛置閘極106兩側之基底100內分別形成一輕摻雜汲極(light doped drain，LDD) 112，隨後於虛置閘極106兩側之側壁形成一側壁子114。側壁子114較佳為一複合膜層之結構，且如第1圖所示由內而外依序包含了一氮化矽封層(seal layer)114a、一氧化矽層114b與一氮化矽層114c如一使用六氯二矽烷(hexachlorodisilane，Si₂ Cl₆ )形成的氮化矽(HCD-SiN)層。而在形成側壁子114之後，係於側壁子114兩側之基底100內形成一源極/汲極116。在本較佳實施例中，亦可利用選擇性磊晶成長(selective epitaxial growth，SEG)方法來製作源極/汲極116。例如，當半導體元件110為一P型電晶體時，係可利用包含有鍺化矽(SiGe)之磊晶層製作源極/汲極116；而當半導體元件110為一N型電晶體時，係可利用包含有碳化矽(SiC)之磊晶層製作源極/汲極116。此外，在形成源極/汲極116之後，更於其表面分別形成一金屬矽化物(圖未示)，以降低接觸界面的電阻。上述形成虛置閘極106、LDD112、側壁子114、源極/汲極116、與金屬矽化物等元件之步驟係為該領域中具通常知識者所熟知，故於此不再贅述。

請參閱第2圖。接下來，係利用一合適的蝕刻劑依序移除氮化矽層114c與氧化矽層114b。值得注意的是，在移除氧化矽層114b時，氮化矽封層114a係可作為蝕刻停止層，因此在移除部分側壁子114時，仍可保護虛置閘極106之側壁輪廓與LDDs 112的表面輪廓。此外在本較佳實施例中，虛置閘極106上方的圖案化硬遮罩108係同時移除，而暴露出虛置閘極106之頂部。

請參閱第3圖。之後，係於基底100上形成一犧牲層(sacrificial layer) 120，且犧牲層120係覆蓋源極/汲極116、虛置閘極106之側壁、與氮化矽封層114a。在本較佳實施例中，犧牲層120包含一應力層(strain stress layer)、一接觸洞蝕刻停止層(contact etch stop layer，CESL)，或一可提供應力的CESL。

請參閱第4圖。在形成犧牲層120之後，係於基底100上形成一介電層122，例如一內層介電(inter-layer dielectric，ILD)層。值得注意的是，介電層122係包含蝕刻率不同於犧牲層120之蝕刻率的材質。舉例來說，犧牲層120包含一氮化矽層；而介電層122則包含ILD層常用之氧化矽層。而在形成介電層122之後，係藉由一平坦化製程移除部分的介電層122與犧牲層120。確切地說，平坦化製程係移除了虛置閘極106頂部的介電層122與犧牲層120，而將虛置閘極106頂部暴露出來。

請參閱第5圖。隨後，係進行一第一蝕刻製程，用以移除虛置閘極106頂部周圍之部分犧牲層120與氮化矽封層114a，而於虛置閘極106之頂部周圍形成至少一第一凹槽(recess) 132。第一凹槽132具有一深度，而該深度最佳係介於50～250埃(angstrom)。值得注意的是，由於犧牲層120與氮化矽封層114a包含氮化矽、介電層122包含氧化矽、而虛置閘極106包含多晶矽，因此可在第一蝕刻製程中係可選擇對氮化矽蝕刻速率較高的蝕刻劑移除犧牲層120與氮化矽封層114a，以確保虛置閘極106的側壁輪廓不致受到損害。如第5圖所示，在第一蝕刻製程之後，犧牲層120係暴露於第一凹槽132的底部；而介電層122與虛置閘極106則構成第一凹槽132之側壁。此外，第一凹槽132之開口寬度約略等於犧牲層120的厚度與氮化矽封層114a的厚度之和。

請參閱第6A圖。完成第一蝕刻製程之後，係進行一第二蝕刻製程，移除虛置閘極106，而於第一凹槽132之間形成一第二凹槽134。如第6A圖所示，第一凹槽132與第二凹槽134係構成一T型閘極溝渠130，且閘極介電層104係暴露於第二凹槽134底部。值得注意的是，T型閘極溝渠130的第二凹槽134的開口寬度係等於一般虛置閘極106線寬，但T型閘極溝渠130頂部的開口寬度則等於一對第一凹槽132之開口寬度再加上第二凹槽134之開口寬度。換句話說，T型閘極溝渠130頂部的開口寬度約等於犧牲層120的厚度與氮化矽封層114a的厚度的二倍與一般虛置閘極106線寬之和，故本較佳實施例所提供的T型閘極溝渠130係具有較寬的開口寬度。

另外請參閱第6B圖，第6B圖係本第一較佳實施例之一變化型之示意圖。在此本變化型中，本較佳實施例係與後閘極介電層(high-K last)製程整合。因此閘極介電層104可先為一傳統的二氧化矽層，而在形成T型閘極溝渠130之後，係移除暴露於第二凹槽134底部的閘極介電層104，隨後形成一高介電常數閘極介電層104a，其可包含前述高介電常數材料。如第6B圖所示，高介電常數閘極介電層104a係覆蓋T型閘極溝渠130之底部與側壁，尤其是覆蓋第二凹槽134底部。

請參閱第7圖。待形成T型閘極溝渠130之後，係於T型閘極溝渠130內依序形成一功函數金屬層140與一填充金屬層142。當本較佳實施例所提供之半導體元件110為一P型電晶體元件時，功函數金屬層140係包含功函數介於4.8電子伏特(eV)與5.2 eV之間之金屬材料；當半導體元件110為一N型電晶體元件時，功函數金屬層140係包含功函數介於3.9 eV與4.3 eV之間之金屬材料，填充金屬層142則可為任何具有優良填洞能力之金屬膜層。此外，功函數金屬層140與填充金屬層142可為單層結構或複合層結構。而在形成功函數金屬層140之前，亦可選擇性地於T型閘極溝渠130中先形成一阻障層(barrier layer)(圖未示)。上述阻障層、功函數金屬層140、填充金屬層142之材料選擇係為熟習該技藝之人士所知者，故於此係不多加贅述。更重要的是，由於本較佳實施例所提供之T型閘極溝渠130之開口寬度較大，因此功函數金屬層140與填充金屬層142皆可順利的填入T型閘極溝渠130中。

請參閱第8圖。隨後，係進行一平坦化製程，移除部分功函數金屬層140與填充金屬層142，而於基底100上形成一約略平坦之表面，並於T型閘極溝渠130之內形成一T型金屬閘極150。在本較佳實施例之一變化型中，該平坦化製程更可將T型金屬閘極150的頭部152移除。另外，在本較佳實施例中亦不限於在完成T型金屬閘極150之製作後移除介電層122，或更移除犧牲層120，而重新於基底100上形成另一可提供應力的CESL(圖未示)與內層介電層(圖未示)。

請繼續參閱第8圖。據此，本較佳實施例係提供一種具有金屬閘極之半導體元件110。半導體元件110包含基底100、設置於基底100上的高介電常數閘極介電層104/104a、設置於基底100上的T型金屬閘極150、以及一設置於T型金屬閘極150下方的L型犧牲層120。在本較佳實施例中，L型犧牲層120係包含一應力層或一CESL。半導體元件110尚包含設置於T型金屬閘極150兩側之基底100內的LDDs 112與源極/汲極116。如第8圖所示，T型金屬閘極150更包含一頭部152以及一設置於頭部152下方，用以支撐頭部152的主體部154。T型金屬閘極150係為一複合層結構，如前所述其包含功函數金屬層140與填充金屬層142。如第8圖所示，L型犧牲層120包含一直立部120a與一延伸部120b，直立部120a係垂直於基底100且設置於T型金屬閘極150之頭部152的下方；而延伸部120b則平行於基底100且至少覆蓋LDDs 112與源極/汲極116。

根據本第一較佳實施例所提供之製作方法，係藉由第一蝕刻製程與第二蝕刻製程依序移除部分的犧牲層(即部分CESL)120與虛置閘極106，故可形成一T型閘極溝渠130。T型閘極溝渠130之開口寬度係為一般虛置閘極106之線寬加上兩倍的氮化矽封層114a與L型犧牲層120厚度之和，因此較一般寬度大。換句話說，本較佳實施例係可提供一深寬比較低的T型閘極溝渠130，故功函數金屬層140與填充金屬層142可順利填入，並得以避免填補T型閘極溝渠130時產生縫隙，確保T型金屬閘極150的可靠度。

接下來請參閱第9圖至第15圖，第9圖至第15圖係為本發明所提供之具有金屬閘極之半導體元件之製作方法之一第二較佳實施例之示意圖。首先值得注意的是，第二較佳實施例中，與第一較佳實施例相同之元件的材料選擇以及形成步驟係可直接參閱上述第一較佳實施例所揭示者，故於此皆不再贅述。如第9圖所示，本較佳實施例首先提供一基底200，基底200內係形成有複數個用以提供電性隔離的STI 202。接下來於基底200上形成至少一閘極結構，且此閘極結構包含一閘極介電層204、一虛置閘極206、與一圖案化硬遮罩208。

請繼續參閱第9圖。在形成虛置閘極206之後，係於虛置閘極206兩側之基底200內分別利用一離子佈植製程形成一LDD 212，隨後係於基底200上依序形成一氧化矽層214a與一犧牲層220。在本較佳實施例中，犧牲層220包含一蝕刻率迥異於氧化矽的材料，例如氮化矽。

接下來請參閱第10圖。在形成犧牲層220之後，隨即進行一回蝕刻製程，用以回蝕刻犧牲層220與氧化矽層214a，於虛置閘極206之側壁形成一側壁子214。此外在本較佳實施例中，虛置閘極206上方的圖案化硬遮罩208係同時移除，而暴露出虛置閘極206之頂部。而在形成側壁子214之後，係利用一離子佈植製程於側壁子214兩側之基底200內形成一源極/汲極216。在本較佳實施例中，由於犧牲層220係為側壁子214的一部份，因此犧牲層220並未覆蓋源極/汲極216。如前所述，本較佳實施例亦不限利用選擇性磊晶成長方法來製作源極/汲極216。此外，在形成源極/汲極216之後，更於其表面分別形成一金屬矽化物(圖未示)，以降低接觸界面的電阻。至此，係完成一半導體元件210之製作。

請參閱第11圖。在形成源極/汲極216與金屬矽化物之後，係於基底200上形成一介電層222，例如一包含氧化矽的ILD層。而在形成介電層222之後，係藉由一平坦化製程移除部分的介電層222，而於基底200上獲得一約略平坦的表面，同時將虛置閘極206頂部暴露出來。

請參閱第12圖。隨後，係進行一第一蝕刻製程，用以移除虛置閘極206頂部周圍之部分犧牲層220，而於虛置閘極206之頂部的周圍形成至少一第一凹槽232。第一凹槽232具有一深度，而該深度最佳係介於50～250埃。值得注意的是，由於犧牲層220包含氮化矽，而ILD層222包含氧化矽，因此可在第一蝕刻製程中係可選擇對氮化矽蝕刻速率較高的蝕刻劑移除犧牲層220，以確保虛置閘極206的側壁輪廓不致受到損害。如第12圖所示，在第一蝕刻製程之後，犧牲層220係暴露於第一凹槽232的底部；而介電層222、虛置閘極206與氧化矽層214a則構成第一凹槽232之側壁。此外，第一凹槽232之開口寬度約略等於犧牲層120的厚度。

請參閱第13圖。完成第一蝕刻製程之後，係進行一第二蝕刻製程，移除虛置閘極206與氧化矽層214a，而於第一凹槽232之間形成一第二凹槽234。如第13圖所示，第一凹槽232與第二凹槽234係構成一T型閘極溝渠230，且閘極介電層204係暴露於第二凹槽234底部。值得注意的是，T型閘極溝渠230的第二凹槽234係具有一開口寬度等於一般虛置閘極206線寬，但其頂部之開口寬度則等於一對第一凹槽232之開口寬度再加上第二凹槽234之開口寬度。換句話說，T型閘極溝渠230頂部的開口寬度約等於犧牲層220的厚度之二倍與一般虛置閘極206線寬之和，故本較佳實施例所提供的T型閘極溝渠230係具有較寬的開口寬度。

請參閱第14圖。本較佳實施例所提供之製作方法係與後閘極介電層整合，因此在形成T型閘極溝渠230之後，係先移除第二凹槽234底部的閘極介電層204，隨後於T型溝渠開口230內依序形成一高介電常數閘極介電層204a、一功函數金屬層240與一填充金屬層242。當本較佳實施例所提供之半導體元件210為一P型電晶體元件時，功函數金屬層240係包含功函數介於4.8 eV與5.2 eV之間之金屬材料；當電晶體元件210為一N型半導體元件時，功函數金屬層240係包含功函數介於3.9 eV與4.3 eV之間之金屬材料，填充金屬層242則可為任何具有優良填洞能力之金屬膜層。此外，功函數金屬層240與填充金屬層242可為單層結構或複合層結構。而在形成功函數金屬層240之前，亦可選擇性地於T型閘極溝渠230中先形成一阻障層(圖未示)。上述阻障層、功函數金屬層240、填充金屬層242之材料選擇係為熟習該技藝之人士所知者，故於此係不多加贅述。更重要的是，由於本較佳實施例所提供之型閘極溝渠230之開口寬度較大，因此功函數金屬層240與填充金屬層242皆可順利的填入T型閘極溝渠230中。

請參閱第15圖。隨後，係進行一平坦化製程，移除部分高介電常數閘極介電層204a、功函數金屬層240與填充金屬層242，而於基底200上形成一約略平坦之表面，並於T型閘極溝渠230之內形成一T型金屬閘極250。在本較佳實施例之一變化型中，該平坦化製程更可將T型金屬閘極250的頭部252移除。另外，在本較佳實施例中亦不限於在完成型金屬閘極250之製作後移除介電層222，而於基底200上形成一可提供應力的CESL(圖未示)，隨後重新形成一內層介電層(圖未示)。

請繼續參閱第15圖。據此，本較佳實施例係提供一種具有金屬閘極之半導體元件210。半導體元件210包含基底200、設置於基底200上的高介電常數閘極介電層204a、設置於基底200上的T型金屬閘極250、以及一設置於T型金屬閘極250下方的犧牲層220。在本較佳實施例中，犧牲層220係包含一側壁子214。半導體元件210尚包含設置於T型金屬閘極250兩側之基底內的LDD 212與源極/汲極216。如第15圖所示，T型金屬閘極250更包含一頭部252以及一設置於頭部252下方，用以支撐頭部252的主體部254。T型金屬閘極250係為一複合層結構，如前所述其包含功函數金屬層240與填充金屬層242。如第15圖所示，由於在本較佳實施例中犧牲層220係作為一側壁子214，因此犧牲層220係形成於T型金屬閘極250之頭部252的下方，且並未覆蓋源極/汲極216。

根據本第二較佳實施例所提供之製作方法，係藉由第一蝕刻製程與第二蝕刻製程依序移除部分犧牲層220(即部分側壁子214)與虛置閘極206，故可形成一T型閘極溝渠230，且此T型閘極溝渠230之開口寬度係為一般虛置閘極206之線寬加上兩倍的犧牲層220厚度之和，因此較習知閘極溝渠之開口寬度大。換句話說，本較佳實施例係可提供一深寬比較低的T型閘極溝渠230，故功函數金屬層240與填充金屬層242可順利填入，並得以避免填補T型閘極溝渠230時產生縫隙，確保T型金屬閘極250的可靠度。

綜上所述，根據本發明所提供之具有金屬閘極之半導體元件之製作方法，係利用二次蝕刻製程分別形成第一凹槽與第二凹槽，而第一凹槽與第二凹槽則構成一T型閘極溝渠。由於T型閘極溝渠之開口寬度較習知閘極溝渠之開口寬度大，故可確保後續構成金屬閘極的金屬膜層可順利地填入。換句話說，本發明所提供之具有金屬閘極之半導體元件之製作方法係可使後續填入T型閘極溝渠內的填充金屬層享有較佳的填補結果，確保半導體元件的可靠度。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100、200．．．基底

102、202．．．淺溝絕緣

104、204．．．閘極介電層

104a、204a．．．高介電常數閘極介電層

106、206．．．虛置閘極

108、208．．．圖案化硬遮罩

110、210．．．半導體元件

112、212．．．輕摻雜汲極

114、214．．．側壁子

114a．．．氮化矽封層

114b．．．氧化矽層

114c．．．氮化矽層

214a．．．氧化矽層

116、216．．．源極/汲極

120、220．．．犧牲層

120a．．．直立部

120b．．．延伸部

122、222．．．介電層

130、230．．．T型閘極溝渠

132、232．．．第一凹槽

134、234．．．第二凹槽

140、240．．．功函數金屬層

142、242．．．填充金屬層

150、250．．．T型金屬閘極

152、252．．．頭部

154、254．．．主體部

第1圖至第8圖係為本發明所提供之具有金屬閘極之半導體元件之製作方法之一第一較佳實施例之示意圖；

第6B圖係本第一較佳實施例之一變化型之示意圖；以及

第9圖至第15圖係為本發明所提供之具有金屬閘極之半導體元件之製作方法之一第二較佳實施例之示意圖。

100．．．基底

102．．．淺溝絕緣

104．．．閘極介電層

106．．．虛置閘極

110．．．半導體元件

112．．．輕摻雜汲極

114a．．．氮化矽封層

116．．．源極/汲極

120．．．犧牲層

122．．．介電層

132．．．第一凹槽

Claims (17)

1. 一種具有金屬閘極之半導體元件之製作方法，包含有：提供一基底，該基底表面形成有至少一虛置閘極(dummy gate)、一至少覆蓋該虛置閘極之側壁之犧牲層、與一暴露該虛置閘極之頂部之介電層；進行一第一蝕刻製程，移除該虛置閘極頂部周圍之部分該犧牲層，而於該虛置閘極之頂部周圍形成至少一第一凹槽；以及進行一第二蝕刻製程，移除該虛置閘極形成一第二凹槽，且該等第一凹槽與該第二凹槽係構成一T型閘極溝渠(gate trench)。
2. 如申請專利範圍第1項所述之製作方法，更包含至少一輕摻雜汲極，設置於該虛置閘極兩側之該基底內。
3. 如申請專利範圍第1項所述之製作方法，更包含以下步驟：於該虛置閘極兩側形成一側壁子；於該側壁子兩側之該基底內形成一源極/汲極；移除部分該側壁子；以及於該基底上形成該犧牲層。
4. 如申請專利範圍第3項所述之製作方法，其中該犧牲層 係覆蓋該源極/汲極。
5. 如申請專利範圍第3項所述之製作方法，其中該犧牲層包含一應力層(strain stress layer)或一接觸洞蝕刻停止層(contact etch stop layer，CESL)。
6. 如申請專利範圍第1項所述之製作方法，更包含以下步驟：回蝕刻該犧牲層，於該虛置閘極兩側形成一側壁子結構；於該側壁子結構兩側之該基底內形成一源極/汲極；以及於該基底上形成該介電層。
7. 如申請專利範圍第6項所述之製作方法，其中該犧牲層未覆蓋該源極/汲極。
8. 如申請專利範圍第1項所述之製作方法，其中該等第一凹槽具有一深度，且該深度介於50-250埃(angstrom)。
9. 如申請專利範圍第1項所述之製作方法，其中該介電層之蝕刻率與該犧牲層之蝕刻率不同。
10. 如申請專利範圍第1項所述之製作方法，其中該犧牲層係暴露於該等第一凹槽之底部，且該虛置閘極與該介電層係 構成該等第一凹槽之側壁。
11. 如申請專利範圍第1項所述之方法，更包含一高介電常數閘極介電層，暴露於該第二凹槽底部。
12. 如申請專利範圍第1項所述之方法，更包含以下步驟，進行於形成該第二凹槽之後：於該T型閘極溝渠內依序形成一功函數金屬(work function metal)層與一填充金屬(filling metal)層；以及進行一平坦化製程，移除部分該功函數金屬層與該填充金屬層，而於該T型閘極溝渠內形成一金屬閘極。
13. 一種具有金屬閘極之半導體元件，包含有：一基底；一高介電常數閘極介電層；一T型(T-shaped)金屬閘極，該T型金屬閘極更包含：一頭部(head portion)；以及一主體部(body portion))，設置於該頭部下方，用以支撐該頭部；一源極/汲極，設置於該T型金屬閘極兩側之該基底內；以及一L型犧牲層，設置於該T型金屬閘極之兩側，該L型犧牲層更包含一直立部與一延伸部，該直立部設置於該T型 金屬閘極之該頭部的下方，且與該T型金屬閘極之該頭部完全重疊，該延伸部覆蓋該源極/汲極。
14. 如申請專利範圍第13項所述之半導體元件，其中該T型金屬閘極更包含一功函數金屬層與一填充金屬層。
15. 如申請專利範圍第13項所述之半導體元件，其中該L型犧牲層係包含一應力層或一接觸洞蝕刻停止層。
16. 如申請專利範圍第13項所述之半導體元件，更包含一輕摻雜汲極，設置於該T型金屬閘極兩側之該基底內。
17. 一種具有金屬閘極之半導體元件，包含有：一基底；一高介電常數閘極介電層；一T型(T-shaped)金屬閘極，該T型金屬閘極更包含：一頭部(head portion)，該頭部之側壁係與該高介電常數閘極介電層接觸；以及一主體部(body portion)，設置於該頭部下方，用以支撐該頭部；一源極/汲極，設置於該T型金屬閘極兩側之該基底內；以及一犧牲層，設置於該T型金屬閘極之兩側，且至少形成 於該T型金屬閘極之該頭部的下方，且該犧牲層不接觸該源極/汲極。