TW201541640A - 鰭型場效電晶體元件及其製造方法 - Google Patents

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Abstract

本揭露提供了一種鰭型場效電晶體(FinFET)元件之一實施例。此元件，包括位於一基板上之複數個第一鰭結構。上述第一鰭結構包括：一第一半導體材料層；一第二半導體材料層，設置於該第一半導體材料層上，由至少為一半導體氧化物構件所部分環繞。此元件亦包括：一第三半導體材料層，設置於該第二半導體材料層上，以及一第二鰭結構，位於該基板上且鄰近於該些第一鰭結構之一。上述第二鰭結構包括該第一半導體材料層，及設置於該介電層上之該第三半導體材料層。

Description

鰭型場效電晶體元件及其製造方法
本發明係有關於一種半導體結構，且特別有關於一種鰭型場效電晶體元件(FinFET device)。
半導體積體電路(IC)產業經歷高速的成長。積體電路之材料及設計方面的技術進步已創造數個世代的積體電路，每一代的積體電路都具有比前一代更小且更複雜的電路。在積體電路演進的過程中，特徵結構密度(亦即，每晶片面積中相互連接的元件之數目)通常隨著幾何尺寸(亦即，所使用之製造方法可產生的最小組件(或線))的縮小而增加。這種尺寸縮減的製程將的優點在於提高生產效率以及降低相關成本。
尺寸的縮減同時也提升加工及製造積體電路的複雜性，為了實現這些進步，在積體電路加工及製造方面需要類似的發展。舉例而言，一種三維電晶體，例如鰭型場效電晶體(fin-like field-effect transistor,FinFET)，已被導入用以取代平面型電晶體(planar transistor)。雖然現有的鰭型場效電晶體元件及其製造方法已普遍足以達成預期的目標，然而卻無法完全滿足所有需求。
依據一實施例，本發明提供了一種鰭型場效電晶 體元件，包括：複數個第一鰭結構，位於一基板上；以及一第二鰭結構，位於該基板上且鄰近於該些第一鰭結構之一。上述第一鰭結構包括：一第一半導體材料層，設置於該基板上；一第二半導體材料層，設置於該第一半導體材料層上，其中該第二半導體材料層係由至少為一半導體氧化物構件所部分環繞之一第二半導體材料所形成；以及一第三半導體材料層，設置於該第二半導體材料層上。上述第二鰭結構包括：該第一半導體材料層，設置於該基板上；具有設置於該第一半導體材料層上之一襯層之一介電層，其中該襯層係設置於該介電層與該第一半導體材料層之間；以及該第三半導體材料層，設置於該介電層上，其中該襯層係設置於該介電層與該第三半導體材料層之間。
依據另一實施例，本發明提供了一種鰭型場效電 晶體元件，包括：一基板，具有一N型鰭型場效電晶體區。上述N型鰭型場效電晶體區包括：一第一閘極堆疊物，包覆於一第一鰭結構之一上方部上，其中該第一鰭結構具有一磊晶矽層以作為其上方部、具有氧化矽鍺構件作為其外部膜層之一磊晶矽鍺層作為其中央部，以及一磊晶矽層作為其底部；一第一源極/汲極元件，位於該第一鰭結構之一經凹陷上方部上；一第二源極/汲極元件，位於該基板上之一第二鰭結構上，其中該第二鰭結構具有一經凹陷磊晶矽層作為其上方部、具有一襯層包覆於其頂部表面與底部表面之一介電層作為其中央部，以及該磊晶矽層作為其底部；以及其中鄰近之兩第一閘堆疊物係為位於該第一鰭結構上之該第一源極/汲極元件或位於該第二鰭 結構上之該第二源極/汲極元件所分隔。
依據又一實施例，本發明提供了一種鰭型場效電 晶體元件之製造方法，包括：提供一基板，具有一N型鰭型場效電晶體區與一P型鰭型場效電晶體區；形成數個第一鰭結構於該N型鰭型場效電晶體區與該P型鰭型場效電晶體區內，該第一鰭結構包括：一第一磊晶半導體材料層，作為其上方部；一第二磊晶半導體材料層，具有一半導體氧化物構件作為其外層，作為其中央部；一第三磊晶半導體材料層，作為其下方部；形成一第一圖案化硬罩幕層於該N型鰭型場效電晶體區與該P型鰭型場效電晶體區上；形成一橫向溝槽；形成一第二圖案化硬罩幕層於該N型鰭型場效電晶體區與該P型鰭型場效電晶體區上，以露出位於該N型鰭型場效電晶體區內之該橫向溝槽內之該第二半導體材料層；施行回火，形成半導體氧化物構件於露出之該第二半導體材料層之外層以形成一第二鰭結構；形成一襯層，包覆於該N型鰭型場效電晶體區與該P型鰭型場效電晶體區內之該第一鰭結構與該第二鰭結構上；沉積一介電層以形成位於該橫向溝槽內之一介電錨，以形成一第三鰭結構；形成一第四鰭結構與一第五鰭結構於該P型鰭型場效電晶體區內，而同時採用一第三硬罩幕以覆蓋該N型鰭型場效電晶體區；凹陷該N型鰭型場效電晶體區與該P型鰭型場效電晶體區內之該介電層，以露出該第一鰭結構、該第二鰭結構、該第三鰭結構、該第四鰭結構與第五鰭結構之上方部；以及沉積一假介電層於露出之該第一鰭結構、該第二鰭結構、該第三鰭結構、該第四鰭結構與該第五鰭結構之上方部上。
為讓本發明之上述目的、特徵及優點能更明顯易懂，下文特舉一較佳實施例，並配合所附的圖式，作詳細說明如下。
100‧‧‧方法
102、104、106、108、110、112、114、116、118、120、122、124、126、128、130、132、134‧‧‧步驟
200‧‧‧鰭型場效電晶體元件
200A‧‧‧NFET元件
200B‧‧‧PFET元件
210‧‧‧基板
212‧‧‧第一半導體材料層
214‧‧‧第二半導體材料層
216‧‧‧第三半導體材料層
220‧‧‧第一鰭結構
222‧‧‧圖案化鰭硬罩幕層
230‧‧‧溝槽
310‧‧‧第一圖案化硬罩幕
312‧‧‧第一區
314‧‧‧第二區
316‧‧‧橫向溝槽
320‧‧‧第二圖案化硬罩幕
322‧‧‧第三區
324‧‧‧第四區
326‧‧‧第二半導體氧化物構件
330‧‧‧第二鰭結構
405‧‧‧襯層
410‧‧‧介電層
411‧‧‧介電錨
412‧‧‧介面
415‧‧‧第三圖案化硬罩幕層
420‧‧‧第三鰭結構
430‧‧‧第四半導體材料層
440‧‧‧第四鰭結構
444‧‧‧虛設介電層
445‧‧‧第一部
446‧‧‧第二部
447‧‧‧第三部
448‧‧‧第四部
449‧‧‧第五部
455A‧‧‧第一源極/汲極區
455B‧‧‧第四源極/汲極區
455AA‧‧‧第二源極/汲極區
455AB‧‧‧第三源極/汲極區
460A‧‧‧第一閘極區
460B‧‧‧第二閘極區
460BB‧‧‧第三閘極區
510‧‧‧閘極堆疊物
512‧‧‧介電層
514‧‧‧電極層
516‧‧‧閘極硬罩幕
520‧‧‧側壁間隔層
610A‧‧‧第一源極/汲極元件
610B‧‧‧第二源極/汲極元件
720‧‧‧層間介電層
810A‧‧‧第一閘極溝槽
810B‧‧‧第二閘極溝槽
910A‧‧‧第一高介電常數介電層/金屬閘極層
910B‧‧‧第二高介電常數介電層/金屬閘極層
W1‧‧‧第一寬度
W2‧‧‧第二寬度
d1‧‧‧第一高度
d2‧‧‧第二高度
第1圖為一流程圖，顯示了依據本發明之部分實施例之一種鰭型場效電晶體元件之製造方法；第2A圖為一立體示意圖，顯示了經歷過本發明之部分實施例之製程之一種鰭型場效電晶體元件；第2B圖為一剖面圖，顯示了沿第2A圖內線段A-A之鰭型場效電晶體元件於依據第1圖所示方法之數個製造階段之情形；第3A圖為一立體示意圖，顯示了經歷過本發明之部分實施例之製程之一種鰭型場效電晶體元件；第3B圖為一剖面圖，顯示了沿第3A圖內線段A-A之鰭型場效電晶體元件於依據第1圖所示方法之數個製造階段之情形；第4、5、6A-6B、與7A-7B圖為一系列立體示意圖，顯示了經歷過本發明之部分實施例之製程之一種鰭型場效電晶體元件；第7C圖為一剖面圖，顯示了沿第7A圖內線段A-A之鰭型場效電晶體元件於依據第1圖所示方法之數個製造階段之情形；第8A-8B、與9A-9B圖為一系列立體示意圖，顯示了經歷過本發明之部分實施例之製程之一種鰭型場效電晶體元件；第9C圖為一剖面圖，顯示了沿第9A圖內線段AA-AA之鰭型場效電晶體元件於依據第1圖所示方法之數個製造階段之情 形；第10A圖為一立體示意圖，顯示了經歷過本發明之部分實施例之製程之一種鰭型場效電晶體元件；第10B圖為一剖面圖，顯示了沿第10A圖內線段B-B之鰭型場效電晶體元件於依據第1圖所示方法之數個製造階段之情形；第11圖為一立體示意圖，顯示了經歷過本發明之部分實施例之製程之一種鰭型場效電晶體元件；第12A圖為一剖面圖，顯示了沿第9A圖內線段AAA-AAA之鰭型場效電晶體元件於依據第1圖所示方法之數個製造階段之情形；第12B圖為一剖面圖，顯示了沿第9A圖內線段A-A之鰭型場效電晶體元件於依據第1圖所示方法之數個製造階段之情形；第12C圖為一剖面圖，顯示了沿第9A圖內線段AA-AA之鰭型場效電晶體元件於依據第1圖所示方法之數個製造階段之情形；第12D圖為一剖面圖，顯示了沿第9A圖內線段B-B之鰭型場效電晶體元件於依據第1圖所示方法之數個製造階段之情形；第13A-13B圖為一系列立體示意圖，顯示了經歷過本發明之部分實施例之製程之一種鰭型場效電晶體元件；第13C-13D圖為一系列剖面圖，顯示了沿第13A圖內線段AB-AB之鰭型場效電晶體元件於依據第1圖所示方法之數個製 造階段之情形；第13E-13F圖為一系列剖面圖，顯示了沿第13B圖內線段BB-BB之鰭型場效電晶體元件於依據第1圖所示方法之數個製造階段之情形；第14A-14B、15A-15B、與16A-16B圖為一系列立體示意圖，顯示了經歷過本發明之部分實施例之製程之一種鰭型場效電晶體元件；第16C-16D圖為一系列剖面圖，顯示了沿第16A圖內線段AB-AB之鰭型場效電晶體元件於依據第1圖所示方法之數個製造階段之情形；以及第16E-16F圖為一系列剖面圖，顯示了沿第16B圖內線段BB-BB之鰭型場效電晶體元件於依據第1圖所示方法之數個製造階段之情形。
以下特舉出本發明之實施例，並配合所附圖式作詳細說明。以下實施例的元件和設計係為了簡化所揭露之發明，並非用以限定本發明。本發明於各個實施例中可能使用重複的參考符號及/或用字。這些重複符號或用字係為了簡化與清晰的目的，並非用以限定各個實施例及/或所述結構之間的關係。此外，說明書中提及形成第一結構特徵位於第二結構特徵之上，其包括第一結構特徵與第二結構特徵是直接接觸的實施例，另外也包括於第一結構特徵與第二結構特徵之間另外有其他結構特徵的實施例，亦即，第一結構特徵與第二結構特徵並非直接接觸。此外，本發明中可能於多個範例中出現有重覆 之標號及/或文字。如此之重覆情形係基於簡化與清楚目的，而非用以顯示於此些實施例及/或所討論輪廓之間的相關情形。
本發明係有關於，但不限定於，鰭型場效電晶體 元件。舉例而言，鰭型場效電晶體元件可以是互補型金屬-氧化物-半導體(complementary metal-oxide-semiconductor,CMOS)元件，其中互補型金屬-氧化物-半導體(CMOS)元件包括一P型金屬氧化物半導體(P-type metal-oxide-semiconductor,PMOS)鰭型場效電晶體元件以及一N型金屬氧化物半導體(N-type metal-oxide-semiconductor,NMOS)鰭型場效電晶體元件。下文將繼續揭露鰭型場效電晶體元件的示範例，用以說明本發明的各種實施例。然而，應可了解的是，除了作為具體請求項之外，本發明之應用範圍不應該受限於特定類型的元件。
依據本發明之各種實施例，第1圖為一流程圖， 用以顯示製造鰭型場效電晶體(FinFET)元件200之一方法100。應可了解的是，在本方法的其他實施例中，實施該方法之前、實施該方法期間及實施該方法之後，可提供額外的步驟，並且部份在本文中所描述的步驟可以被取代或省略。鰭型場效電晶體(FinFET)元件200及其製造之方法100將於下文中配合多個圖式整合地描述。
請參照第1、2A-2B圖，方法100起始於步驟102， 在步驟102中，提供一基板210。基板210可為一塊狀矽基板(bulk silicon substrate)。或者，基板210可包括元素半導體、化合物半導體或其組合，其中元素半導體包括，例如，結晶結 構的矽或鍺；化合物半導體包括，例如，矽鍺(silicon germanium)、碳化矽(silicon carbide)、砷化鎵(gallium arsenic)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)及/或銻化銦(indium antimonide)；或為上述材料之組合。
於另一實施例中，基板210具有包括位於基板內 之一絕緣層之絕緣體上覆矽(silicon-on-insulator,SOI)結構。絕緣層之一範例可為一埋設絕緣層(buried oxide layer，BOX)。 此絕緣體上覆矽(SOI)基板的製造方法包括：氧離子佈植隔離矽晶(separation by implantation of oxygen,SIMOX)、晶圓接合(wafer bonding)、及/或其他合適方法。
於本實施例中，基板210包括了一第一半導體材料 層212、設置於第一半導體材料層212上之一第二半導體材料層214、及設置於第二半導體材料層214上之一第三半導體材料層216。第二半導體材料層214與第三半導體材料層216彼此並不相同。第二半導體材料層214具有一第一晶格常數(lattice constant)，而第三半導體材料層216具有不同於第一晶格常數之一第二晶格常數。於本實施例中，第二半導體材料層214包括了矽鍺(SiGe)，而第一半導體材料層212與第三半導體材料層216皆包括了矽。於多個實施例中，第一半導體材料層212、第二半導體材料層214及第三半導體材料層216可包括鍺(Ge)、矽(Si)、砷化鎵(GaAs)、砷鎵化鋁(AlGaAs)、矽鍺(SiGe)、磷砷化鎵(GaAsP)、或其他之適當材料。於本實施例中，第二半導體材料層214及第三半導體材料層216係由磊晶成長所沉積，上 述磊晶成長稱為一坦覆通道磊晶(blanket channel epi)技術。於多個實施例中，上述磊晶製程包括了化學氣相沉積技術(例如氣相磊晶及或超真空化學氣相沉積)、原子束磊晶(molecular beam epitaxy)、及/或其他適當製程。
如同本發明所屬技術領域所周知，基板210可包 括各種摻雜元件，取決於其設計需求。於部分實施例中，基板210可包括各種摻雜區，取決於其設計需求(例如P型基板或N型基板)。於部分實施例中，摻雜區域可以摻雜有p型摻質或n型摻質。舉例來說，摻雜區域可摻雜有p型摻質，例如，硼(boron)或二氟化硼(BF2)；n型摻質包括，例如，磷(phosphorus)或砷(arsenic)，及/或其組合。摻雜區可配置為一N型鰭型金屬-氧化物-半導體電晶體(N-type fin metal-oxide-semiconductor transistor)元件的區域，或配置為一P型金屬-氧化物-半導體電晶體(P-type fin metal-oxide-semiconductor transistor)元件的區域。
請參照第1、3A-3B圖，方法100繼續進行步驟104， 而於步驟104中，於基板210內形成數個第一鰭結構220與數個溝槽230。於基板210上形成有一圖案化鰭硬罩幕層222。此圖案化鰭硬罩幕層222包括氧化矽、氮化矽、氮氧化矽或其他之適合介電材料。此圖案化鰭硬罩幕層222可包括單一材料層或多重材料層。
此圖案化鰭硬罩幕層222可藉由採用如熱氧化 法、化學氣相沉積、原子層沉積、或其他之適當方法以沉積一材料、藉由一微影製程以形成一圖案化光阻(阻劑)層、以及穿 透此圖案化光阻層之數個開口以蝕刻材料層而形成此圖案化鰭硬罩幕層222。微影製程之一範例可包括形成一阻劑層、藉由一微影曝光製程以曝光此阻劑層、施行一曝光後烘烤製程、以及顯影阻劑層以形成此圖案化阻劑層。此微影製程亦可為其他技術所替代，例如為電子束直寫(e-beam writing)、離子束直寫(ion beam writing)、無光罩圖案化(maskless patterning)及分子印刷(molecular printing)等。
接著穿透圖案化鰭硬罩幕層222以蝕刻基板210， 以於基板210內形成數個第一鰭結構220與數個溝槽230。於其他實施例中，可直接使用圖案化光阻層作為圖案化鰭硬罩幕層222，以作為蝕刻製程之一蝕刻罩幕，以形成位於基板210內之此些第一鰭結構220與此些溝槽230。此蝕刻製程可包括一濕蝕刻或一乾蝕刻。於一實施例中，濕式蝕刻溶液包括四甲基氫氧化銨(tetramethylammonium hydroxide,TMAH)中、氫氟酸/硝酸/乙酸溶液(HF/HNO3/CH3COOH)或其他合適的溶液。乾式及濕式蝕刻製程具有的可調整之蝕刻參數包括：使用之蝕刻劑(etchants)、蝕刻溫度、蝕刻溶液之濃度、蝕刻壓力、電源功率、RF偏壓電壓(RF bias voltage)、RF偏壓功率、蝕刻劑之流速以及其他合適的參數。舉例而言，濕式蝕刻溶液中可包括氫氧化銨(NH4OH)、氫氧化鉀(KOH)、氫氟酸(HF)、四甲基氫氧化銨(TMAH)、其他合適的濕蝕刻溶液或上述溶液之組合。乾式蝕刻製程包括使用氯基(chlorine-based)化合物的偏壓電漿蝕刻製程(biased plasma etching process)。其他乾式蝕刻劑氣體包括四氟化碳(CF4)、三氟化氮(NF3)、六氟化硫(SF6)及氦氣 (He)。亦可使用，例如，深反應離子蝕刻(deep reactive-ion etching,DRIE)的反應機制進行非等向性(anisotropically)的乾式蝕刻製程。
於本實施例中，蝕刻深度係經過控制，以使溝槽 230內第三半導體材料層216與第二半導體材料層214為露出的，但第一半導體材料層212為部分露出的。因此，所形成之第一鰭結構220具有作為一上方部之第三半導體材料層216、作為一中央部之第二半導體材料層214，以及作為一底部之第一半導體材料層212。此外，第一鰭結構220具有介於約4-10奈米之一範圍之一第一寬度W1。
請參照第1、4圖，方法100接著施行步驟106，於 步驟106中，形成一第一圖案化硬罩幕(first patterned hard-mask)層310於基板210上，此第一圖案化硬罩幕層310包覆(wrapping)此些第一鰭結構220之一部。於本實施例中，此第一圖案化硬罩幕層310覆蓋了一第一區312並露出了位於基板210內之一第二區314。第一圖案化硬罩幕層310可包括氧化矽、氮化矽、氮氧化矽、或其他之適當介電材料。第一圖案化硬罩幕層310可藉由利用熱氧化法、化學氣相沉積、原子層沉積、或其他適當方法沉積一材料層、藉由一微影製程形成一光阻(阻劑)層、及穿透圖案化光阻層之數個開口蝕刻此材料層以形成此第一圖案化硬罩幕層層310。
亦請參照第1、5圖，方法100接著施行步驟108， 於步驟108中移除位於第二區域314內之第二半導體材料，以形成一橫向溝槽(lateral trench)316(或空間/開口)，而於橫向溝槽 316內則露出了第二半導體材料層214之一表面。基於橫向溝槽316的形成，此些第一鰭結構220的長度便被切割成為一較短長度。可藉由一選擇性濕蝕刻或一選擇性乾蝕刻移除第二半導體材料層214。於一實施例中，選擇性的移除位於第二區域314內的矽鍺層214，並留下為殘留於為圖案化硬罩幕層310所保護的第一區域312內之矽鍺層214。此蝕刻製程包括氫氟酸/硝酸/乙酸溶液(HF/HNO3/CH3COOH)溶液之濕蝕刻，其移除了第二半導體材料層214但大體沒有移除矽層212與216。
關於第1-5圖之前述討論情形適用於一N型場效電 晶體元件(NFET device)或一P型場效電晶體元件(PFET device)的製作方法。下文中所描述之製程，將參照第1與6A-16F圖而討論N型場效電晶體元件(NFET device，於下文中簡稱為NFET元件)或一P型場效電晶體元件(PFET device，於下文中簡稱為PFET元件)的製程。於部分實施例中，此鰭型場效電晶體200元件包括顯示為標號200A之一N型場效電晶體元件(NFET device，於下文中簡稱為NFET元件)，並將之稱為鰭型場效電晶體200A。此鰭型場效電晶體元件200亦包括顯示為標號200B之一P型場效電晶體元件(PFET device，於下文中簡稱為PFET元件)，並將之稱為鰭型場效電晶體元件200B。
請參照第1、6A-6B圖，方法100接著施行步驟110， 於步驟110中，移除第一圖案化硬罩幕層310及形成一第二圖案化硬罩幕層320。此第一圖案化硬罩幕層310可藉由一選擇性濕蝕刻或一選擇性乾蝕刻所移除。接著形成第二圖案化硬罩幕層320以覆蓋一第三區322以及露出了基板210內之一第四區 324。於本實施例中，於NFET元件200A內，鄰近橫向溝槽316之第二半導體層214之一部並未為第二圖案化硬罩幕層320所覆蓋。而於PFET元件200B內，第二半導體材料層214係為第二圖案化罩幕層320所覆蓋的，其包括了位於橫向溝槽316內之第二半導體材料層214的表面的覆蓋情形。第二圖案化硬罩幕層320可包括氧化矽、氮氧化矽或任何之其他介電材料。第二圖案化硬罩幕層320可藉由沉積、微影圖案化與蝕刻製程所形成。
亦請參照第1、7A-7C圖，方法100接著施行步驟 112，於步驟112中，針對此鰭型場效電晶體元件200施行一熱氧化製程。於一實施例中，此熱氧化製程係於氧氣環境中施行。於另一實施例中，此熱氧化製程係於蒸氣環境與氧氣環境的組合中進行。於熱氧化製程中，於NFET元件200A之第四區324內，露出之第二半導體材料層214之外層轉變成為半導體氧化物構件326。而於PFET元件200B內之該第二半導體材料層214則為第二圖案化硬罩幕層320所覆蓋而避免被氧化。於本實施例中，熱氧化製程係經過控制，以使得第二半導體材料層214的氧化遠快於第一半導體材料層212與第三半導體材料層216的氧化。換句話說，相較於第二半導體氧化構件324，形成於第一半導體材料層212與第三半導體材料層216上之半導體氧化物構件為極薄的。因此，此熱氧化製程可稱為一選擇性氧化製程。舉例來說，此熱氧化製程可於氧化氫(H2O)反應氣體具有介於約400-600℃一溫度與介於約1-20大氣壓之一壓力下施行。於氧化製程後，可施行一潔淨製程以移除位於第一半導體材料層212與第三半導體材料層216上之半導體氧化物構件。此 潔淨製程可採用經稀釋之氫氟酸(diluted hydrofluoric acid)而施行。
於熱氧化製程之後，於第四區324內之第一鰭結構 具有不同於第三區322內之一結構。基於簡化與較易了解之目的，位於第四區324內之第一鰭結構220(具有第二半導體氧化物構件324)係稱為一第二鰭結構330。因此，第二鰭結構330具有設置於第二半導體材料層214與第二半導體氧化構件326上之第三半導體材料層216。再者，如圖所示，第二半導體氧化構件326環繞了第二半導體材料層214。於施行熱氧化製程之後，移除第二圖案化硬罩幕層320。舉例來說，第二硬罩幕層320係由蝕刻製程所移除。
請參照第7C圖，於本實施例中，沿垂直方向沿伸 之此些第二半導體氧化物構件326具有由第二半導體材料層214之頂面至底面變化之一水平尺寸。於本實施例中，第二半導體氧化物構件324之水平尺寸的最大值稱為一第一寬度W2，而當其接近第二半導體氧化物構件326之頂面與底面時則減少至接近0，最後形成具有橄欖形(olive shape)之一剖面圖。 藉由調整熱氧化製程、選擇第二半導體材料層214之一成分與一厚度以及調整氧化溫度，可形成第二半導體氧化構件326之一目標第二寬度W2，而其可施行一適當應力至第一鰭結構220內之第三半導體材料層216處，而該處為位於一閘極區域(gate region)下方之欲定義之一閘極通道(gate channel)，於下文中將稍後描述之。
於一實施例中，第二半導體材料層214包括矽鍺 (SiGex1)，而第一半導體材料層212與第三半導體材料層216皆包括矽(Si)。此下標x1係為採用原子百分比表示之一第一鍺組成，且其可經過調整以達成特定之體積膨脹目標。於一實施例中，x1可於約45-100%之一範圍內選擇。此矽鍺(SiGex1)層214之一外部層可藉由熱氧化法而形成氧化矽鍺(SiGeO)構件324。此氧化矽鍺構件324之第二寬度W2係介於約3-10奈米。此矽鍺(SiGex1)層214之一中央部改變至一第二鍺含量x2，其遠大於x1。矽鍺層之中央部的尺寸與形狀可隨著如熱氧化溫度與時間之製程條件而改變。而於中央部之第二鍺含量x2亦高於如頂部、底部、一左方部或一右方部之其他部分的鍺含量。
請參照第1、8A-8B圖，方法100接著施行步驟 114，於步驟114中，沉積一襯層(liner layer)405以順應地包覆於NFET元件200A與PFET元件200B內之第一鰭結構220以及第二鰭結構330。襯層405可包括氮化矽、氮氧化矽、氧化鋁、或其他適當材料。於一實施例中，襯層405具有介於約20-60埃之一第一厚度。於本實施例中，襯層係405係藉由原子層沉積所沉積以達到包覆於第一鰭結構220上之適當薄膜覆蓋情形。或者，襯層405可藉由化學氣相沉積、物理氣相沉積或其他適當技術所沉積。於一實施例中，襯層405可由數個膜層所形成。於本實施例中，襯層405係稱為一緩衝層(buffer layer)，以避免第二半導體材料層214於後續或稍後製程被氧化並做為避免半導體材料層214之外逸情形之一阻障層(barrier)，此些情形將於下文中進行描述。
請參照第1、9A-9B圖，方法100接著施行步驟 116，於步驟116中，沉積一介電層410於基板210上，包括填入於溝槽230中。介電層410亦填入於橫向溝槽316內以形成一介電元件，其稱呼為介電錨(dielectric anchor)411。介電層410可包括氧化矽、氮化矽、氮氧化矽、旋塗玻璃、旋塗聚合物、其他適當材料、或其組合。介電層410可藉由化學氣相沉積法、物理氣相沉積法、原子層沉積法、熱氧化法、旋轉塗佈法、或其他適當技術、或其組合而沉積。如前所述，由於襯層405覆蓋於第一鰭結構220與第二鰭結構230上之實施情形，其提供了因於如介電層410之熱硬化製程(thermal curing process)之形成介電層410時所引發的負面影響的一緩衝物。 接著可施行一化學機械研磨製程以移除過量之介電層410並平坦化NFET元件200A與PFET元件200B的頂面。
基於簡單與清楚描述目的，具有介電錨411之第 一鰭結構220係稱為一第三鰭結構420，如第9C圖所示。第三鰭結構420具有做為其上方部之第三半導體層216、做為其中央部之介電錨411、以及做為其底部之第一半導體層212。 換句話說，介電錨411分隔了第三半導體層216與第一半導體層212。
亦請參照第1、9A、10A-10B圖，方法100接著施 行步驟118，於步驟118中，凹陷(recess)PFET元件200B內之襯層405與第一鰭結構220。首先，形成一第三圖案化硬罩幕層415於基板210上以覆蓋NFET元件200A並露出PFET元件200B。第三圖案化硬罩幕層415可包括氮化矽、氮氧化矽、碳化矽、或其他之適當介電材料。第三圖案化硬罩幕層415可 採用相似於步驟110內形成第二圖案化硬罩幕層320方式所形成。接著凹陷PFET元件200B內之第一鰭結構220內之襯層405與第三半導體材料層216，而NFET元件200A則為第三圖案化硬罩幕層415所保護。襯層405與第三半導體材料層216係藉由適當蝕刻製程所凹陷，例如選擇性濕蝕刻、選擇性乾蝕刻或其組合。或者，襯層405與第三半導體材料層216係藉由形成於PFET元件200B上之一圖案化阻劑層而凹陷。
於本實施例中，此凹陷製程係經過控制，以使得 剩餘之襯層405之頂面係低於剩餘之第三半導體材料層216但高出第二半導體材料層214一第一距離d1。如前所述，此第一距離d1經過設計以適度地減緩或避免第二半導體材料層214之向上擴散(upwards-out-diffustion)情形，其沿著介電層410與第三半導體材料層216之一介面412，進入第一鰭結構220之上方部內，於該處將於後續中形成有閘極通道(gate channel)。舉例來說，此第一距離d1適當地減緩或避免於矽鍺層214內之鍺沿著介電層410與矽層216之介面412的向上擴散情形。於一實施例中，第一距離d1係介於約2-10奈米。
亦請參照第1、9A與11圖，方法100接著進行步 驟120，於步驟120中形成一第四鰭結構440於PFET元件200B內。於經凹陷之第一鰭結構220上沉積一第四半導體材料層430以形成第四鰭結構440。此第四半導體材料層430可藉由磊晶成長所沉積。此磊晶製程可包括包括了化學氣相沉積技術、分子束磊晶、及/或其他適當製程。第四半導體材料430可包括鍺(Ge)、矽(Si)、砷化鎵(GaAs)、砷化鋁鎵(AlGaAs)、 矽鍺(SiGe)、磷化砷鎵(GaAsP)、或其他適當材料。於本實施例中，第四半導體材料層430係與第二半導體材料層214之矽鍺相同。因此第四鰭結構440形成並具有作為其上部之第四半導體材料層430、作為其上方中央部之第三半導體材料層216、作為其下方中央部之第二半導體材料層214、及作為其底部之第一半導體材料層212。
接著可施行一化學機械研磨製程以移除過量之第 四半導體材料層430並平坦化PFET元件200B之頂面。位於NFET元件200A內之第三圖案化硬罩幕層415係藉由一適當蝕刻製程所移除，例如是濕蝕刻、乾蝕刻或其組合。
請參照第1、12A-12D圖，方法100接著施行步驟 122，於步驟122中，凹陷NFET元件200A內之襯層405以及凹陷NFET元件200A與PFET元件200B內之介電層410。首先，藉由一適當蝕刻製程移除NFET元件200A之第三圖案化硬罩幕層415，例如是選擇性濕蝕刻或選擇性乾蝕刻。接著藉由一適當蝕刻製程移除襯層405，例如是選擇性濕蝕刻、選擇性乾蝕刻或其組合。於本實施例中，此凹陷製程經過控制，以使得剩餘之襯層405具有低於剩餘之第三半導體材料層216之頂面，但高出第三半導體材料層214一第一距離d1。
接著凹陷NFET元件200A與PFET元件200B內 之介電層410以分別露出如第一鰭結構220、第二鰭結構330、第三鰭結構420與第四鰭結構440等各別鰭結構之上方部。於本實施例中，此凹陷製程經過控制以使得凹陷之介電層410高出襯層405之頂面一第二距離d2，其係經過設計以適度地保持 襯層405遠離第一鰭結構220、第二鰭結構330、第三鰭結構420與第四鰭結構440之上方部，於後續製程中將於該處形成一閘極區域，以避免襯層405對於閘極區域的負面影響，例如位於襯層內之固定電荷所造成。於一實施例中，此第二距離d2係介於約3-10奈米。
於一實施例中，經凹陷之第三介電層410位於溝 槽230內之形成了淺溝槽隔離(STI)元件。
請參照第1、13A-13B圖，方法100接著施行步驟 124，於步驟124中，沉積虛設介電層444於基板210上，包括包覆於第一鰭結構220、第二鰭結構330、第三鰭結構420與第四鰭結構440。此虛設介電層444係設計於下文中描述之形成虛設閘堆疊物之後續製程時保護第一鰭結構220、第二鰭結構330、第三鰭結構420與第四鰭結構440之用。此虛設介電層444可藉由原子層沉積、化學氣相沉積、物理氣相沉積、或其他適當方法沉積。於一實施例中，虛設介電層444包括氧化矽。
請參照第13C圖，於部分實施例中，此NFET元 件200A包括了一第一部445與一第二部446。鄰近之兩第一部445係為第二部446所分隔。第一部445包括了第二鰭結構330，而第二部446包括了第三鰭結構420。第二鰭結構330包括了第一源極/汲極區445A及第一閘極區460A。相鄰之第一源極/汲極區445A係為第一閘極區460A所分隔。於一實施例中，第一部445包括一第一閘極區460A。於一實施例中，第一部445包括多於一個之第一閘極區460A。第三鰭結構420 包括一第二源極/汲極區455AA。於各自的相鄰之兩第一區455中，第二源極/汲極區455AA分隔了鄰近之兩第一閘極區460A。
請參照第13D圖，於部分實施例中，NFET元件 200A包括第一部445、一第二部446與一第三部447。第三部447包括了第一鰭結構220。第一鰭結構220包括一第三源極/汲極區455AB。相鄰之兩第一區455係為第二區466或第三區447所分隔。
請參照第13E圖，於部分實施例中，PFET元件200B包括了一第四部448。此第四部448包括第四鰭結構440。此第四鰭結構440包括第四源極/汲極區455B及第二閘極區460B。相鄰之兩第四源極/汲極區455B係為第二閘極區460B所分隔。於另一實施例中，第四部448包括一個以上之第二閘極區460B。
請參照第13F圖，於部分實施例中，PFET元件200B包括第四部448與一第五部449。第五部449包括一第五鰭結構442，其具有做為其上方部之第四半導體材料層430、做為其上方中央部之第三半導體材料層216、做為其下方中央部之介電層410以及做為其底部之第一半導體材料層212。第五鰭結構442包括一第三閘極區460BB。鄰近之兩第四部448係為第五部449所分隔。
請參照第1、14A-14B圖，方法100接著進行步驟126，於如第一閘極區460A與第二閘極區460B(如第14A與14B圖所示)以及第三閘極區406BB(未顯示)之各個閘極區內形成一閘極堆疊物(gate stack)510及數個側壁間隔層(sidewall spacers)520於閘極堆疊物510的數個側壁上。在採用閘極後行製程(gate last process)之一實施例中，此閘極堆疊物510係為一虛設閘極(dummy gate)，且於一後續階段中將為一最終的閘極堆疊物所替代。特別地，此些閘極堆疊物510於稍後在實施高熱加溫製程(例如，源極/汲極形成期間之源極/汲極活化之熱回火製程)之後，將利用高介電常數(high-k,HK)介電層及金屬閘極(metal gate,MG)以取代之。此閘極堆疊物510係形成於基板210上，且部分地設置於第一閘極區460A內之第二鰭結構320、第二閘極區460B內之第三鰭結構440、與第三閘極區460BB內之第五鰭結構442之上。於一實施例中，此虛設閘極堆疊物510可包括一介電層512、一電極層514以及一閘極硬罩幕516。此閘極堆疊物510可利用任何合適的一個或多個製程形成此閘極堆疊物510。舉例而言，可利用包括沉積與圖案化之一程序形成此閘極堆疊物510。此圖案化製程更包括了微影及蝕刻。於多個範例中，此沉積製程包括化學氣相沉積法(CVD)、物理氣相沉積法(PVD)、原子層沉積法(ALD)、熱氧化法、其他合適的方法、及上述方法之組合。此微影製程包括了光阻(阻劑)塗佈(例如，旋轉塗佈法(spin-on coating))、軟烤(soft baking)、光罩對準(mask aligning)、曝光、曝光後烘烤(post-exposure baking)、阻劑顯影、沖洗、乾燥(例如，硬烘烤(hard baking))、其他合適的製程、及/或上述製程之組合。此蝕刻製程包括乾式蝕刻、濕式蝕刻、及/或其他蝕刻方法(例如，反應離子蝕刻(reactive ion etching))。
此閘極堆疊物510可包括一介電層512與位於介 電層512上之一電極層514。此介電層512可包括氧化矽。或者或額外地，此介電層512可包括氮化矽、高介電常數介電材料或其他適當材料。此電極層514可包括多晶矽。此閘極硬罩幕516包括一合適介電材料，如氮化矽(silicon nitride)、氮氧化矽(silicon oxynitride)以及碳化矽(silicon carbide)。此些側壁間隔層520可包括一介電材料，例如，氧化矽(silicon oxide)、氮化矽(silicon nitride)、碳化矽(silicon carbide)、氮氧化矽(silicon oxynitride)或上述材料之組合。此些側壁間隔層520可包括多層結構。此些側壁間隔層520的形成方法包括：沉積介電材料於閘極堆疊物510之上，接著非等向性地回蝕刻(etching back)該介電材料。此回蝕刻製程可包括多步驟蝕刻，藉以獲得蝕刻選擇性(selectivity)、蝕刻靈活性(flexibility)及所需的過度蝕刻控制性(overetch control)。
亦請參照第1、14A-14B圖，方法100接著進行步 驟128，於步驟128中，形成數個第一源極/汲極元件610A於第一源極/汲極區455A與第二源極/汲極區455AA(顯示於第14圖中)中以及第三源極/汲極區455AB(未顯示)之中。於一實施例中，此些第一源極/汲極元件610A可藉由凹陷位於個別之第三源極/汲極區455AB、第一源極/汲極區域455A、第二源極/汲極區域455AA中的第一鰭結構220、第二鰭結構330、第三鰭結構420之上方部的一部所形成。於一實施例中，第一鰭結構220、第二鰭結構330、第三鰭結構420係於一蝕刻製程中經過凹陷。於其他實施例中，第一鰭結構220、第二鰭結構330、第三鰭結構420係於不同之多道蝕刻製程中經過凹陷。
第二源極/汲極元件610B可藉由凹陷位於第四源極/汲極區455B中的第四鰭結構440之上方部之一部所形成。
於本實施例中，為了獲得整合靈活性(integration flexibility)，此凹陷製程可經過控制以留下位於第一鰭結構220與第三鰭結構420內剩餘第三半導體材料層216之一部，以及位於第三鰭結構440與第五鰭結構442內之剩餘第四半導體材料層430之一部。
接著分別於第三源極/汲極區455AB中經凹陷之第一鰭結構220、第一源極/汲極區455A中經凹陷之第二鰭結構220、與第二源極/汲極區455AA中經凹陷之第三鰭結構420之上磊晶成長此些第一源極/汲極元件610A。第二源極/汲極元件610B係磊晶成長於第四源極/汲極區455B中經凹陷之第四鰭結構440上。此些第一源極/汲極元件610A與第二源極/汲極元件610B包括鍺(germanium,Ge)、矽(silicon,Si)、砷化鎵(gallium arsenide,GaAs)、砷化鋁鎵(aluminum gallium arsenide,AlGaAs)、矽鍺(silicon germanium,SiGe)、磷砷化鎵(gallium arsenide phosphide,GaAsP)或其他合適的材料，且可利用一個或多個磊晶製程所形成。可在磊晶製程中進行此些第一源極/汲極元件610A與此些第二源極/汲極元件610B的臨場摻雜(in-situ doped)。或者，此些第一源極/汲極元件610A與此些第二源極/汲極元件610B並非臨場摻雜而形成，而是採取佈植製程(亦即，接面佈植製程(junction implant process))以進行此些第一源極/汲極元件610A與此些第二源極/汲極元件610B的摻雜。
請參照第1、15A-15B圖，方法100接著進行步驟 130，於步驟130中形成一層間介電(interlayer dielectric,ILD)層720於基板210之上及位於虛設閘極堆疊510之間之空隙內。 此層間介電層720包括氧化矽(silicon oxide)、氧氮化矽、低介電常數介電材料或其他合適的材料。層間介電層720包括單一層狀結構或多重層狀結構。可藉由一合適的技術，例如，化學氣相沉積法(CVD)、原子層沉積法(ALD)及旋轉塗佈(SOG)形成層間介電層720。可實施化學機械研磨(CMP)製程以移除過量的層間介電層720，並且平坦化鰭型場效電晶體元件200的頂部表面。
請參照第1、15A-15B圖，方法100繼續施行步驟 132，於步驟132中，移除虛設閘極堆疊物510，以於第一閘極區460A形成一或多個第一閘極溝槽810A，於第二閘極區460B形成一或多個第一閘極溝槽810B，以及於第三閘極區460BB(未顯示)內形成一或多個第一閘極溝槽810A。第二鰭結構330之上方部係為第一閘極溝槽810A所露出(如第15A圖所示)，而第四鰭結構440之各上方部係為第二閘極溝槽810B所露出(如第15B圖所示)，以及第四鰭結構440之各上方部係為第二閘極溝槽810B所露出(如第15C圖所示)。此些虛設閘極堆疊物510係藉由一蝕刻製程所移除(例如為選擇性濕蝕刻或選擇性乾蝕刻)，其對於第一閘極溝槽810A內之第三半導體材料層216及第二閘極溝槽810B內之第四半導體材料層430需具有足夠的蝕刻選擇性。此外，可藉由包括微影製程圖案化以及回蝕刻之一系列的步驟以凹陷此虛設閘極堆疊物510。
請參照第1、16A-16F圖，方法100接著施行步驟 134，於步驟134中，形成一第一高介電常數(high-k)介電層/金屬閘極(metal gate,MG)層910A及一第二高介電常數(high-k)介電層/金屬閘極(metal gate,MG)層910B於基板210之上，其分別包覆於第二鰭結構330、第四鰭結構440與第五鰭結構442之露出部上。此第一高介電常數(high-k)介電層/金屬閘極(metal gate,MG)層910A及第二高介電常數(high-k)介電層/金屬閘極(metal gate,MG)層910B包括閘極介電層以及形成於閘極介電層上之閘極電極。於一實施例中，此閘極介電層包括具有一高介電常數(於本實施例中高介電常數介電層之介電常數係大於熱氧化氧化矽之介電常數)之一介電材料層，而閘極電極層包括了金屬、金屬合金或金屬矽化物。此第一高介電常數(high-k)介電層/金屬閘極(metal gate,MG)層910A及第二高介電常數(high-k)介電層/金屬閘極(metal gate,MG)層910B的形成包括了沉積形成多個閘極材料，以及施行一化學機械研磨製程以移除過量之閘極材料且平坦化NFET元件200A與PFET元件200B之頂面。
於一實施例中，此高介電常數介電層包括一界面 層，其藉由一合適的方法所形成，例如原子層沉積法(ALD)，化學氣相沉積法及臭氧氧化法(ozone oxidation)。此界面層包括氧化物(oxide)、矽氧化鉿(HfSiO)及氮氧化物(oxynitride)。 可利用合適的技術沉積高介電常數介電層於界面層之上，例如：原子層沉積法(ALD)、化學氣相沉積法(CVD)、金屬有機物化學氣相沉積法(metal-organic CVD,MOCVD)、物理氣相沉 積法(PVD)、熱氧化法、上述方法之組合或其他合適的技術。 此高介電常數介電層可包括氧化鑭(LaO)、氧化鋁(AlO)、氧化鋯(ZrO)、氧化鈦(TiO)、氧化鉭(Ta2O5)、氧化釔(Y2O3)、鈦酸鍶(SrTiO3,STO)、鈦酸鋇(BaTiO3,BTO)、氧化鋯鋇(BaZrO)、氧化鋯鉿(HfZrO)、氧化鑭鉿(HfLaO)、氧化矽鉿(HfSiO)、氧化矽鑭(LaSiO)、氧化矽鋁(AlSiO)、氧化鉭鉿(HfTaO)氧化鈦鉿(HfTiO)、(HfTiO)、鈦酸(鋇、鍶)((Ba,Sr)TiO3(BST))、三氧化二鋁(Al2O3)、氮化矽(Si3N4)、氧氮化物(oxynitrides(氧氮化矽，SiON))或其他合適的材料。此閘極介電層可包覆於第一閘極區460A內之第二鰭結構320之上方部，以及第二閘極區460B之第三鰭結構440之上方部之上。
一金屬閘極層可包括單層結構或多層結構，例如 金屬層、襯層(liner layer)、濕潤層(wetting layer)以及黏接層(adhesion layer)。金屬閘極層930可包括下列材料：鈦(Ti)、銀(Ag)、鋁(Al)、氮化鈦鋁(TiAlN)、碳化鉭(TaC)、氮碳化鉭(TaCN)、氮矽化鉭(TaSiN)、錳(Mn)、鋯(Zr)、氮化鈦(TiN)、氮化鉭(TaN)、釕(Ru)、鉬(Mo)、鋁(Al)、氮化鎢(WN)、銅(Cu)、鎢(W)或任何合適的材料。可藉由下列方法形成金屬閘極層，包括：原子層沉積(ALD)、物理氣相沉積(PVD)、化學氣相沉積(CVD)或其他合適的製程。金屬閘極層可利用與NFET元件200A及PFET元件200B不同的金屬層個別獨立形成。可實施化學機械研磨(CMP)製程以移除過量的金屬閘極層。
請參照第16C與16D圖，於NFET元件200A內，第一 高介電常數介電層/金屬閘極層910A係形成於第一閘極區460A 內，包括了包覆了第二鰭結構320之上方部之情形。因此，於形成第二鰭結構320內之第二半導體氧化構件324時，可於第一閘極區460A處產生一適當應變(strain)，且其可增加於第一閘極區460A內之一通道區之遷移率。於本實施例中，形成有介電錨411之第二源極/汲極區455AA係按照一週期模式(periodical matter)而鄰近於第一閘極區460A，例如為每兩個第一閘極區460A或每三個第一閘極區460A。此介電錨411可改善對於第一閘極區460A的誘發應變以增加通道電子遷移率。或者，形成有介電錨411之第二源極/汲極區455AA以及第二半導體材料層214之第三源極/汲極區455AB係按照一週期模式(periodical matter)而鄰近於第一閘極區460A，從而改善了對於第一閘極區460A的誘發應變並增加通道電子遷移率。
請參照第16E與16F圖，於PFET元件200B內，第二 高介電常數介電層/金屬閘極層910B係形成於第二閘極區460B與第三閘極區460BB內，包括了包覆了第四鰭結構440與第五鰭結構442之上方部之情形。形成有介電錨411之第三閘極區460BB係按照一週期模式(periodical matter)而設置，例如為每兩個第二閘極區460B或每三個第二閘極區460B，因而對於第二閘極區460B誘發一適當應變。此第二源極/汲極元件610B係形成於第四源極/汲極區455B內，且為第二閘極區460B或第三閘極區460BB所分隔。
此鰭型場效電晶體(FinFET)元件200尚可實施進一 步的CMOS或MOS技術製程，以形成本領域中所周知的各種特徵結構及區域。舉例而言，後續製程可形成各種接觸/通孔/導 線(contacts/vias/lines)及多層互連特徵結構(例如，金屬層與層間介電層)於基板210之上，並且配置上述結構以連接鰭型場效電晶體(FinFET)元件200的各種特徵結構或結構。舉例而言，多層互連包括垂直互連結構(vertical interconnects)，例如習知的通孔(vias)或接觸(contacts)，以及水平互連結構(horizontal interconnects)，例如金屬線(metal lines)。互連特徵結構可由導電性材料所形成，包括銅(copper)、鎢(tungsten)、及/或矽化物(silicide)。在一實施例中，利用鑲嵌製程(damascene)及/或雙鑲嵌製程(damascene)形成與銅相關的多層互連結構。
在其他實施例中，可在方法100中所描述的步驟實 施之前、實施期間及實施之後，實施額外的步驟，且方法100的部份步驟可以被取代或省略。
基於上文所述，本發明提供用於鰭型場效電晶體 元件之多個結構。此些結構採用了一介電錨以增強對於閘極區的誘發應變，以及縮短了鰭結構的長度。此些結構可提升元件的性能。
因此，本發明提供了一種鰭型場效電晶體元件之 一實施例。此鰭型場效電晶體元件，包括：複數個第一鰭結構，位於一基板上；以及一第二鰭結構，位於該基板上且鄰近於該些第一鰭結構之一。上述第一鰭結構包括：一第一半導體材料層，設置於該基板上；一第二半導體材料層，設置於該第一半導體材料層上，其中該第二半導體材料層係由至少為一半導體氧化物構件所部分環繞之一第二半導體材料所形成；以及一第三半導體材料層，設置於該第二半導體材料層上。上述第二鰭 結構包括：該第一半導體材料層，設置於該基板上；具有設置於該第一半導體材料層上之一襯層之一介電層，其中該襯層係設置於該介電層與該第一半導體材料層之間；以及該第三半導體材料層，設置於該介電層上，其中該襯層係設置於該介電層與該第三半導體材料層之間。
本發明亦提供了一種鰭型場效電晶體元件之另一 實施例。此鰭型場效電晶體元件，包括：一基板，具有一N型鰭型場效電晶體區。上述N型鰭型場效電晶體區包括：一第一閘極堆疊物，包覆於一第一鰭結構之一上方部上，其中該第一鰭結構具有一磊晶矽層以作為其上方部、具有氧化矽鍺構件作為其外部膜層之一磊晶矽鍺層作為其中央部，以及一磊晶矽層作為其底部；一第一源極/汲極元件，位於該第一鰭結構之一經凹陷上方部上；一第二源極/汲極元件，位於該基板上之一第二鰭結構上，其中該第二鰭結構具有一經凹陷磊晶矽層作為其上方部、具有一襯層包覆於其頂部表面與底部表面之一介電層作為其中央部，以及該磊晶矽層作為其底部；以及其中鄰近之兩第一閘堆疊物係為位於該第一鰭結構上之該第一源極/汲極元件或位於該第二鰭結構上之該第二源極/汲極元件所分隔。
本發明亦提供了一種鰭型場效電晶體元件之製造 方法之實施例。此鰭型場效電晶體元件之製造方法，包括：提供一基板，具有一N型鰭型場效電晶體區與一P型鰭型場效電晶體區；形成數個第一鰭結構於該N型鰭型場效電晶體區與該P型鰭型場效電晶體區內，該第一鰭結構包括：一第一磊晶半 導體材料層，作為其上方部；一第二磊晶半導體材料層，具有一半導體氧化物構件作為其外層，作為其中央部；一第三磊晶半導體材料層，作為其下方部；形成一第一圖案化硬罩幕層於該N型鰭型場效電晶體區與該P型鰭型場效電晶體區上；形成一橫向溝槽；形成一第二圖案化硬罩幕層於該N型鰭型場效電晶體區與該P型鰭型場效電晶體區上，以露出位於該N型鰭型場效電晶體區內之該橫向溝槽內之該第二半導體材料層；施行回火，形成半導體氧化物構件於露出之該第二半導體材料層之外層以形成一第二鰭結構；形成一襯層，包覆於該N型鰭型場效電晶體區與該P型鰭型場效電晶體區內之該第一鰭結構與該第二鰭結構上；沉積一介電層以形成位於該橫向溝槽內之一介電錨，以形成一第三鰭結構；形成一第四鰭結構與一第五鰭結構於該P型鰭型場效電晶體區內，而同時採用一第三硬罩幕以覆蓋該N型鰭型場效電晶體區；凹陷該N型鰭型場效電晶體區與該P型鰭型場效電晶體區內之該介電層，以露出該第一鰭結構、該第二鰭結構、該第三鰭結構、該第四鰭結構與第五鰭結構之上方部；以及沉積一假介電層於露出之該第一鰭結構、該第二鰭結構、該第三鰭結構、該第四鰭結構與該第五鰭結構之上方部上。
100‧‧‧方法
102、104、106、108、110、112、114、116、118、120、122、124、126、128、130、132、134‧‧‧步驟

Claims (10)

  1. 一種鰭型場效電晶體元件，包括：複數個第一鰭結構，位於一基板上，其中該第一鰭結構包括：一第一半導體材料層，設置於該基板上；一第二半導體材料層，設置於該第一半導體材料層上，其中該第二半導體材料層係由至少為一半導體氧化物構件所部分環繞之一第二半導體材料所形成；一第三半導體材料層，設置於該第二半導體材料層上；以及一第二鰭結構，位於該基板上且鄰近於該些第一鰭結構之一，其中該第二鰭結構包括：該第一半導體材料層，設置於該基板上；具有設置於該第一半導體材料層上之一襯層之一介電層，其中該襯層係設置於該介電層與該第一半導體材料層之間；以及該第三半導體材料層，設置於該介電層上，其中該襯層係設置於該介電層與該第三半導體材料層之間。
  2. 如申請專利範圍第1項所述之鰭型場效電晶體元件，更包括：複數個第一閘極堆疊物，位於該基板上，包覆於該第一鰭結構之一部之該第三半導體材料層上；複數個第一源極/汲極元件，為該第一閘極堆疊物所分隔，位於該第一鰭結構之一經凹陷第三半導體材料層上；以及 一第二源極/汲極元件，為該第一閘極堆疊物所分隔，位於該第二鰭結構之一經凹陷第三半導體材料層上。
  3. 如申請專利範圍第1項所述之鰭型場效電晶體元件，更包括一第三鰭結構，位於該基板上，該第三鰭結構包括：該第一半導體材料層，設置於該基板上；該第二半導體材料層，設置於該第一半導體材料層上；以及該經凹陷第三半導體材料層，設置於該第二半導體材料層上。
  4. 如申請專利範圍第1項所述之鰭型場效電晶體元件，其中：該第一半導體材料層包括磊晶矽；該第二半導體材料層包括磊晶矽鍺；該半導體氧化物元件包括氧化矽鍺；以及該第三半導體材料層包括矽。
  5. 如申請專利範圍第1項所述之鰭型場效電晶體元件，更包括：複數個第四鰭結構，位於該基板上，該第四鰭結構包括：該第一半導體材料層，設置於該基板上；該第二半導體材料層，設置於該第一半導體材料層上；該第三半導體材料層，設置於該第二半導體材料層上；一第四半導體材料層，設置於該第三半導體材料層上；以及一第五鰭結構，位於該基板上，包括：該第一半導體材料層，設置於該基板上； 該介電層，位於該第一半導體材料層上；該第三半導體材料層，設置於該介電層上；以及一第四半導體材料層，設置於該第三半導體材料層上。
  6. 一種鰭型場效電晶體元件，包括：一基板，具有一N型鰭型場效電晶體區；其中該N型鰭型場效電晶體區包括：一第一閘極堆疊物，包覆於一第一鰭結構之一上方部上，其中該第一鰭結構具有一磊晶矽層以作為其上方部、具有氧化矽鍺構件作為其外部膜層之一磊晶矽鍺層作為其中央部，以及一磊晶矽層作為其底部；一第一源極/汲極元件，位於該第一鰭結構之一經凹陷上方部上；一第二源極/汲極元件，位於該基板上之一第二鰭結構上，其中該第二鰭結構具有一經凹陷磊晶矽層作為其上方部、具有一襯層包覆於其頂部表面與底部表面之一介電層作為其中央部，以及該磊晶矽層作為其底部；以及其中鄰近之兩第一閘堆疊物係為位於該第一鰭結構上之該第一源極/汲極元件或位於該第二鰭結構上之該第二源極/汲極元件所分隔。
  7. 如申請專利範圍第6項所述之鰭型場效電晶體元件，更包括：該基板，具有一P型鰭型場效電晶體區；其中此P型鰭型場效電晶體區包括：一第二閘堆疊物，包覆於一第三鰭結構之一上方部上，其 中該第三鰭結構具有一磊晶矽鍺層作為其上方部、一磊晶矽層作為其中央部之上方部、另一磊晶矽層作為其中央部之下方部，以及一磊晶矽層作為其底部；一第三源極/汲極元件，位於該第三鰭結構之一經凹陷上方部上；一第三閘堆疊物，包覆於一第四鰭結構之一上方部上，其中該第四鰭結構具有該磊晶矽鍺層作為其上方部、該磊晶矽層作為其中央部之頂部、具有該襯層之該介電層作為其中央部之底部，以及另一磊晶矽層作為其底部；以及其中鄰近之兩源極/汲極元件係為第二閘極堆疊物或該第三閘極堆疊物所分隔。
  8. 如申請專利範圍第6項所述之鰭型場效電晶體元件，更包括一第五鰭結構，位於該N型鰭型場效電晶體區內，該第五鰭結構包括：該凹陷之磊晶矽層作為其上方部；該磊晶矽鍺層作為其中央部；以及該磊晶矽層作為其底部。
  9. 如申請專利範圍第6項所述之鰭型場效電晶體元件，其中該第一閘極堆疊物、第二閘極堆疊物與第三閘極堆疊物包括了高介電常數/金屬閘堆疊物。
  10. 一種鰭型場效電晶體元件之製造方法，包括：提供一基板，具有一N型鰭型場效電晶體區與一P型鰭型場效電晶體區；以及形成數個第一鰭結構於該N型鰭型場效電晶體區與該P型鰭 型場效電晶體區內，該第一鰭結構包括：一第一磊晶半導體材料層，作為其上方部；一第二磊晶半導體材料層，具有一半導體氧化物構件作為其外層，作為其中央部；一第三磊晶半導體材料層，作為其下方部；形成一第一圖案化硬罩幕層於該N型鰭型場效電晶體區與該P型鰭型場效電晶體區上；形成一橫向溝槽；形成一第二圖案化硬罩幕層於該N型鰭型場效電晶體區與該P型鰭型場效電晶體區上，以露出位於該N型鰭型場效電晶體區內之該橫向溝槽內之該第二半導體材料層；施行回火，形成半導體氧化物構件於露出之該第二半導體材料層之外層以形成一第二鰭結構；形成一襯層，包覆於該N型鰭型場效電晶體區與該P型鰭型場效電晶體區內之該第一鰭結構與該第二鰭結構上；沉積一介電層以形成位於該橫向溝槽內之一介電錨，以形成一第三鰭結構；形成一第四鰭結構與一第五鰭結構於該P型鰭型場效電晶體區內，而同時採用一第三硬罩幕以覆蓋該N型鰭型場效電晶體區；凹陷該N型鰭型場效電晶體區與該P型鰭型場效電晶體區內之該介電層，以露出該第一鰭結構、該第二鰭結構、該第三鰭結構、該第四鰭結構與第五鰭結構之上方部；以及沉積一假介電層於露出之該第一鰭結構、該第二鰭結構、 該第三鰭結構、該第四鰭結構與該第五鰭結構之上方部上。
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