TWI555067B - 積體電路裝置及其製造方法 - Google Patents

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余宗興
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Description

積體電路裝置及其製造方法
本揭露係有關於一種積體電路裝置及其製造方法，且特別有關於一種包括具有漸窄邊緣的間隔物之積體電路裝置及其製造方法。
半導體積體電路(IC)工業已經歷快速成長。由於積體電路材料與設計技術的進步，產生了不同世代的積體電路，其中每一代具有比前一代更小且更複雜的電路。在積體電路的發展過程中，隨著幾何尺寸(亦即，利用製程所製造的最小裝置尺寸或線寬)的降低，功能密度(functional density，亦即，每一晶片面積中內連接的裝置數量)已普遍增加。
此一尺寸縮減之製程所提供的優勢在於能夠提高生產效率並且降低相關成本。尺寸縮減也增加了積體電路之加工與製造的複雜性。為了使這些進步得以實現，在積體電路之製造的領域中亦需要相似的發展過程。雖然既有的裝置與方法已普遍足以達成預期的目標，然而這些裝置與方法尚無法完全滿足各方面的所有需求。舉例而言，需要藉由應力效應(stress effect)改善通過電晶體通道的電荷遷移率(charge mobility)，進而改善裝置效能。
本揭露之一實施例係提供一種積體電路裝置，包括：閘極堆疊設置於基板之表面上；以及間隔物，沿著閘極堆疊之側壁而設置，間隔物具有一漸窄邊緣面對基板之表面且朝向閘極堆疊逐漸縮窄，其中此漸窄邊緣具有相對於基板之表面之一角度。
本揭露之另一實施例係提供一種積體電路裝置，包括：基板具有p型場效電晶體區域及n型場效電晶體區域；第一高介電常數材料/金屬閘極堆疊，在p型場效電晶體區域中沿著一垂直方向突出於基板之表面上；第二高介電常數材料/金屬閘極堆疊，在n型場效電晶體區域中沿著一垂直方向突出於基板之表面上；複數個間隔物，沿著第一高介電常數材料/金屬閘極堆疊的側壁及第二高介電常數材料/金屬閘極堆疊的側壁，間隔物具有一傾斜底部輪廓朝向各自對應的高介電常數材料/金屬閘極堆疊，其中此傾斜底部輪廓具有相對於基板之水平表面之一角度；第一應力特徵相鄰於第一高介電常數材料/金屬閘極堆疊，第一應力特徵包括下方的間隔物之傾斜底部輪廓；以及第二應力特徵相鄰於第二高介電常數材料/金屬閘極堆疊，第二應力特徵包括下方的間隔物之傾斜底部輪廓。
本揭露之另一實施例係提供一種積體電路裝置之製造方法，包括：沿著設置於基板上的閘極堆疊之側壁形成間隔物；形成凹腔於間隔物之底部，其中凹腔具有一傾斜頂部輪廓朝向閘極堆疊；凹陷化位於閘極堆疊兩側的基板，包括位於凹腔之底部的基板；以及形成源極/汲極特徵於經過凹陷化的 基板中及凹腔中。
100‧‧‧方法
102、104、106、108、110、112‧‧‧步驟
200‧‧‧積體電路裝置
210‧‧‧基板
212‧‧‧隔離結構
214‧‧‧第一主動區域
216‧‧‧第二主動區域
220‧‧‧閘極堆疊
310‧‧‧間隔物
320‧‧‧凹腔
321‧‧‧第三邊緣
322‧‧‧第一邊緣(漸窄邊緣)
324‧‧‧第二邊緣
410‧‧‧凹槽
420‧‧‧源極/汲極區域
510‧‧‧第一應力特徵
520‧‧‧第二應力特徵
w‧‧‧底部寬度
h1‧‧‧第一高度
h2‧‧‧第二高度
θ‧‧‧角度
根據以下的詳細說明並配合所附圖式做完整揭露。應注意的是，根據本產業的一般作業，圖示並未必按照比例繪製。事實上，可能任意的放大或縮小元件的尺寸，以做清楚的說明。
第1圖繪示依據一些實施例之一積體電路裝置的製造方法之流程圖。
第2-3、4A-4C、5-7圖繪示依據一些實施例之一例示性積體電路裝置在各個製程階段之剖面圖。
以下公開許多不同的實施方法或是例子來實行本揭露之不同特徵，以下描述具體的元件及其排列的實施例以闡述本揭露。當然這些實施例僅用以例示且不該以此限定本揭露的範圍。例如，在說明書中提到第一特徵形成於第二特徵之上，其包括第一特徵與第二特徵是直接接觸的實施例，另外也包括於第一特徵與第二特徵之間另外有其他特徵的實施例，亦即，第一特徵與第二特徵並非直接接觸。此外，在不同實施例中可能使用重複的標號或標示，這些重複僅為了簡單清楚地敘述本揭露，不代表所討論的不同實施例及/或結構之間有特定的關係。
此外，其中可能用到與空間相關用詞，例如“在...下方”、“下方”、“較低的”、“上方”、“較高的”及類似的用詞，這些空間相關用詞係為了便於描述圖示中一個 (些)元件或特徵與另一個(些)元件或特徵之間的關係，這些空間相關用詞包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。裝置可能被轉向不同方位(旋轉90度或其他方位)，則其中使用的空間相關形容詞也可相同地照著解釋。
第1圖繪示依據一些實施例之製造一或多個積體電路裝置之方法100之流程圖。下文將以第2、3A、4A-4C、7圖所繪示之積體電路裝置200為例，詳述方法100。
請參照第1圖及第2圖，方法100起始於步驟102，提供基板210。基板210可以是塊材矽(bulk silicon)基板。另外，基板210可包括元素半導體，例如具有結晶結構之矽或鍺；化合物半導體，例如矽鍺(silicon germanium)、碳化矽(silicon carbide)、砷化鎵(gallium arsenic)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)及/或銻化銦(indium antimonide)或上述之組合。可能使用之基板210亦包括絕緣層上覆矽(silicon-on-insulator,SOI)基板。絕緣層上覆矽基板可藉由氧離子植入矽晶隔離法(separation by implantation of oxygen,SIMOX)、晶圓接合法(wafer bonding)及/或其他合適的方法形成。
如本領域人士所知，依照設計需求，基板210可包括各種佈植區域。佈植區域可摻雜p型摻質，例如硼或氟化硼；n型摻質，例如磷或砷；或上述之組合。佈植區域可直接形成在基板210之上、在p型井結構中、在n型井結構中、在雙井(dual-well)結構中，或使用突出結構(raised structure)。基板210可更包括各種主動區域，例如用於n型場效電晶體(N-type field-effect transistor,PFET)裝置之區域或用於p型場效電晶體(p-type field-effect transistor,NFET)裝置之區域。
基板210可包括隔離結構212，用以隔離基板210之主動區域。可使用傳統的隔離技術形成隔離結構212，例如淺溝隔離(shallow trench isolation,STI)結構，以定義並且電性隔離各種區域。隔離結構212可包括氧化矽、氮化矽、氮氧化矽、氣隙(air gap)、其他合適的材料或上述之組合。可藉由合適的方法形成隔離結構212。舉例而言，淺溝隔離結構之形成包括微影製程、蝕刻製程(例如，藉由乾式蝕刻及/或濕式蝕刻)以在基板中蝕刻出溝槽，以及沉積一或多種介電材料填充於溝槽中(例如，使用化學氣相沉積製程)。可部分地填充溝槽，例如在本實施例中，殘存在溝槽之間的基板形成鰭式結構。在一些實施例中，被填充的溝槽可具有多層結構，例如以氮化矽或氧化矽所填滿之熱氧化襯層(thermal oxide liner layer)。
隔離結構212定義各種主動區域。在一實施例中，基板210包括第一主動區域214用於p型場效電晶體裝置以及第二主動區域216用於n型場效電晶體裝置。在一實施例中，藉由隔離結構212分隔第一主動區域214與第二主動區域216。
請再次參照第1圖及第2圖，基板210可包括設置於基板210之表面上的閘極堆疊220。閘極堆疊220可包括介電層與閘極電極層。閘極堆疊220可藉由合適的製程形成，包括沉積製程、微影圖案化製程以及蝕刻製程。沉積製程可包括化學氣相沉積製程(chemical vapor deposition,CVD)、物理氣相沉積製程(physical vapor deposition,PVD)、原子層沉積製程 (atomic layer deposition,ALD)或其他合適的製程。微影圖案化製程包括光阻塗佈(例如旋轉塗佈)、軟烘烤(soft baking)、光罩對準(mask aligning)、曝光(exposure)、曝光後烘烤(post-exposure baking)、光阻顯影(developing photoresist)、潤洗、乾燥(例如硬烘烤(hard baking))、其他合適的製程及/或上述之組合。蝕刻製程包括乾式蝕刻、濕式蝕刻及/或其他蝕刻方法。
在一實施例中，閘極堆疊220是虛設閘極堆疊且後續將被高介電常數材料/金屬閘極堆疊(high-k/metal gate stack)所取代。閘極堆疊220可包括介電層與多晶矽層。
請參照第1圖及第3圖，方法100進行至步驟104，沿著閘極堆疊220之側壁形成間隔物310。間隔物310包括介電材料，例如氧化矽。另外，間隔物310可包括氮化矽、碳化矽、氮氧化矽或上述之組合。可藉由沉積介電材料於閘極堆疊220上且接著非等向性地回蝕刻介電材料而形成間隔物310。因此，間隔物310具有完全垂直的輪廓。回蝕刻可包括多步驟蝕刻，以獲得蝕刻選擇性、靈活性以及所需的過度蝕刻控制。間隔物310可包括多層結構。
請參照第1圖及第4A-4C圖，方法100進行至步驟106，在間隔物310之足部形成凹腔320，其中間隔物310連接至基板210之表面。藉由移除一部份的間隔物310以形成凹腔320。在一實施例中，可藉由濕式蝕刻形成凹腔320。在另一實施例中，可藉由乾式蝕刻形成凹腔320。由於間隔物310具有延伸朝向閘極堆疊220的漸窄(或傾斜)邊緣，可藉以定義凹腔 320。在一實施例中，間隔物310包括漸窄邊緣322(或第一邊緣)以及第二邊緣324，以定義凹腔320。如第4A圖及第4B圖所示，第一邊緣322與第二邊緣324相交，且第二邊緣324實質上垂直於基板210之上表面。此外，凹腔320具有底部寬度w，底部寬度w從第二邊緣324延伸至一平面，此平面和間隔物310之第一邊緣322與第三邊緣321之間的交界點相交。如圖所示，第三邊緣321實質上垂直於基板210之上表面。
如第4B圖所示，第二邊緣324相鄰於閘極堆疊220，且凹腔320具有第一高度h1相鄰於第二邊緣324。如上文所述，第一邊緣322具有漸窄輪廓，因此第一邊緣322自閘極堆疊朝向間隔物310之第三邊緣321逐漸縮窄，且凹腔320之高度亦隨第一邊緣322逐漸縮窄而增加。如圖所示，凹腔320具有第二高度h2，第二高度h2的量測係從第一邊緣322與第三邊緣321之交界點起算，直到基板210之上表面。
在一實施例中，第一高度h1接近零，第二高度h2的範圍為約5奈米至10奈米，底部寬度w為約5奈米至10奈米。在其他實施例中，凹腔320具有三角形，且具有相對於水平表面的一角度θ，如第4C圖所示。在一實施例中，角度θ大於10度，且底部寬度w為約5奈米至10奈米。
因此，在形成凹腔320之後，間隔物310面對基板210之原本平坦的底部輪廓被改變了，使得間隔物310之輪廓包括朝向閘極堆疊逐漸縮窄的邊緣(例如第一邊緣322)。再者，間隔物310之傾斜的底部部份具有一寬度相同於凹腔之寬度。此外，在間隔物310之底部部份，介於間隔物310之外側邊緣與基 板210之間的空隙(gap)相同於凹腔320之第二高度h2。
請參照第1圖及第5圖，方法100進行至步驟108，對基板210進行各種離子佈植。在一實施例中，使用閘極堆疊220作為佈植罩幕，藉由離子佈植製程，形成輕摻雜汲極(light doped drain,LDD)區域。在一實施例中，輕摻雜汲極區域實質上對準閘極堆疊220之邊緣。在有間隔物310存在的其他實施例中，輕摻雜汲極區域藉由間隔物310而得以從閘極堆疊220之邊緣偏移。此外，可進行暈狀/口袋佈植製程(halo/pocket implantation process)，以消除短通道效應。
請參照第1圖及第6圖，方法100進行至步驟110，形成凹槽410於第一主動區域214及第二主動區域216中。藉由移除位於閘極堆疊220之兩側的部份基板210而形成凹槽410。在本實施例中，凹槽410形成於第一主動區域214與第二主動區域216中，以使閘極堆疊220位於凹槽410之間。在一實施例中，凹槽410形成於第一主動區域214與第二主動區域216兩者的源極/汲極區域420中。在一實施例中，藉由第一圖案化硬罩幕層蝕刻基板210。第一圖案化硬罩幕層可包括氧化矽、氮化矽、氮氧化矽或任何其他合適的介電材料。第一圖案化硬罩幕層的形成可包括：藉由熱氧化法、化學氣相沉積法、原子層沉積法、或其他合適的方法沉積一材料層；藉由微影製程形成圖案化光阻層；以及藉由圖案化光阻層之開口蝕刻材料層，以形成第一圖案化硬罩幕層。
藉由第一圖案化硬罩幕層蝕刻基板210，以形成凹槽410。蝕刻製程可包括乾式蝕刻或濕式蝕刻。在一實施例中， 濕式蝕刻溶液包括四甲基氫氧化銨(tetramethyl ammonium hydroxide,TMAH)、氫氟酸/硝酸/醋酸(HF/HNO3/CH3COOH)溶液或其他合適的溶液。藉由各種蝕刻參數調整蝕刻製程，例如所使用之蝕刻劑、蝕刻溫度、蝕刻溶液濃度、蝕刻壓力、供應電源、射頻偏壓、射頻偏壓功率、蝕刻流速及/或其他合適的參數。乾式蝕刻製程可包括偏壓電漿蝕刻製程，其使用以氯為主成分的(chlorine-based)化學品。其他乾式蝕刻氣體可包括四氟甲烷(CF4)、三氟化氮(NF3)、六氟化硫(SF6)及氦(He)。也可利用例如深反應性離子蝕刻(deep reactive-ion etching,DRIE)的反應機制而非等向性地進行乾式蝕刻。
在本實施例中，控制蝕刻製程，以完成所需之凹槽410的輪廓，使得凹槽410延伸至凹腔320下方。在一實施例中，凹槽410之邊緣實質上對準於閘極堆疊220。
請參照第1圖及第7圖，方法100進行至步驟112，形成第一應力特徵(stressor feature)510於第一主動區域214中並且形成第二應力特徵520於第二主動區域216中，藉以透過應變效應(strain effect)增加通道區域之遷移率。第一應力特徵510形成於第一主動區域214之凹槽410上，此時第二主動區域214受到第二圖案化硬罩幕層所保護。第二圖案化硬罩幕層可包括氧化矽、氮化矽、氮氧化矽或任何其他合適的介電材料。第二圖案化硬罩幕層之形成方法在很多方面類似於如上文的步驟110所述之第一圖案化硬罩幕層。
可藉由磊晶成長第一半導體材料於凹槽410之上形成第一應力特徵510。第一半導體材料包括單一元素半導體 材料，例如鍺或矽；或化合物半導體材料，例如砷化鎵(GaAs)、砷化鋁鎵(AlGaAs)；或半導體合金，例如矽鍺(SiGe)、磷砷化鎵(GaAsP)。在本實施例中，第一應力特徵510包括磊晶矽鍺。接著，藉由合適的蝕刻製程移除第二圖案化硬罩幕層。
接著，第二應力特徵520形成於第二主動區域216之凹槽410上，此時第一主動區域214受到第三圖案化硬罩幕層所保護。第三圖案化硬罩幕層可包括氧化矽、氮化矽、氮氧化矽或任何其他合適的介電材料。第三圖案化硬罩幕層之形成方法再很多方面類似於如上文所述之第二圖案化硬罩幕層。可藉由磊晶成長第二半導體材料於凹槽410之上形成第二應力特徵520。第二半導體材料包括單一元素半導體材料，例如鍺或矽；或化合物半導體材料，例如砷化鎵(GaAs)、砷化鋁鎵(AlGaAs)；或半導體合金，例如矽鍺(SiGe)、磷砷化鎵(GaAsP)。在本實施例中，第二應力特徵520包括磊晶矽。接著，藉由合適的蝕刻製程移除第三圖案化硬罩幕層。
第一應力特徵510以及第二應力特徵520可藉由一或多個磊晶製程所形成。磊晶製程包括化學氣相沉積製程(例如氣相磊晶(vapor-phase epitaxy,VPE)及/或超高真空化學氣相沉積(ultra-high vacuum CVD,UHV-CVD))、分子束磊晶及/或其他合適的製程。在本實施例中，控制沉積之厚度，使第一應力特徵510之上表面及第二應力特徵520之上表面高於間隔物310之傾斜底部部份。在磊晶期間，也可原位(in-situ)摻雜第一應力特徵510及第二應力特徵520。舉例而言，可摻雜硼至磊晶成長之矽鍺應力特徵510；可摻雜碳、磷或碳磷兩者至磊晶成 長之矽應力特徵520。在本實施例中，摻雜矽化磷(SiP)至磊晶成長之矽應力特徵。如果第一應力特徵510及第二應力特徵520並未受到原位(in-situ)摻雜，可進行第二佈植製程(例如接面佈植製程(junction implant process))，以摻雜第一應力特徵510及第二應力特徵520。可進行一或多個退火製程，以活化磊晶應力特徵中的摻質。退火製程可包括快速熱退火製程(rapid thermal annealing,RTA)及/或雷射退火製程。
在本實施例中，在第一主動區域214及第二主動區域216中的凹腔320分別完全被第一應力特徵510及第二應力特徵520所填滿。易言之，第一應力特徵510及第二應力特徵520，各自形成間隔物310之底部部份，其中間隔物310具有朝向閘極堆疊的傾斜輪廓。
積體電路裝置200可進行互補式金屬氧化物半導體(CMOS)或金屬氧化物半導體(MOS)技術製程，以形成本領域所熟知之各種特徵與區域。舉例而言，層間介電層(ILD)形成於基板210上且介於閘極堆疊220的間隙之間。層間介電層包括氧化矽、氮氧化矽、低介電常數介電材料或其他合適的介電材料。層間介電層可包括單層層或多層結構。可藉由合適的方法形成層間介電層，例如化學氣相沉積法、原子層沉積法以及旋轉塗佈法。可在之後進行化學機械研磨(chemical mechanical polishing,CMP)製程，以移除多餘的層間介電層並且平坦化積體電路裝置200之上表面。
在另一實施例中，源極/汲極特徵形成於源極/汲極區域420。源極/汲極特徵藉由磊晶成長半導體材料層於源極/ 汲極區域420之中而形成。半導體材料層包括鍺、矽、砷化鎵(GaAs)、鋁鎵砷(AlGaAs)、矽鍺(SiGe)、磷砷化鎵(GaAsP)或其他合適的材料。可藉由一或多個磊晶製程形成源極/汲極特徵。於磊晶製程期間，可對源極/汲極特徵進行原位(in-situ)摻雜。
在另一實施例中，可用高介電常數材料/金屬閘極堆疊取代虛設閘極堆疊220。在一實施例中，移除虛設閘極堆疊220，以形成溝槽。可藉由選擇性濕式蝕刻或選擇性乾式蝕刻移除虛設閘極堆疊220，以使虛設閘極堆疊220相對於間隔物310之合適蝕刻選擇比。高介電常數材料/金屬閘極堆疊接著形成於溝槽中。高介電常數材料/金屬閘極堆疊包括閘極介電層與金屬閘極電極。閘極介電層可包括界面層(interfacial layer,IL)，界面層可藉由合適的方法沉積而形成，例如原子層沉積法、化學氣相沉積法、熱氧化法或臭氧氧化法(ozone oxidation)。界面層包括氧化物、氧化矽鉿與氮氧化物。藉由合適的技術沉積高介電常數材料於界面層之上，例如原子層沉積法、化學氣相沉積法、金屬有機物化學氣相沉積法(metal-organic CVD)、物理氣相沉積法、其他合適的方法或上述之組合。高介電常數材料包括氧化鑭(LaO)、氧化鋁(AlO)、氧化鋯(ZrO)、氧化鈦(TiO)、氧化鉭(Ta2O5)、氧化釔(Y2O3)、鈦酸鍶(SrTiO3,STO)、鈦酸鋇(BaTiO3,BTO)、氧化鋯鋇(BaZrO)、氧化鋯鉿(HfZrO)、氧化鑭鉿(HfLaO)、氧化矽鉿(HfSiO)、氧化矽鑭(LaSiO)、氧化矽鋁(AlSiO)、氧化鉭鉿(HfTaO)、氧化鈦鉿(HfTiO)、鈦酸鋇鍶((Ba,Sr)TiO3,BST)、氧 化鋁(Al2O3)、氮化矽(Si3N4)、氮氧化矽(SiON)或其他合適的材料。
金屬閘極電極可包括單層結構或多層結構，例如下列各膜層的各種組合：具有可增進裝置性能之功函數的金屬層(功函數金屬層)、襯層、濕潤層、黏著層及導電層(導電層材料包括金屬、金屬合金或金屬矽化物)。金屬閘極電極可包括鈦(Ti)、銀(Ag)、鋁(Al)、氮化鈦鋁(TiAlN)、碳化鉭(TaC)、碳氮化鉭(TaCN)、矽氮化鉭(TaSiN)、錳(Mn)、鋯(Zr)、氮化鈦(TiN)、氮化鉭(TaN)、釕(Ru)、鉬(Mo)、氮化鎢(WN)、銅(Cu)、鎢(W)、其他合適的材料或上述之組合。可藉由合適的製程形成金屬閘極電極，例如原子層沉積法、物理氣相沉積法、化學氣相沉積法或其他合適的製程。金屬閘極電極可各自具有不同的金屬層且分別形成於第一主動區域214(用於P型場效電晶體)中與第二主動區域216(用於N型場效電晶體)中。
舉例而言，可形成各種接觸/導通孔/導線及多層內連線特徵(例如金屬層與層間介電層)於基板210之上，用以連接各種特徵，以形成包括一或多個場效電晶體之功能性電路。在其他實施例中，多層內連線包括垂直內連線(例如，導通孔或接觸)以及水平內連線(例如，金屬線)。各種內連線特徵可使用各種導電材料，包括銅、鎢及/或矽化物。在一實施例中，使用鑲嵌(damascene)製程及/或雙鑲嵌(dual damascene)製程，以形成與銅相關之多層內連線結構。
在方法100之前、之間或之後，可提供額外的步驟，且在方法100之其他實施例中，上述之一些步驟可被取代、 取消除或變更順序。裝置200可繼續進行互補式金屬氧化物半導體(CMOS)或是金屬氧化物半導體(MOS)技術製程，以形成本領域所熟知之其他的各種特徵與區域。
如上所述，本揭露提供一種積體電路裝置，其使用具有應力特徵之結構作為閘極間隔物之底部部份，閘極間隔物具有朝向閘極堆疊的傾斜底部輪廓。此結構誘發有效的應力至閘極區域，以改善裝置效能，例如改善臨界電壓(Vtsat)、斷路電流(Isoff)、臨界電流(Idsat)、汲極引致能障下降(drain-induced barrier lowering,DIBL)以及通道應力(channel stress)。本揭露亦提供用以形成具有此結構之積體電路裝置的方法。
本揭露提供積體電路裝置之許多實施例。此積體電路裝置包括閘極堆疊設置於基板之表面上，以及間隔物沿著閘極堆疊之側壁而設置。此間隔物具有一漸窄邊緣面對基板之表面且朝向閘極堆疊逐漸縮窄。因此，此漸窄邊緣具有相對於基板之表面之一角度。
本揭露亦提供積體電路裝置之其他實施例。此積體電路裝置包括基板具有p型場效電晶體區域及n型場效電晶體區域。此積體電路裝置亦包括第一高介電常數材料/金屬閘極堆疊，在p型場效電晶體區域中沿著一垂直方向突出於基板之表面上，以及第二高介電常數材料/金屬閘極堆疊，在n型場效電晶體區域中沿著一垂直方向突出於基板之表面上。此積體電路裝置亦包括複數個間隔物，沿著第一高介電常數材料/金屬閘極堆疊的側壁及第二高介電常數材料/金屬閘極堆疊的側 壁，間隔物具有一傾斜底部輪廓朝向各自對應的高介電常數材料/金屬閘極堆疊。此傾斜底部輪廓具有相對於基板之水平表面之一角度。此積體電路裝置亦包括第一應力特徵相鄰於第一高介電常數材料/金屬閘極堆疊，第一應力特徵包括下方的間隔物之傾斜底部輪廓，以及第二應力特徵相鄰於第二高介電常數材料/金屬閘極堆疊，第二應力特徵包括下方的間隔物之傾斜底部輪廓。
本揭露亦提供一種積體電路裝置之製造方法。此積體電路裝置之製造方法包括沿著設置於基板上的閘極堆疊之側壁形成間隔物；形成凹腔於間隔物之底部。此凹腔具有一傾斜頂部輪廓朝向閘極堆疊。此積體電路裝置之製造方法亦包括凹陷化位於閘極堆疊兩側的基板，包括位於凹腔之底部的基板。此積體電路裝置之製造方法亦包括形成源極/汲極特徵於經過凹陷化的基板中及凹腔中。
前述內文概述了許多實施例的特徵，使本技術領域中具有通常知識者可以從各個方面更佳地了解本揭露。本技術領域中具有通常知識者應可理解，且可輕易地以本揭露為基礎來設計或修飾其他製程及結構，並以此達到相同的目的及/或達到與本揭露介紹的實施例相同的優點。本技術領域中具有通常知識者也應了解這些相等的結構並未背離本揭露的發明精神與範圍。在不背離本揭露的發明精神與範圍之前提下，可對本揭露進行各種改變、置換或修改。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者， 在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
200‧‧‧積體電路裝置
210‧‧‧基板
212‧‧‧隔離結構
214‧‧‧第一主動區域
216‧‧‧第二主動區域
220‧‧‧閘極堆疊
310‧‧‧間隔物
320‧‧‧凹腔
420‧‧‧源極/汲極區域
510‧‧‧第一應力特徵
520‧‧‧第二應力特徵

Claims (12)

  1. 一種積體電路裝置，包括：一閘極堆疊，設置於一基板之一表面上；一間隔物，沿著該閘極堆疊之一側壁而設置，該間隔物具有一漸窄邊緣面對該表面且朝向該閘極堆疊逐漸縮窄，其中該漸窄邊緣具有相對於該基板之該表面之一角度，其中該間隔物包括另一邊緣，該另一邊緣實質上垂直於該基板之與該漸窄邊緣相交之該表面；以及一第一源極/汲極特徵設置於該基板之中相鄰於該閘極堆疊，其中該第一源極/汲極特徵包括一第一半導體材料物理性地接觸該漸窄邊緣及該另一邊緣。
  2. 如申請專利範圍第1項所述之積體電路裝置，其中該角度大於約10度。
  3. 如申請專利範圍第1項所述之積體電路裝置，其中該第一源極/汲極特徵為一突出源極/汲極特徵。
  4. 如申請專利範圍第1項所述之積體電路裝置，其中該閘極堆疊為一高介電常數材料/金屬閘極堆疊。
  5. 如申請專利範圍第1項所述之積體電路裝置，更包括：一p型場效電晶體區域及一n型場效電晶體區域，位於該基板之上；具有該間隔物之該閘極堆疊位於該p型場效電晶體區域中；以及具有該間隔物之該閘極堆疊位於該n型場效電晶體區域中。
  6. 如申請專利範圍第5項所述之積體電路裝置，更包括： 一第二源極/汲極特徵設置於該基板之中相鄰於該閘極堆疊，其中該第二源極/汲極特徵包括不同於該第一半導體材料的一第二半導體材料。
  7. 如申請專利範圍第6項所述之積體電路裝置，其中該第一半導體材料包括磊晶矽鍺，且該第二半導體材料包括磷化矽。
  8. 一種積體電路裝置，包括：一基板，具有一p型場效電晶體區域及一n型場效電晶體區域；一第一高介電常數材料/金屬閘極堆疊，在該p型場效電晶體區域中沿著一垂直方向突出於該基板之一表面上；一第二高介電常數材料/金屬閘極堆疊，在該n型場效電晶體區域中沿著一垂直方向突出於該基板之一表面上；複數個間隔物，沿著該第一高介電常數材料/金屬閘極堆疊的側壁及該第二高介電常數材料/金屬閘極堆疊的側壁，該等間隔物具有一傾斜底部邊緣朝向各自對應的高介電常數材料/金屬閘極堆疊，其中該傾斜底部邊緣具有相對於該基板之水平表面之一角度，其中沿著該第一高介電常數材料/金屬閘極堆疊設置的該間隔物包括一另一邊緣，該另一邊緣實質上垂直於該基板之與該傾斜底部邊緣相交之該表面；一第一應力特徵相鄰於該第一高介電常數材料/金屬閘極堆疊，該第一應力特徵包括下方的該間隔物之該傾斜底部邊緣，且該第一應力特徵包括一第一半導體材料物理性地接 觸該傾斜底部邊緣及該另一邊緣；以及一第二應力特徵相鄰於該第二高介電常數材料/金屬閘極堆疊，該第二應力特徵包括下方的該間隔物之該傾斜底部邊緣。
  9. 如申請專利範圍第8項所述之積體電路裝置，其中在該間隔物之一底部之一外側邊緣到一內側邊緣之垂直差異為約5奈米至10奈米。
  10. 一種積體電路裝置之製造方法，包括：沿著設置於一基板上的一閘極堆疊之一側壁形成一間隔物，其中該間隔物具有一傾斜底部邊緣朝向該閘極堆疊以及一另一邊緣實質上垂直於該基板之與該傾斜底部邊緣相交之該表面，且其中該傾斜底部邊緣及該另一邊緣用以定義一凹腔；凹陷化位於該閘極堆疊兩側的該基板，包括位於該凹腔之一底部的該基板；以及使用設置於該凹腔中的一半導體材料形成一源極/汲極特徵於經過凹陷化的該基板中及該凹腔中，其中該半導體材料物理性地接觸該傾斜底部邊緣及該另一邊緣。
  11. 如申請專利範圍第10項所述之積體電路裝置之製造方法，其中該傾斜底部邊緣具有相對於該基板之一水平表面之角度，其中該角度大於約10度。
  12. 如申請專利範圍第10項所述之積體電路裝置之製造方法，其中該源極/汲極特徵高於該間隔物之該傾斜底部邊緣。
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