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Gebiet der
vorliegenden Erfindung
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Im
Allgemeinen betrifft die vorliegende Erfindung die Herstellung integrierter
Schaltungen und betrifft insbesondere die Herstellung von Transistoren
mit verformten Kanalgebieten unter Anwendung von Verspannungsquellen,
etwa eingebettete verformte Schichten, verspannte Oberschichten,
und dergleichen, um damit die Ladungsträgerbeweglichkeit in dem Kanalgebiet
eines MOS-Transistors zu erhöhen.
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Beschreibung
des Stands der Technik
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Die
Herstellung integrierter Schaltungen erfordert das Ausbilden einer
großen
Anzahl von Schaltungselementen auf einer vorgegebenen Chipfläche gemäß einer
spezifizierten Schaltungsanordnung. Im Allgemeinen werden mehrere
Prozesstechnologien gegenwärtig
eingesetzt, wobei für
komplexe Schaltungen, etwa Mikroprozessoren, Speicherchips, und dergleichen,
die CMOS-Technologie gegenwärtig
die vielversprechendste Vorgehensweise auf Grund der überlegenen
Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit und/oder
Leistungsaufnahme und/oder Kosteneffzienz ist. Während der Herstellung komplexer
integrierter Schaltungen unter Anwendung der CMOS-Technologie werden
Millionen Transistoren, d. h. n-Kanaltransistoren und p-Kanaltransistoren,
auf einem Substrat, das eine kristalline Halbleiterschicht aufweist,
hergestellt. Ein MOS-Transistor umfasst, unabhängig davon, ob ein n-Kanaltransistor
oder ein p-Kanaltransistor betrachtet wird, sogenannte PN-Übergänge, die durch eine Grenzfläche stark
dotierter Drain- und Sourc-Gebiete mit einem invers dotierten Kanalgebiet
gebildet werden, das zwischen dem Drain-Gebiet und dem Source-Gebiet
angeordnet ist. Die Leitfähigkeit
des Kanalgebiets, d. h. das Durchlassstromvermögen des leitenden Kanals, wird
durch eine Gateelektrode gesteuert, die in der Nähe des Kanalgebiets ausgebildet und
davon durch eine dünne
isolierende Schicht getrennt ist. Die Leitfähigkeit des Kanalgebiets bei
Ausbilden eines leitenden Kanals auf Grund des Anlegens einer geeigneten
Steuerspannung an die Gateelektrode hängt von der Dotierstoffkonzentration,
der Beweglichkeit der Majoritätsladungsträger und – für eine gegebene
Ausdehnung des Kanalgebiets und der Transistorbreitenrichtung – von dem
Abstand zwischen dem Source-Gebiet und dem Drain-Gebiet ab, der
auch als Kanallänge bezeichnet
wird. Somit bestimmt in Kombination mit der Fähigkeit, rasch einen leitenden
Kanal unter der isolierenden Schicht beim Anlegen der Steuerspannung
an der Gateelektrode aufzubauen, die Gesamtleitfähigkeit des Kanalgebiets im
Wesentlichen das Leistungsverhalten der MOS-Transistoren. Somit
wird auf Grund der Verringerung der Kanallänge – und damit verknüpft der
Verringerung des Kanalwiderstands – die Kanallänge zu einem
wesentlichen Entwurfskriterium zum Erreichen eines Zuwachses der
Arbeitsgeschwindigkeit integrierter Schaltungen.
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Die
zunehmende Abnahme der Transistorabmessungen beinhaltet jedoch eine
Reihe von damit verknüpften
Problemen, die es zu lösen
gilt, um nicht in unerwünschter
Weise die Vorteile aufzuheben, die durch das ständige Reduzieren der Kanallänge von
MOS-Transistoren
erreicht werden. Ein wesentliches Problem in dieser Hinsicht ist
die Entwicklung anspruchsvoller Photolithographie- und Ätzstrategien,
um zuverlässig
und reproduzierbar Schaltungselemente mit kritischen Abmessungen,
etwa die Gateelektrode der Transistoren, für eine jede neue Bauteilgeneration
zu schaffen. Ferner sind äußerst anspruchsvolle
Dotierstoffprofile in vertikaler Richtung und lateraler Richtung
in den Drain- und Source-Gebieten erforderlich, um einen geringen Schichtwiderstand
und Kontaktwiderstand in Verbindung mit einer gewünschten
Kanalsteuerbarkeit zu erreichen.
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Da
die ständige
Größenreduzierung
der kritischen Abmessungen, d. h. die Gatelänge der Transistoren, das Anpassen
und möglicherweise
die Neuentwicklung äußerst komplexer
Prozessverfahren im Hinblick auf die oben genannten Prozessschritte
erforderlich machen kann, wurde auch vorgeschlagen, die Kanalleitfähigkeit
der Transistorelemente zu verbessern, indem die Ladungsträgerbeweglichkeit
in dem Kanalgebiet für
eine vorgegebene Kanallänge erhöht wird,
wodurch die Möglichkeit
geschaffen wird, eine Leistungssteigerung zu erreichen, die vergleichbar
ist mit dem Fortschreiten zu einem künftigen Technologiestandard,
wobei viele der zuvor genannten Prozessanpassungen, die mit der
Bauteilgrößenreduzierung
verknüpft
sind, vermieden oder zumindest zeitlich hinausgeschoben werden können. Ein
effizienter Mechanismus zum Erhöhen der
Ladungsträgerbeweglichkeit
ist die Modifizierung der Gitterstruktur in dem Kanalgebiet, beispielsweise durch
Erzeugen einer Zugspannung oder einer kompressiven Spannung in der
Nähe des
Kanalgebiets, um damit eine entsprechende Verformung in dem Kanalgebiet
zu erzeugen, die zu einer modifizierten Beweglichkeit für Elektronen
bzw. Löcher
führt.
Beispielsweise erhöht
das Erzeugen einer Zugverformung in dem Kanalgebiet die Beweglichkeit
von Elektronen, was sich wiederum direkt in einem entsprechenden
Zuwachs der Leitfähigkeit
ausdrückt. Andererseits
kann eine kompressive Verformung in dem Kanalgebiet die Beweglichkeit
von Löchern
erhöhen,
wodurch die Möglichkeit
geschaffen wird, das Leistungsverhalten von p-Transistoren zu verbessern.
Die Einführung
der Verspannungs- oder Verformungstechnologie in die Herstellung
integrierter Schaltungen ist ein äußerst vielversprechender Ansatz
für künftige Bauteilgenerationen,
da beispielsweise verformtes Silizium als eine „neue" Art eines Halbleitermaterials betrachtet
werden kann, das die Herstellung schneller leistungsfähiger Halbleiterbauelemente
ermöglicht,
ohne dass teure Halbleitermaterialien erforderlich sind, wobei viele
der gut etablierten Fertigungsverfahren weiterhin eingesetzt werden können.
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Daher
wird in einer Vorgehensweise die Löcherbeweglichkeit von PMOS-Transistoren
erhöht, indem
eine verformte Silizium/Gennanium-Schicht in den Drain- und Source-Gebieten
der Transistoren gebildet wird, wobei die kompressiv verformten Drain-
und Source-Gebiete eine uniaxiale Verformung in dem benachbarten
Siliziumkanalgebiet erzeugen. Dazu werden die Drain- und Source-Erweiterungsgebiete
der PMOS-Transistoren hergestellt und danach werden entsprechende
Seitenwandabstandshalter an der Gateelektrode gebildet, wie sie für die Definition
der tiefen Drain- und Source-Übergänge und
das Metallsilizid in einer späteren
Fertigungsphase erforderlich sind. Vor der Ausbildung der tiefen
Drain- und Source-Übergänge werden
diese Gebiete selektiv auf der Grundlage der Seitenwandabstandshalter
abgesenkt, während
die NMOS-Transistoren maskiert sind. Nachfolgend wird die Silizium/Germanium-Schicht
selektiv in den PMOS-Transistoren durch epitaktisches Aufwachsen gebildet.
Typischerweise wird das verformte Silizium/Germanium mit einem gewissen
Maß an „Überfüllung" während des
epitaktischen Aufwachsens vorgesehen, um den Konsum von „wertvollem" verformten Silizium/Germanium-Material
während
eines Silizidierungsprozesses zur Ausbildung eines Metallsilizids
in den Drain- und Source-Gebieten zu reduzieren, um damit einen
geringeren Kontaktwiderstand zu erreichen. Obwohl diese Prozesstechnik deutliche
Vorteile für
Vollsubstratbauelemente liefert, da hier die entsprechenden Aussparungen
zur Aufnahme des verformten Silizium/Germanium-Materials tief in
die Siliziumschicht geätzt
werden können, ist
in einem SOI-Substrat diese Strategie weniger wirksam auf Grund
der begrenzten Dicke der Siliziumschicht, insbesondere wenn äußerst größenreduzierte
SOI-Bauelemente betrachtet werden.
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Angesichts
der zuvor beschriebenen Situation besteht ein Bedarf für eine verbesserte
Technik, die ein effizientes Erhöhen
der Leistungsfähigkeit
von MOS-Transistoren mittels verformter Halbleitermaterialien ermöglicht,
während
eines oder mehrere der zuvor erkannten Probleme im Wesentlichen
vermieden oder zumindest in ihrer Wirkung reduziert werden.
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Überblick über die
Erfindung
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Im
Allgemeinen richtet sich die vorliegende Erfindung an eine Technik,
die eine verbesserte Transistorleistungsfähigkeit bietet, indem die Verformung in
dem Kanalgebiet deutlich erhöht
wird, indem in effizienterer Weise Verspannung von einer oder mehreren
Verspannungsquellen in das Kanalgebiet übertragen wird. Zu diesem Zweck
wird ein verformtes Halbleitermaterial möglicherweise in Kombination
mit einer verspannten dielektrischen Schicht näher an dem Kanalgebiet positioniert,
um damit in wirksamerer Weise die Spannungsübertragung zu verbessern. Zu
diesem Zweck wird das verformte Halbleitermaterial nahe an dem Kanalgebiet
angeordnet, ohne dass im Wesentlichen ein verformungsrelaxierter
Bereich bei einem Höhenpegel
entsprechend der Gateisolationsschicht erzeugt wird, wodurch der
Betrag an in dem Kanalgebiet erzeugte Verformung erhöht wird.
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Gemäß einer
anschaulichen Ausführungsform
der vorliegenden Erfindung umfasst ein Halbleiterbauelement ein
Substrat und eine über
dem Substrat ausgebildete Halbleiterschicht. Das Halbleiterbauelement
umfasst ferner eine Gateelektrode, die über der Halbleiterschicht ausgebildet
und davon durch eine Gateisolationsschicht getrennt ist. Ein verformtes
Halbleitermaterial ist in der Halbleiterschicht ausgebildet, wobei
das verformte Halbleiterlmaterial sich über die Gateisolationsschicht
erstreckt. Ein Draingebiet und ein Sourcegebiet sind teilweise innerhalb
des verformten Halbleitermaterials ausgebildet, und ein Seitenwandabstandshalter
ist an einer Seitenwand der Gateelektrode und über dem verformten Halbleitermaterial
gebildet. Schließlich
umfasst das Halbleiterbauelement ein Metallsilizidgebiet, das in
den Drain- und Source-Gebieten benachbart zu dem Seitenwandabstandshalter
gebildet ist.
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Gemäß einer
noch weiteren anschaulichen Ausführungsform
der vorliegenden Erfindung umfasst ein Verfahren das Bilden einer
Vertiefung benachbart zu einer Gateelektrode auf der Grundlage eines
Versatzabstandhalters, der an einer Seitenwand der Gateelektrode
ausgebildet ist, wobei die Gateelektrode auf einer Gateisolationsschicht
mit einer Unterseitenfläche
gebildet ist. Das Verfahren umfasst ferner das Bilden eines verformten
Halblei termaterials in der Vertiefung, wobei das verformte Halbleitermaterial
zumindest auf einem Bereich davon eine obere Fläche aufweist, die sich über die
untere Fläche
der Gateisolationsschicht um eine spezifizierte Überschusshöhe erstreckt. Ferner umfasst das
Verfahren das Bilden eines Drainerweiterungsgebiets und eines Sourceerweiterungsgebiets
benachbart zu der Gateelektrode durch Ionenimplantation, wobei eine
Tiefe der Drain- und Sourceerweiterungsgebiete im Wesentlichen der Überschusshöhe entspricht.
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Kurze Beschreibung
der Zeichnungen
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Weitere
Vorteile, Aufgaben und Ausführungsformen
der vorliegenden Erfindung sind in den angefügten Patentansprüchen definiert
und gehen auch aus der folgenden detaillierten Beschreibung hervor,
wenn diese mit Bezug zu den begleitenden Zeichnungen studiert wird,
in denen:
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1a bis 1f schematisch
Querschnittsansichten eines Transistorelements während der Herstellung eines
verformten Halbleitermaterials mit reduziertem Abstand zu der Gateelektrode
zeigen, um einen Spannungsübertrag
gemäß anschaulicher Ausführungsformen
der vorliegenden Erfindung zu verbessern; und
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2a bis 2e schematisch
Querschnittsansichten eines Transistorelements während der Herstellung eines
verformten Halbleitermaterials mit geringerem Abstand zu der Gateelektrode
und vertieften Drain- und Sourcegebieten zur Aufnahme einer verspannten
Kontaktätzstoppschicht
gemäß weiterer
anschaulicher Ausführungsformen
der vorliegenden Erfindung zeigen.
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Detaillierte
Beschreibung
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Obwohl
die vorliegende Erfindung mit Bezug zu den Ausführungsformen beschrieben ist,
wie sie in der folgenden detaillierten Beschreibung sowie in den
Zeichnungen dargestellt sind, sollte es selbstverständlich,
dass die folgende detaillierte Beschreibung sowie die Zeichnungen
nicht beabsichtigen, die vorliegende Erfindung auf die speziellen
anschaulichen offenbarten Ausführungsformen
einzuschränken, sondern
die beschriebenen anschaulichen Ausführungsformen stellen lediglich
beispielhaft die diversen Aspekte der vor liegenden Erfindung dar,
deren Schutzbereich durch die angefügten Patentansprüche definiert
ist.
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Im
Allgemeinen betrifft die vorliegende Erfindung eine Technik zur
Verbesserung des Spannungsübertrags
in das Kanalgebiet entsprechender Transistoren durch Anordnen des
verformten Halbleitermaterials in unmittelbarerer Nähe an der
Gateelektrode, beispielsweise mit einem Abstand von mehreren Nanometern
und deutlich weniger, beispielsweise bis ungefähr 5 Angstrom, um damit in
signifikanter Weise den Spannungsübertrag zu verbessern, wobei
in einigen anschaulichen Ausführungsformen
ein negativer Einfluss einer Verformungsrelaxation durch die Ausbildung
von Erweiterungsgebieten mittels Ionenimplantation berücksichtigt
wird, um damit im Wesentlichen ein nicht relaxiertes verformtes
Halbleitermaterial in der Nähe
der Gateelektrode und damit in der Nähe des Kanalgebiets anzuordnen. Wie
nachfolgend detaillierter beschrieben ist, kann dieser Aspekt zur
Erhöhung
der Verformung in geeigneter Weise mit der Ausbildung einer verspannten Oberschicht
bzw. darüberliegenden
Schicht kombiniert werden, wobei eine vertiefte bzw. abgesenkte Konfiguration
der tiefen Drain- und Sourcegebiete vorgesehen werden kann, um eine
direktere Spannungsübertragung
von der verspannten Oberschicht zu dem Kanalgebiet zu erreichen.
Somit kann selbst für äußerst größenreduzierte
SOI-artige Transistorarchitekturen ein effizienter verformungsinduzierender Mechanismus
mittels einer eingebetteten verformten Schicht bereitgestellt werden,
selbst wenn ein Spannungsübertrag
durch das verformte Halbleitermaterial auf die verfügbare Dicke
der entsprechenden aktiven Halbleiterschicht beschränkt ist,
im Gegensatz zu Vollsubstratbauelementen, in denen das verformte
Halbleitermaterial bis zu einer entsprechenden Tiefe der Drain-
und Sourcegebiete gebildet werden kann.
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Mit
Bezug zu den 1a bis 1f werden nunmehr
weitere anschauliche Ausführungsformen der
vorliegenden Erfindung detaillierter beschrieben, wobei ein entsprechendes
verformtes Halbleitermaterial äußerst nahe
an der Gateelektrode mit einem lateralen Abstand von einigen wenigen
Nanometern und deutlich weniger angeordnet wird, um die Verformung
in dem benachbarten Kanalgebiet weiter zu erhöhen. Eine entsprechende Transistorkonfiguration kann
vorteilhafterweise im Zusammenhang mit SOI-Transistoren eingesetzt
werden, in denen eine entsprechende Aussparung zur Bildung des verformten
Halbleitermaterials nicht beliebig tief in das entsprechende Halbleitermaterial
auf Grund der beschränkten
Dicke der entsprechenden aktiven Halbleiterschicht geätzt werden
kann.
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1a zeigt
schematisch ein Halbleiterbauelement 150 mit einem Transistor 100,
der über
einem Substrat 101 gebildet ist, das in einer anschaulichen
Ausführungsform
darauf ausgebildet eine vergrabene isolierende Schicht 102 besitzt.
Ferner ist eine Halbleiterschicht 103, etwa eine siliziumbasierte Schicht,
auf der vergrabenen isolierenden Schicht 102 gebildet.
Des weiteren umfasst in dieser Fertigungsphase der Transistor 100 eine
Gateelektrode 105, die von einer Deckschicht 107 und
dünnen
Seitenwandabstandshaltern 108 mit einer entsprechenden
Beschichtung 109, die zwischen der Gateelektrode 105 und
dem Abstandshalter 108 ausgebildet ist, eingekapselt ist.
Eine kombinierte Breite 108w der Beschichtung 109 und
des Abstandshalters 108 ist so gewählt, dass ein gewünschter
kleiner Abstand für
ein Gebiet eines verformten Halbleitermaterials definiert ist, das
in der Schicht 103 benachbart zu der Gateelektrode 105 zu
bilden ist. Beispielsweise kann der Abstandshalter 108 eine
Breite 108w einschließlich
der Dicke der Beschichtung 109 aufweisen, die ungefähr 1 bis
10 nm beträgt,
abhängig
von dem gewünschten
Abstand.
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Ein
typischer Prozessablauf zur Herstellung des Halbleiterbauelements 150,
wie es in 1a gezeigt ist, kann die folgenden
Prozesse aufweisen. Nach dem Bilden der Halbleiterschicht 103,
beispielsweise durch Bereitstellen eines geeigneten SOI-artigen
Substrats, oder durch epitaktische Wachstumsverfahren, wenn das
Substrat 101 ein Halbleitervollsubstrat ohne die vergrabene
Schicht 102 ist, können
entsprechende Implantationsprozesse ausgeführt werden, um ein gewünschtes
vertikales Dotierstoffprofil (nicht gezeigt) in der Halbleiterschicht 103 herzustellen.
Danach kann eine dielektrische Schicht beispielsweise durch Oxidation und/oder
Abscheidung auf der Grundlage gut etablierter Verfahren gebildet
werden, woran sich das Abscheiden eines Gateelektrodenmaterials
durch gut etablierte Abscheideverfahren, etwa CVD (chemische Dampfabscheidung)
bei geringern Druck, anschließt,
wenn beispielsweise Polysilizium betrachtet wird. Ferner kann eine
entsprechende Deckschicht auf dem Gateelektrodenmaterial gebildet
werden. Als nächstes
wird das Gateelektrodenmaterial, die dielektrische Schicht und die
Deckschicht auf der Grundlage moderner Photolithographie- und Ätzverfahren
strukturiert, um die Gateisolationsschicht 104 und die
Gatelektrode 105 zu erhalten, die von der Deckschicht 107 bedeckt
ist. Danach kann die Beschichtung 109 beispielsweise durch
einen Oxidationsprozess gebildet werden, um die erforderliche geringe
und gut steuerbare Dicke der Beschichtung 109 zu gewährleisten.
Danach kann eine entsprechende Abstandsschicht, etwa eine Siliziumnitridschicht,
mit einer erforderlichen Dicke, wie sie zuvor spezifiziert ist,
beispielsweise mit einer Dicke von ungefähr 1 bis 10 nm oder 2 bis 7
nm abgeschieden werden, die dann auf der Grundlage gut etablierter
Rezepte anisotrop geätzt
wird, wodurch der Abstandshalter 108 hergestellt wird.
Es sollte beachtet werden, dass die Breite 108w des Abstandshalters 108,
die im Wesentlichen einen Abstand eines verformten Halbleitermaterials
in Bezug auf die Gateelektrode 105 bestimmt, so gewählt wird,
dass ein unerwünschter
Einfluss auf die Gateisolationsschicht 104 nach einem entsprechenden Ätzprozess
für die
Aussparung während
eines nachfolgenden Reinigungsprozesses vor dem selektiven epitaktischen
Wachstumsprozess im Wesentlichen vermieden wird. Somit wird nach
der Herstellung des Abstandselements 108 ein anisotroper Ätzprozess
ausgeführt,
um eine entsprechende Vertiefung benachbart zu der Gateelektrode 105 zu erzeugen,
die davon einen geringen Abstand aufweist, um damit die Integrität der Gateisolatioinsschicht 104 während nachfolgender
Reinigungsprozesse zur Vorbereitung des Bauelements 150 für den nachfolgenden
selektiven epitaktischen Wachstumsprozess zu bewahren. Entsprechende
anistrope Ätzrezepte
sind gut etabliert.
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1b zeigt
schematisch das Bauelement 150 während eines selektiven epitaktischen
Wachstumsprozesses 140 zur Bildung eines verformten Halbleitermaterials 130 in
einer Vertiefung, die durch den vorhergehenden anisotropen Ätzprozess
geschaffen wurde. In einer anschaulichen Ausführungsform umfasst das verformte
Halbleitermaterial 130 Silizium und Germanium, wenn der
Transistor 100 einen p-Kanaltransistor repräsentiert,
um damit eine kompressive Verformung in dem Kanalgebiet 106 bereitzustellen.
In einer anschaulichen Ausführungsform
wird im Gegensatz zu konventionellen selektiven epitaktischen Wachstumsprozessen
zur Herstellung eingebetteten Silizium/Germanium-Materials ein im
Wesentlichen intrinsisches Silizium/Germaniummaterial, d. h. ein
nicht dotiertes Silizium/Germaniummaterial, abgeschieden, wodurch
die Steuerbarkeit des selektiven Wachstumsprozesses im Vergleich
zu einem entsprechenden Prozess, in welchem ein p-Dotiermittel in die
Abscheideatmosphäre hinzugefügt wird,
deutlich verbessert wird, um damit das verformte Silizium/Germaniummaterial
als ein stark dotiertes Halbleitermaterial bereitzustellen. Somit
kann der Prozess 140 in effizienter Weise gesteuert werden,
um das Material 130 mit einer gewünschten Dicke bereitzustellen,
wenn ein gewisses Maß an Überfüllung gewünscht ist.
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1c zeigt
schematisch das Halbleiterbauelement 150 nach dem Ende
des epitaktischen Wachstumsprozesses 140 und nach dem Entfernen des
Seitenwandabstandshalters 108 und der Deckschicht 107.
Ferner ist, wie gezeigt ist, ein gewisses Maß an Überfüllung oder eine Überschusshöhe, die als 130b bezeichnet
ist, für
das verformte Halbleitermaterial 130 vorgesehen, was mit
guter Steuerbarkeit selbst für
Silizium/Germanium erreicht werden kann, wenn das Silizium/Germanium
als ein im Wesentlichen intrinsisches Halbleitermaterial vorgesehen
wird. Die Größe der Überfüllung 130b wird
entsprechend den Bauteilerfordernissen festgelegt und wird in einigen
anschaulichen Ausführungsformen
so gewählt,
dass diese im Wesentlichen einer mittleren Implantationstiefe einer
Dotierstoffgattung entspricht, die zur Bildung von Erweiterungsgebieten
benachbart zu der Gateelektrode 105 eingesetzt wird.
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Danach
kann die weitere Bearbeitung fortgesetzt werden, indem entsprechende
Drain- und Sourceerweiterungsgebiete und tiefe Drain- und Sourcegebiete
auf der Grundlage einer geeignet dimensionierten Abstandshalterstruktur
hergestellt werden.
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1d zeigt
schematisch das Bauelement 150 mit Source- und Drain-Erweiterungsgebieten 111 und
tiefen Drain- und Sourcegebieten 114. Ferner ist eine Seitenwandabstandshalterstruktur 115 an
Seitenwänden
der Gateelektrode 105 gebildet. Es sollte beachtet werden,
dass die Abstandshalterstruktur 115 mehrere einzelne Abstandselemente
aufweisen kann, abhängig
von der Komplexität
des Dotierstoffprofils der Erweiterungsgebiete 111 und
der Drain- und Sourcegebiete 114. Das Erweiterungsgebiet 111 und
die Drain- und Sourcegebiete 114 können durch Ionenimplantation
auf der Grundlage geeignet ausgewählter Implantationsparameter
gebildet werden, wobei in einigen anschaulichen Ausführungsformen während des
Herstellens der Erweiterungsgebiete 111 die Implantationsenergie
eingestellt wird, um damit die mittlere Eindringtiefe auf einen
Wert festzulegen, der im Wesentlichen der Überschusshöhe 130b entspricht.
Folglich werden durch die Implantation hervorgerufene Schäden in dem
verformten Halbleitermaterial 130 an einer Höhe reduziert,
die im Wesentlichen dem Niveau der unteren Fläche 104 der Gateisolationsschicht 104 entspricht,
wodurch auch verformungsrelaxierende Wirkung verringert werden, die
ansonsten hervorgerufen werden.
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1e zeigt
schematisch eine Situation für ein
im Wesentlichen ebenes verformtes Halbleitermaterial 130,
in welchem das Draingebiet und das Sourcegebiet 114 und
das Erweiterungsgebiet 111 auf der Grundlage einer entsprechenden
Abstandshalterstruktur 115 gebildet sind. Wie ersichtlich
ist, ist für
eine derartige Konfiguration des Erweiterungsgebiets 111 in
dem oberen Bereich des verformten Halbleitermaterials 130 ausgebildet,
wodurch sich ein gewisses Maß an
Relaxation für
das Material auf Grund des durch die Implantation hervorgerufenen Schadens
ergibt. Folglich kann das Halbleitermaterial innerhalb des Erweiterungsgebiets 111 an
der Höhe,
die der unteren Oberfläche 104 entspricht,
nicht so ausgeprägt
verformt sein, wie ohne eine entsprechende Implantation, die in
diesen Bereich eindringt, wodurch die Effizienz der Verformungserzeugung
in dem benachbarten Kanalgebiet 106 verringert wird. Folglich
kann die Überfüllung oder
die Überschusshöhe 130b (1c)
so festgelegt werden, dass diese im Wesentlichen der mittleren Eindringtiefe,
die durch das Erweiterungsgebiet 111 definiert ist, in
einem entsprechend gestalteten Implantationsprozess entspricht,
so dass nach dem Ausführen
der Implantation ein oberer Bereich des Materials 120 beschädigt ist,
d. h. dotiert ist, in ähnlicher
Weise, wie in 1d gezeigt ist, wobei jedoch
das geschädigte
und damit teilweise relaxierte Halbleitermaterial auf einer Höhe positioniert
ist, die über
jener des Kanalgebiets 106 liegt, an der ein Verformungsübertrag
wenig effektiv ist. Beispielsweise kann die Überfüllung 130b in einem
Bereich von ungefähr
5 bis 7 nm für
eine typische Transistorkonfiguration mit einer Gatelänge von deutlich
weniger als 100 nm vorgesehen werden. Es sollte jedoch beachtet
werden, dass das Maß an Überfüllung 130b in
effizienter Weise an eine beliebige andere Bauteilkonfiguration
angepasst werden kann. Es sollte ferner beachtet werden, dass in
einigen Ausführungsformen
das verformte Halbleitermaterial 130 eine im Wesentlichen
nicht dotiertes Silizium/Germaniummischung aufweist und daher auf Grund
des fehlenden Dotierstoffvorstufenmaterials eine verbesserte Prozesssteuerung
während
des selektiven epitaktischen Wachstumsprozesses erreicht wird.
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1f zeigt
schematisch das Bauelement 150 in einem weiter fortgeschrittenen
Herstellungsstadium, in welchem das Drain- und Sourcegebiet 114 und
die Gateelektrode 105 des Transistors 100 mit
Metallsilizidgebieten 117 auf der Grundlage der Abstandshalterstruktur 115 versehen
sind. D. h., der signifikante Bereich 130a aus im Wesentlichen
nicht relaxiertem Halbleitermaterial ist an einer Höhe vorgesehen,
die dem Kanalgebiet 106 auf Grund des Bereitstellens der Überschusshöhe 130b entspricht. Da
ferner der verformte Bereich 130a nahe an der Gateelektrode 105 und
damit nahe an dem Kanalgebiet 106 mit einem nur sehr geringen
Abstand angeordnet ist, der wenige Nanometer und deutlich weniger
betragen kann, beispielsweise bis ungefähr 5 Angstrom reichen kann,
wird ein äußerst effizienter verformungserzeugender
Mechanismus bereitgestellt. Des weiteren sind die Metallsilizidgebiete 117 in
den Drain- und Sourcegebieten 114 ebenso von einem erhöhten Be reich 130c des
verformten Materials 130 beabstandet. Somit wird wertvolles
hochverformtes Material 130 nicht verbraucht, da die Metallsilizidgebiete 117 mit
einem Abstand ausgebildet sind, wodurch zusätzlich für eine erhöhte Prozessflexibilität gesorgt
wird, da die Tiefe der Metallsilizidgebiete 117 größer gewählt werden
kann als die Überschusshöhe 130b,
ohne dass im Wesentlichen die Verformung in dem Kanalgebiet 106 negativ
beeinflusst wird. Selbst eine vertiefte Transistorkonfiguration
kann für
die tiefen Drain- und Sourcegebiete 114 angewendet werden,
wie dies nachfolgend detaillierter beschrieben ist.
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Die
weitere Bearbeitung kann durch die Herstellung einer geeigneten Ätzstoppschicht
fortgesetzt werden, die auch eine hohe intrinsische Verspannung
aufweisen kann, um damit die in dem Kanalgebiet 106 hervorgerufene
Verformung weiter zu vergrößern. Es
sollte beachtet werden, dass die zuvor beschriebene Prozesssequenz äußerst vorteilhaft
in Verbindung mit SOI-Bauelementen ist, da hier die beschränkte Dicke
der Halbleiterschicht 103 im Vergleich zu Vollsubstratbauelementen
effizient durch geeignetes Anordnen des nichtrelaxierten Bereichs 130a in
unmittelbarer Nähe
an dem Kanalgebiet 106 kompensiert werden kann. In anderen
Fällen
kann die mit Bezug zu den 1a bis 1f beschriebene
Prozesstechnik auch in Verbindung mit Vollsubstratbauelementen eingesetzt
werden, um deren verformungsinduzierenden Mechanismus noch weiter zu
verbessern. Ferner kann die zuvor beschriebene Sequenz äußerst vorteilhaft
in Verbindung mit p-Transistoren eingesetzt werden, in denen intrinsisches
Silizium/Germanium-Material als das Material 130 abgeschieden
wird, wodurch eine hohe Steuerbarkeit des selektiven epitaktischen
Wachstumsprozesses ermöglicht
wird. In anderen Ausführungsformen
können
andere Materialien eingesetzt werden, die die Effizienz der Verformungserzeugung
verbessern können,
etwa Materialien mit größerem kovalenten
Radius im Vergleich zu Germanium, oder in anderen Fällen kann
Silizium/Kohlenstoff verwendet werden, um eine größere Zugverformung
in dem Kanalgebiet 106 zu erzeugen, wenn ein n-Kanaltransistor betrachtet
wird. In noch anderen anschaulichen Ausführungsformen kann die mit Bezug
zu den 1a bis 1f beschriebene
Technik vorteilhaft mit einer abgesenkten Transistorarchitektur
kombiniert werden, wobei beispielsweise nach dem Herstellen der Abstandshalterstruktur 115 und
nach oder vor der Herstellung der Drain- und Sourcegebiete 114 ein entsprechender Ätzprozess
ausgeführt
wird, um eine entsprechende Vertiefung bzw. Aussparung zu bilden.
In einer derartigen Konfiguration können die entsprechenden Implantationsparameter
in geeigneter Weise neu ausgewählt
werden, um die entsprechende Vertiefung zu berücksichtigen. Nach dem Absenken
der Drain- und Sourcegebiete 114 kann eine entsprechende
verspannte Kontakt ätzstoppschicht
gebildet werden, die sich in die Vertiefung erstreckt, wodurch ebenso
deutlich der Spannungsübertragungsmechanismus
verbessert wird, wie dies auch nachfolgend beschrieben ist.
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2a zeigt
schematisch ein Halbleiterbauelement 250 mit einem Transistor 200,
der in dieser Fertigungsphase eine ähnliche Konfiguration wie das Bauelement 150 in 1b aufweist.
Somit ist der Transistor 200 über einem Substrat 201 mit
einer vergrabenen isolierenden Schicht 202 ausgebildet.
Ferner ist eine Halbleiterschicht 203 auf der vergrabenen isolierenden
Schicht 202 gebildet, über
der eine Gatelelektrode 205 ausgebildet ist, die von einer Deckschicht 207 und
dünnen
Seitenwandabstandshaltern 208 mit einer entsprechenden
Beschichtung 209 eingekapselt ist, die zwischen der Gateelektrode 205 und
dem Abstandshalter 208 ausgebildet ist. Im Hinblick auf
die kombinierte Breite 208b der Beschichtung 209 und
des Abstandshalters 208 gelten die gleichen Kriterien,
wie sie zuvor mit Bezug zu der Breite 108w erläutert sind.
Ferner ist eine Vertiefung 220 mit einer ersten Tiefe 220a in
der Halbleiterschicht 203 benachbart zu dem Abstandshalter 208 gebildet.
Des weiteren ist der Transistor 200 von einer Abstandsschicht 221 bedeckt,
die aus Siliziumdioxid, oder dergleichen aufgebaut sein kann.
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Das
in 2a gezeigte Bauelement kann auf der Grundlage
der gleichen Prozesse hergestellt werden, wie sie zuvor mit Bezug
zu dem Bauelement 250 erläutert sind. Des weiteren kann
nach dem Ätzen
der Vertiefung 220 bis zu der ersten Tiefe 220a die
Abstandsschicht 221 auf der Grundlage gut etablierter CVD-Verfahren
abgeschieden werden. Anschließend
wird ein anisotroper Ätzprozess 222 durchgeführt, um
einen zusätzlichen
Versatzabstandshalter benachbart zu dem Abstandshalter 208 zu
erhalten, der in einem weiteren Ätzprozess
für eine
Aussparung verwendet wird.
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2b zeigt
das Bauelement 250 während eines
entsprechenden Ätzprozesses 223 für eine Aussparung
auf der Grundlage von Abstandshaltern 221a, um damit eine
zweite Tiefe 220b innerhalb der Vertiefung 220 zu
erreichen. Danach können
die Abstandshalter 221a selektiv auf der Grundlage gut
etablierter Rezepte entfernt werden. Es sollte beachtet werden,
dass die Abstandshalter 221a auch von anderen Transistoren,
etwa n-Kanaltransistoren,
entfernt werden können,
die noch von einer Siliziumnitridschicht bedeckt sein können, aus
der die Abstandshalter 208 gebildet sind.
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2e zeigt
schematisch das Bauelement 250 nach dem Entfernen der Abstandshalter 221a, wodurch
die Vertiefung 220 mit der ersten und der zweiten Tiefe 220a, 220b freigelegt
wird.
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2d zeigt
schematisch das Bauelement 250 während eines selektiven epitaktischen
Wachstumsprozesses 240 zur Bildung eines verformten Halbleitermaterials 230 in
der Vertiefung 220. In einigen anschaulichen Ausführungsformen
ist die erste Tiefe 220a so festgelegt, dass eine gewünschte Verformung
in dem Kanalgebiet 206 erreicht wird, wie dies zuvor beschrieben
ist, während
die zweite Tiefe so festgelegt ist, dass sich eine vertiefte bzw.
abgesenkte Konfiguration ergibt, obwohl ein erhöhter verformter Bereich 230u vorgesehen
wird, wobei die entsprechende Überschusshöhe des Bereichs 230u in
Bezug auf eine untere Fläche 240b der
Gateisolationsschicht 204 so festgelegt werden kann, wie
dies zuvor für
die Höhe 130b erläutert ist.
Somit umfasst das verformte Material 230 einen abgesenkten
bzw. vertieften Bereich 230l, dessen obere Fläche 230s unter
einer Höhe
der unteren Oberfläche 204b der Gateisolationsschicht 204 liegt.
In Bezug auf den Wachstumsprozess 240 und das Material 230 gelten die
gleichen Kriterien, wie sie zuvor erläutert sind. Anschließend kann
die weitere Bearbeitung auf der Grundlage der Prozesstechniken fortgesetzt
werden, die zuvor beschrieben sind.
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2e zeigt
schematisch das Bauelement 250 in einem weiter fortgeschrittenen
Herstellungsstadium. Hier umfasst der Transistor 200 entsprechende
Drain- und Sourcegebiete 214 und Erweiterungsgebiete 211,
wobei ein im Wesentlichen nicht relaxiertes verformtes Material
benachbart zu dem Kanalgebiet 206 auf Grund der erhöhten Konfiguration
des verformten Materials 230 ausgebildet ist, wie dies
auch zuvor erläutert
ist. Des weiteren ist eine entsprechende Abstandshalterstruktur 215 vorgesehen,
die im Wesentlichen den lateralen Abstand der Drain- und Sourcegebiete 214 zu
Metallsilizidgebieten 217 bestimmt, wobei zwei oder mehr
einzelne Abstandselemente vorgesehen sein können, wie dies gezeigt ist.
Des weiteren ist eine verspannte Kontaktätzstoppschicht 218 über dem
Transistor 200 und in der vertieften Konfiguration, die
durch das Material 230 bereitgestellt wird, ausgebildet.
Folglich kann eine Verspannung 218a der verspannten Schicht 218 mit
erhöhter
Effizienz auf Grund einer größeren direkten
oder lateralen Verspannungskomponente wirken. Daher kann die Gesamtverformung
in dem Kanalgebiet 206 in effizienter Weise auf Grund des
geringen Abstands des verformten Materials 230 von dem
Kanalgebiet 206 und des erhöhten Bereichs 230u,
der eine geringere Relaxation bei der Höhe der Gateisolati onsschicht 204 liefert,
und in Kombination mit der erhöhten
Effizienz der Schicht 218 gesteigert werden.
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Es
gilt also: Die vorliegende Erfindung stellt eine verbesserte Technik
für die
Herstellung von Transistorelementen mit einer oder mehreren darin ausgebildeten
verformungsinduzierenden Quellen bereit, deren Effizienz deutlich
erhöht
wird, indem die entsprechende verformungsinduzierende Quelle näher an dem
Kanalgebiet des entsprechenden Transistorelements angeordnet wird.
In einigen Aspekten wird das verformte Halbleitermaterial näher an dem Kanalgebiet
positioniert, wobei nachteilige verformungsrelaxierende Wirkungen
von Metallsiliziden und Implantationen zum Definieren von Erweiterungsgebieten
reduziert oder im Wesentlichen vermieden werden können. Folglich
wird eine erhöhte Effizienz
bei der Bereitstellung von Verformung in dem Kanalgebiet erreicht.
Des weiteren kann die Technik vorteilhafterweise mit einer abgesenkten Drain-
und Sourc-Konfiguration im Zusammenwirken mit verspannten Kontaktätzstoppschichten
eingesetzt werden.
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Weitere
Modifizierungen und Variationen der vorliegenden Erfindung werden
für den
Fachmann angesichts dieser Beschreibung offenkundig. Daher ist diese
Beschreibung als lediglich anschaulich und für die Zwecke gedacht, dem Fachmann
die allgemeine Art und Weise des Ausführens der vorliegenden Erfindung
zu vermitteln. Selbstverständlich
sind die hierin gezeigten und beschriebenen Formen der Erfindung
als die gegenwärtig
bevorzugten Ausführungsformen
zu betrachten.