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Gebiet der vorliegenden Offenbarung
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Im
Allgemeinen betrifft die vorliegende Offenbarung integrierte Schaltungen
und betrifft insbesondere die Herstellung unterschiedlicher Transistorarten
mit verformten Kanalgebieten unter Anwendung eines eingebetteten
verformungsinduzierenden Materials, um die Ladungsträgerbeweglichkeit
in den Kanalgebieten zu erhöhen.
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Beschreibung des Stands der
Technik
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Integrierte
Schaltungen werden in einer Vielfalt von Anwendungen auf vielen
Gebieten auf Grund der ständigen
Vergrößerung der
Funktionsvielfalt, die auf einer vorgegebenen Chipfläche vorgesehen
werden kann, eingesetzt. Integrierte Schaltungen sind aus zahlreichen
einzelnen Schaltungskomponenten, etwa Transistoren, aufgebaut, wobei
mehrere Millionen oder sogar einige 100 Millionen einzelner Transistoren
in komplexen Bauelementen vorgesehen sind. Im Allgemeinen werden
eine Vielzahl von Prozesstechnologien aktuell eingesetzt, wobei
für komplexe
Schaltungen, etwa Mikroprozessoren, Speicherchips und dergleichen,
die CMOS-Technologie eine der vielversprechendsten Vorgehensweisen
auf Grund der guten Eigenschaften im Hinblick auf die Arbeitsgeschwindigkeit
und/oder Leistungsaufnahme und/oder Kosteneffizienz ist. Während der
Herstellung komplexer integrierter Schaltungen unter Anwendung der
CMOS-Technologie
werden Millionen Transistoren, d. h. n-Kanaltransistoren und p-Kanaltransistoren,
auf einem Substrat hergestellt, dass eine kristalline Halbleiterschicht
aufweist. Ein MOS-Transistor enthält, unabhängig davon, ob ein n-Kanaltransistor
oder ein p-Kanaltransistor betrachtet wird, sogenannte pn-Übergänge, die
durch eine Grenzfläche
stark dotierter Drain- und Sourcegebiete mit einem invers dotierten
Kanalgebiet, das zwischen dem Draingebiet und dem Sourcegebiet angeordnet ist,
gebildet sind. Die Leitfähigkeit
des Kanalgebiets, d. h. der Durchlassstrom des leitenden Kanals,
wird durch eine Gateelektrode gesteuert, die in der Nähe des Kanalgebiets
angeordnet und davon durch eine dünne isolierende Schicht getrennt
ist. Die Leitfähigkeit
des Kanalgebiets beim Aufbau eines leitenden Kanals auf Grund des
Anlegens einer geeigneten Steuerspannung an die Gateelektrode hängt von
der Dotierstoffkonzentration, der Beweglichkeit der Ladungsträger und – für eine gegebene
Abmessung des Kanalgebiets in der Transistorbreitenrichtung – von dem
Abstand zwischen dem Sourcegebiet und dem Draingebiet ab, der auch
als Kanallänge
bezeichnet wird. Somit ist die Verringerung der Kanallänge – und damit
verknüpft
die Verringerung des Kanalwiderstands – ein wichtiges Entwurfskriterium,
um eine Zunahme der Arbeitsgeschwindigkeit integrierter Schaltungen
zu erreichen.
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Die
kontinuierliche Verringerung der Transistorabmessungen zieht jedoch
eine Reihe damit verknüpfter
Probleme nach sich, die es zu lösen
gilt, um nicht in unerwünschter
Weise die Vorteile aufzuheben, die durch das stetige Verringern
der Kanallänge der
MOS-Transistoren
erreicht werden. Ein wichtiges Problem in dieser Hinsicht ist die
Entwicklung verbesserter Photolithogaphie- und Ätzstrategien, um zuverlässig und
reproduzierbar Schaltungselemente mit kleineren kritischen Abmessungen
für jede
neue Schaltungsgeneration zu schaffen. Des weiteren sind sehr aufwendige
Dotierstoffprofile in vertikaler Richtung und lateraler Richtung
in den Drain- und Sourcegebieten erforderlich, um einen geringen
Schichtwiderstand und Kontaktwiderstand in Verbindung mit einer
gewünschten
Kanalsteuerbarkeit zu erreichen.
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Die
kontinuierliche Verringerung der Größe der kritischen Abmessungen,
d. h. der Gatelänge
von Feldeffekttransistoren, erfordert das Anpassungen und möglicherweise
das Neuentwickeln sehr komplexer Prozesstechniken im Hinblick auf
die oben genannten Prozessschritte. Des weiteren erfordert die Verringerung
der Kanallänge
typischerweise zusätzliche
Entwurfsmaßnahmen,
um dem sogenannten Kurzkanalverhalten der Transistoren entgegenzuwirken,
wobei viele dieser Maßnahmen
die Anwendung komplexer Prozesstechniken und Materialien erfordern,
etwa von Gatedielektrika mit großem ε, und dergleichen, da die Dicke
konventioneller Gatedielektrika, etwa Siliziumdioxid und dergleichen,
nunmehr die Grenze im Hinblick auf Leckströme und dergleichen erreicht
haben. Es wurde daher vorgeschlagen, die Kanalleitfähigkeit
der Transistorelemente zu verbessern, indem die Ladungsträgerbeweglichkeit in
dem Kanalgebiet bei einer vorgegebenen Kanallänge erhöht wird, wodurch die Möglichkeit
geschaffen wird, eine Leistungssteigerung zu erreichen, die vergleichbar
ist mit dem Voranschreiten zu einem fortgeschrittenen Technologiestandard,
wobei viele der oben genannten Prozessanpassungen, die mit der Bauteilskalierung
verknüpft
sind, vermieden werden oder zumindest zeitlich hinausgeschoben werden
können.
Ein effizienter Mechanismus zum Erhöhen der Ladungsträgerbeweglichkeit
ist die Modifizierung der Gitterstruktur in dem Kanalgebiet, indem beispielsweise
eine Zugverspannung oder eine kompressive Verspannung in der Nähe des Kanalgebiets hervorgerufen
wird, um damit eine entsprechende Verformung in dem Kanalgebiet
zu erreichen, die zu einer modifizierten Beweglichkeit für Elektronen
bzw. Löcher
führt.
Z. B. erhöht
das Erzeugen einer Zugverformung in dem Kanalgebiet mit einer standardmäßigen Oberflächenorientierung
von (100) und bei Anordnung der Kanallängsrichtung entlang der <110> Richtung die Beweglichkeit
von Elektronen, was sich wiederum direkt in einer entsprechenden
Zunahme der Leitfähigkeit
ausdrückt.
Andererseits erhöht
eine kompressive Verformung in dem Kanalgebiet die Beweglichkeit
von Löchern,
wodurch die Möglichkeit
geschaffen wird, das Leistungsverhalten von p-Transistoren zu verbessern.
Das Einführen
einer Verspannungs- oder
Verformungstechnologie in den Herstellungsablauf für integrierte
Schaltungen ist ein sehr vielversprechender Ansatz für künftige Bauteilgenerationen,
da beispielsweise verformtes Silizium als eine „neue” Art an Halbleitermaterial
betrachtet werden kann, die das Herstellen schneller leistungsfähiger Halbleiterbauelemente
ermöglicht,
ohne dass teuere Halbleitermaterialien erforderlich sind, wobei auch
viele der gut etablierten Fertigungstechniken weiterhin eingesetzt
werden können.
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In
einer Vorgehensweise wird die Löcherbeweglichkeit
von PMOS-Transistoren erhöht,
indem eine verformte Silizium/Germanium-Schicht in die Drain- und
Sourcegebiete der Transistoren eingebaut wird, wobei die kompressiv
verformten Drain- und Sourcegebiete eine uniaxiale Verformung in
den benachbarten Siliziumkanalgebiet hervorrufen. Dazu werden die
Drain- und Sourcegebiete der PMOS-Transistoren selektiv abgesenkt,
während
die NMOS-Transistoren maskiert sind, und nachfolgend wird die Silizium/Germanium-Schicht selektiv
in PMOS-Transistoren durch epitaktisches Aufwachsen gebildet. Somit
sind komplexe Fertigungsschritte, etwa Ätzprozesse, die Herstellung
geeigneter Ätz- und
Aufwachsmasken und selektive epitaktische Aufwachstechniken in den
CMOS-Prozessablauf
einzubinden.
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In
anderen Vorgehensweise wird ein Silizium/Kohlenstoffmaterial für NMOS-Transistoren
angewendet, um eine gewünschte
Gitterfehlanpassung insbesondere in den Kanalgebieten der NMOS-Transistoren
zu schaffen, was häufig
bewerkstelligt wird mittels Ionenimplantation von Kohlenstoff in
die Drain- und Sourcegebiete. Jedoch kann die Steigerung der Leistungsfähigkeit
für Transistoren
unterschiedlicher Leitfähigkeitsart
auf der Grundlage von Silizium/Kohlenstofflegierungen zu einem noch
komplexeren Prozessablauf führen,
da die diversen Schritte für
die Herstellung entsprechender Verformungsschichten durch Ionenimplantation
in geeigneter Weise in den komplexen Fertigungsablauf einzufügen sind,
was zu einer geringeren Leistungssteigerung führt, als dies erwartet würde. In
anderen konventionellen Strategien wird eine Siliziumkohlenstofflegierung
auf der Grundlage eines epitaktischen Aufwachsprozesses hergestellt,
was zu einem gewünschten
hohen Grad an Zugverformung führt,
was jedoch zu einem insgesamt noch komplexeren Gesamtfertigungsablauf
beiträgt.
Beispielsweise wird in typischen konventionellen Prozessstrategien
eine Prozesssequenz mit der Einkapselung einer Gateelektrodenstruktur,
dem Ätzen
von Aussparungen mit lateralem Abstand zu einer Gateelektrodenstruktur und
dem nachfolgenden selektiven epitaktischen Aufwachsprozess typischerweise
jeweils für
p-Kanaltransistoren ausgeführt,
während
die n-Kanaltransistoren maskiert sind. In ähnlicher Weise wird die Prozesssequenz
für die
n-Kanaltransistoren wiederholt, während der p-Kanaltransistor
maskiert ist. Obwohl der Einbau einer eingebetteten verformungsinduzierenden
Halbleiterlegierung in p-Kanaltransistoren und n-Kanaltransistoren zu einer deutlichen
Steigerung des Transistorleistungsverhaltens bei einer vorgegebenen
Gatelänge
führen
kann, ist der hohe Grad an Komplexität für das Einrichten der zuvor
beschriebenen Prozesssequenz in den CMOS-Technologiestandard gemäß konventioneller
Strategien jedoch extrem kostenaufwendig und kann auch zu einem
erhöhten
Ausbeuteverlust führen.
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Im
Hinblick auf die zuvor beschriebene Situation betrifft die vorliegende
Offenbarung Techniken und Halbleiterbauelemente mit Transistoren
unterschiedlicher Leitfähigkeitsart
mit eingebetteten verformungsinduzierenden Materialien, wobei ein
oder mehrere der oben erkannten Probleme vermieden oder zumindest
verringert werden.
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Überblick über die Offenbarung
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Im
Allgemeinen betrifft die vorliegende Offenbarung und Techniken und
Halbleiterbauelemente, in denen unterschiedlich verformte Halbleitermaterialien
in das aktive Gebiet unterschiedlicher Transistorarten auf der Grundlage
einer Fertigungssequenz mit geringerer Komplexität eingebettet werden. In einigen
anschaulichen hierin offenbarten Aspekten wird beispielsweise eine
Silizium/Kohlenstofflegierung in Verbindung mit einer weiteren Halbleiterlegierung,
etwa einer Silizium/Germaniumlegierung, verwendet, um unterschiedliche
Arten an Verformung für
Transistoren unterschiedlicher Leitfähigkeitsart zu erhalten, wobei
zumindest einige der Prozessschritte, die zum Einbau einer verformungsinduzierenden Halbleiterlegierung
erforderlich sind, als eine gemeinsame Prozesssequenz ausgeführt werden.
D. h., in einigen hierin offenbarten anschaulichen Aspekten wird
zumindest das Strukturieren der Aussparungen für die unterschiedlichen Transistoren
in einer gemeinsamen Ätzsequenz
ausgeführt,
wodurch eine bessere Prozessgleichmäßigkeit erreich wird, während auch
die gesamte Prozesskomplexität
verringert wird. Ferner können
geeignete Aufwachsmasken vorgesehen werden, um ein selektives epitaktisches
Aufwachsen eines unterschiedlichen Halbleitermaterials zu ermöglichen,
wobei in einigen anschaulichen Ausführungsformen die Selektivität auf der
Grundlage einer einzelnen Lithographiemaske erreicht wird. Somit
können
die Vorteile jedes unterschiedlichen Halbleiterlegierungsmaterials
ausgenutzt werden, während
gleichzeitig die Prozesskomplexität im Vergleich zu konventionellen
Strategien, in denen eine komplexe Sequenz zum Strukturieren der Aussparungen
und zum Füllen
dergleichen mit einer Halbleiterlegierung für Transistoren unterschiedlicher Leitfähigkeitsart
zwei mal ausgeführt
werden, verringert werden kann.
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Ein
anschauliches hierin offenbartes Verfahren betrifft das Herstellen
verformter Halbleitermaterialien in Transistoren mit unterschiedlicher
Leitfähigkeitsart.
Das Verfahren umfasst das Bilden erster Aussparungen in einem ersten
aktiven Gebiet eines ersten Transistors und zweiter Aussparungen
in einem zweiten aktiven Gebiet eines zweiten Transistors. Des weiteren
wird eine Hartmaskenschicht selektiv auf freiliegenden Oberflächenbereichen
der zweiten Aussparungen gebildet. Des weiteren wird eine erste
Halbleiterlegierung in den ersten Aussparungen unter Anwendung der
Hartmaskenschicht als eine Aufwachsmaske hergestellt. Ferner umfasst
das Verfahren das Entfernen der Hartmaskenschicht von innerhalb
der zweiten Aussparungen und Bilden einer zweiten Halbleiterlegierung
in den zweiten Aussparungen.
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Ein
weiteres anschauliches hierin offenbartes Verfahren umfasst das
Bilden erster Aussparungen mit lateralem Abstand zu einer ersten
Gateelektrodenstruktur eines ersten Transistors und Bilden zweiter
Aussparungen mit einem lateralen Abstand zu einer zweiten Gateelektrodenstruktur
eines zweiten Transistors, wobei der erste und der zweite Transistor
von unterschiedlicher Leitfähigkeitsart
sind. Des weiteren wird eine erste Aufwachsmaske selektiv in den
zweiten Aussparungen gebildet und es wird ein erstes Halbleitermaterial
selektiv in den ersten Aussparungen unter Anwendung der ersten Aufwachsmaske
hergestellt. Ferner umfasst das Verfahren das Bilden einer zweiten
Aufwachsmaske selektiv über
dem ersten Halbleitermaterial und das Bilden eines zweiten Halbleitermaterials
selektiv in den zweiten Aussparungen unter Anwendung der zweiten
Aufwachsmaske.
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Ein
anschauliches hierin offenbartes Halbleiterbauelement umfasst einen
ersten Transistor mit einer ersten verformungsinduzierenden Halbleiterlegierung
die zumindest teilweise in einem Draingebiet und/oder einem Sourcegebiet
des ersten Transistors eingebettet ist, wobei die erste verformungsinduzierende
Halbleiterlegierung sich bis zu einer spezifizierten Tiefe erstreckt.
Das Halbleiterbauelement umfasst ferner einen zweiten Transistor
mit einer zweiten verformungsinduzierenden Halbleiterlegierung,
die zumindest teilweise in einem Draingebiet und/oder einem Sourcegebiet
des zweiten Transistors eingebetet ist, wobei die zweite verformungsinduzierende
Halbleiterlegierung sich bis zu der spezifizierten Tiefe erstreckt
und wobei die erste und die zweite verformungsinduzierende Halbleiterlegierung eine
unterschiedliche Art an Verformung hervorrufen.
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Kurze Beschreibung der Zeichnungen
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Weitere
Ausführungsformen
der vorliegenden Offenbarung sind in den angefügten Patentansprüchen definiert
und gehen deutlicher aus der folgenden detaillierten Beschreibung
hervor, wenn diese mit Bezug zu den begleitenden Zeichnungen studiert
wird, in denen:
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1a bis 1g schematisch
Querschnittsansichten eines Halbleiterbauelements mit Transistoren
unterschiedlicher Leitfähigkeitsart
während
diverser Fertigungsphasen zeigen, wobei eine unterschiedliche Art
an verformungsindzierender Halbleiterlegierungsmaterial auf der
Grundlage eines anspruchsvollen Fertigungsablaufs mit geringerer
Komplexität
gemäß anschaulicher
Ausführungsformen eingebaut
wird; und
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1h bis 1m schematisch
Querschnittsansichten des Halbleiterbauelements während diverser
Fertigungsphasen zeigen, in denen zweit individuelle Aufwachsmasken
auf der Grundlage eines einzelnen Lithographieprozesses gemäß noch weiterer
anschaulicher Ausführungsformen
bereitgestellt werden.
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Detaillierte Beschreibung
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Obwohl
die vorliegende Offenbarung mit Bezug zu den Ausführungsformen
beschrieben ist, wie sie in der folgenden detaillierten Beschreibung
sowie in den Zeichnungen dargestellt sind, sollte beachtet werden,
dass die folgende detaillierte Beschreibung sowie die Zeichnungen
nicht beabsichtigen, die vorliegende Offenbarung auf die speziellen
offenbarten anschaulichen Ausführungsformen
einzuschränken, sondern
die beschriebenen anschaulichen Ausführungsformen stellen lediglich
beispielhaft die diversen Aspekte der vorliegenden Offenbarung dar,
deren Schutzbereich durch die angefügten Patentansprüche definiert
ist.
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Im
Allgemeinen betrifft die vorliegende Offenbarung Fertigungstechniken
und Halbleiterbauelemente, in denen Feldeffekttransistoren unterschiedlicher
Leitfähigkeitsart
eine verformungsinduzierende Halbleiterlegierung in den Drain- und/oder Sourcegebieten
erhalten, um damit eine gewünschte Größe und/oder
eine gewünschte
Art an Verformung in den jeweiligen Kanalgebieten dieser Transistoren hervorzurufen.
Zu diesem Zweck werden unterschiedliche Halbleiterlegierungen eingesetzt,
etwa Silizium/Germanium, Silizium/Germanium/Zinn, Silizium/Zinn,
Silizium/Kohlenstoff auf der Grundlage eines geeigneten Fertigungsablaufs,
in welchem beide Materialien in die aktiven Gebiete der jeweiligen Transistoren,
d. h. in die Drain- und Sourcebereiche, eingebaut werden, indem
zumindest der Strukturierungsprozess zur Herstellung der Aussparungen
in den Drain- und Sourcebereichen in einer gemeinsamen Prozesssequenz
ausgeführt
wird. Auf diese Weise kann die Effizienz des resultierenden Fertigungsablaufs
zum Einbau unterschiedlicher Halbleiterlegierungen in unterschiedliche
Transistorarten deutlich verbessert werden im Vergleich zu konventionellen
Strategien, wobei gleichzeitig die gesamte Prozessgleichmäßigkeit
auf Grund eines geringeren Grades an Strukturmusterabhängigkeit
während
des Ätzprozesses
verbessert wird, indem die Maskierung einer Art der Transistoren
vermieden wird während die
Aussparungen für
die anderen Transistoren strukturiert werden, wie dies typischerweise
in konventionellen Strategien der Fall ist. In einigen anschaulichen
hierin offenbarten Ausführungsformen
wird ein geeignetes Maskierungsschema zum Bereitstellen entsprechender
Aufwachsmasken auf der Grundlage eines einzelnen Lithographieschrittes
verwirklicht, wodurch die gesamte Effizienz der Fertigungssequenz
noch weiter gesteigert wird. Auf der Grundlage der hierin offenbarten
Prinzipien können
somit Transistoren unterschiedlicher Leitfähigkeitsart oder Transistoren,
die eine unterschiedliche Größe und/oder Art
an Verformung erfordern, mit einem hohen Grad an Gleichmäßigkeit
im Hinblick auf die Strukturierungssequenz hergestellt werden, wodurch
ein hohes Maß an
Flexibilität
insbesondere beim Gestalten von Transistoreigenschaften, etwa dem
inneren Verformungspegel in den Kanalgebieten auf der Grundlage
unterschiedlicher Halbleitermaterialien, erreich wird, wobei diese
Materialien auf der Grundlage separater selektiver epitaktischer
Aufwachsprozesse vorgesehen werden. Somit kann das Leistungsvermögen komplexer
Transistorelemente mit einer Gatelänge von 50 nm oder weniger
auf der Grundlage einer kosteneffizienten und weniger Fehleranfälligen Fertigungssequenz
im Vergleich zu konventionellen Strategien verbessert werden.
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Mit
Bezug zu den begleitenden Zeichnungen werden nunmehr weitere anschauliche
Ausführungsformen
detaillierter beschrieben.
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1a zeigt
schematisch eine Querschnittsansicht eines Halbleiterbauelements 100,
das einen ersten Transistor 150p und einen zweiten Transistor 150n in
einer frühen
Fertigungsphase aufweist. Das Halbleiterbauelement 100 umfasst
ein Substrat 101, das ein beliebiges geeignetes Trägermaterial
repräsentiert,
um darüber
eine Halbleiterschicht 103 zu bilden, etwa eine siliziumbasierte
Schicht, deren elektronischen Eigenschaften lokal angepasst werden, indem
eine spezielle Art an Verformung in dem ersten und dem zweiten Transistor 150p, 150n erzeugt
wird. Die Halbleiterschicht 103 kann eine siliziumbasierte Schicht
repräsentieren,
d. h. ein Halbleitermaterial mit einem großen Anteil an Silizium, wobei
auch andere Komponenten, etwa Germanium, Kohlenstoff, Dotierstoffsorten
und dergleichen vorhanden sein können.
In einigen anschaulichen Ausführungsformen
(nicht gezeigt) ist eine vergrabene isolierende Schicht zwischen
dem Substrat 101 und der Halbleiterschicht 103 vorgesehen,
wodurch eine SOI-(Silizium-auf-Isolator-)Architektur erzeugt wird,
wobei zu beachten ist, dass in anderen Bauteilbereichen des Bauelements 100 eine „Vollsubstratkonfiguration” vorgesehen
werden kann, wobei dies von den gesamten Bauteilerfordernissen abhängt. Im
Falle einer SOI-Architektur bildet die Halbleiterschicht 103 eine Grenzfläche 103s auf
einem isolierenden Material, wodurch eine bessere elektrische Isolierung
entsprechender aktiver Gebiete 103p, 103n der
Transistoren 150p, 150n erreich wird. Des weiteren
sind die aktiven Gebiete 103p, 103n, die als Halbleitergebiete
zu verstehen sind, in denen ein geeignetes Dotierstoffprofil gebildet
ist oder gebildet wird, entsprechende pn-Übergänge zu erzeugen, durch Isolationsstrukturen 102,
etwa flache Grabenisolationen und dergleichen abgegrenzt. Z. B.
ersteckt sich in einer SOI-Konfiguration die flache Grabenisolation 102 bis zu
der vergrabenen isolierenden Schicht (nicht gezeigt), während in
einer Vollsubstratkonfiguration die Isolationsgraben 102 sich
bis hinab zu einer spezifizierten Tiefe erstrecken. Des weiteren
enthalten die Transistoren 150p, 150n dazugehörige Gateelektrodenstrukturen 151,
die in der gezeigten Fertigungsphase ein Elektrodenmaterial 151a aufweisen,
das auf einer Gateisolationsschicht 151b gebildet ist,
die wiederum das Elektrodenmaterial 151a von einem Kanalgebiete 152 trennt.
Das Gateelektrodenmaterial 151 kann in Form eines beliebigen
geeigneten Materials vorgesehen werden, etwa als Polysilizium und dergleichen,
während
in anderen Fällen
das Material 151a zumindest teilweise durch ein Material
mit besserer Leitfähigkeit
in einer späteren
Fertigungsphase ersetzt wird, wobei dies von den gesamten Prozess- und
Bauteilerfordernissen abhängt.
In anderen Fällen
umfasst das Gateelektrodenmaterial 151a ein metallenthaltendes
Material, das mit der Gateisolationsschicht 151b in Kontakt
ist, wenn komplexe Anwendungen betrachtet werden. In ähnlicher
Weise kann das Gateisolationsmaterial 151b aus einem beliebigen
geeigneten dielektrischen Material aufgebaut sein, etwa aus siliziumdioxidbasierten
Materialien, Siliziumnitrid, Siliziumoxinitrid, dieelektrische Materialien
mit großem ε, etwa Hafniumoxid,
Zirkonoxid, und dergleichen, möglicherweise
in Verbindung mit konventionellen Dielektrika. Des weiteren besitzen
die Gateelektrodenstrukturen 151 eine Deckschicht 151c,
die aus Siliziumnitrid und dergleichen aufgebaut sein kann Ferner
sind an Seitenwänden der
Gateelektrodenstruktur 151 Abstandshalterstrukturen 104 vorgesehen,
die einen geeigneten Aufbau besitzen, um damit als eine Ätzmaske
und eine Aufwachsmaske während
der nachfolgenden Fertigungsprozesse zu dienen. Beispielsweise umfasst die
Abstandshalterstruktur 104 ein Abstandshalterelemente 104a,
etwa einen Siliziumnitridabstandshalter und dergleichen, möglicherweise
in Verbindung mit einem Beschichtungsmaterial 104b, etwa
Siliziumdioxid, Siliziumnitrid und dergleichen. Somit kann die Abstandshalterstruktur 104 in
Verbindung mit der Deckschicht 151c das Elektrodenmaterial 151a und die
Gateisolationsschicht 151b während der weiteren Bearbeitung
zuverlässig
einschließen.
Des weiteren sind in dieser Fertigungsphase Aussparungen 106p in
dem aktiven Gebiet 103p und Aussparungen 106n in
dem aktiven Gebiet 103n vorgesehen, wobei ein lateraler
Abstand zu den jeweiligen Gateelektrodenmaterialien 151a im
Wesentlichen durch die Abstandshalterstruktur 104 festgelegt
ist. Es sollte beachtet werden, dass in anderen anschaulichen Ausführungsformen
(nicht gezeigt) die laterale Erstreckung der Aussparungen 106p, 106n unabhängig von
der Abstandshalterstruktur 104 ist, wenn beispielsweise
ein gewisser Grad an „Unterätzung” des Gateelektrodenmaterials 161a als
geeignet erachtet wird. In diesem Falle erstrecken sich die Aussparungen 106p, 106n in
das Kanalgebiet 152 gemäß den Bauteilerfordernissen.
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Das
in 1a gezeigte Halbleiterbauelement kann auf der
Grundlage der folgenden Prozesse hergestellt werden. Vor oder nach
dem Einstellen der grundlegenden Transistoreigenschaften der Bauelemente 150p, 150n,
beispielsweise durch Einführen einer
geeigneten Wannendotierung oder Potentialtopfdotierung, etwa eines
p-Dotiermittels für
n-Kanaltransistoren und eines n-Dotiermittels für p-Kanaltransistoren, während die
Isolationsstrukturen 102 gemäß gut etablierter Prozesstechniken
hergestellt. Z. B. repräsentieren
die aktiven Gebiete 103p, 103n, die durch die
Isolationsstruktur 102 lateral getrennt sind, das aktive
Gebiet eines p-Kanaltransistors und eine n-Kanaltransistors. Es
sollte beachtet werden, dass obwohl der Einbau unterschiedlicher
verformungsinduzierender Halbleitermaterialien in Transistoren mit
unterschiedlicher Leitfähigkeitsart
sehr vorteilhaft ist im Hinblick auf das Verbessern des gesamten
Leistungsverhaltens des Bauelements 100, in anderen Fällen unterschiedliche
Halbleitermaterialien oder Halbleitermaterialien, die sich zumindest
in einer Eigenschaft unterscheiden, etwa der Materialzusammensetzung
und dergleichen, ebenfalls in die Transistoren der gleichen Leitfähigkeitsart
eingebaut werden können,
wenn dies als geeignet erachtet wird, um unterschiedliche „Versionen” der gleichen Leitfähigkeitsart
bereitzustellen. In diesem Falle besitzen die aktiven Gebiete 103p, 103n die
gleiche grundlegende Dotierung, die zu der gleichen Leitfähigkeitsart
führt.
Als nächstes
werden die Gateelektrodenstrukturen 151 durch gut etablierte
Techniken hergestellt, wozu die Oxidation und/oder die Abscheidung
eines Gatedielektrikums gehört,
gefolgt von dem Abscheiden des Gateelektrodenmaterials 151a und
des Materials der Deckschicht 151c. Der resultierende Materialstapel
wird durch aufwendige Lithographie- und Ätztechniken entsprechend den
Entwurfsregeln des Bauelements 100 strukturiert. Beispielsweise
beträgt
in aufwendigen Anwendungen eine Gatelänge, d. h. in 1a die
horizontale Erstreckung des Elektrodenmaterials 151a, ungefähr 50 nm
und weniger, beispielsweise 35 nm und weniger. Als nächstes wird
die Abstandshalterstruktur 104 hergestellt, indem beispielsweise
die Beschichtung 104b bereitgestellt wird, was durch Oxidation
und dergleichen bewerkstelligt werden kann, wobei dies von den Materialeigenschaften
des Elektrodenmaterials 151a abhängt. In anderen Fällen wird
die Beschichtung 104b durch anspruchsvolle Abscheidetechniken
hergestellt, etwa durch thermisch aktivierte CVD (chemische Dampfabscheidung)
und dergleichen. Nachfolgend wird eine Abstandshalterschicht mittels
einer beliebigen geeigneten Abscheidetechnik hergestellt, beispielsweise
auf der Grundlage eines Siliziumnitridmaterials, das dann strukturiert
wird unter Anwendung gut etablierter anisotroper Ätztechniken,
wobei die Steuerung dieses Ätzprozesses
auf der Grundlage des Beschichtungsmaterials 104b erfolgen
kann. Im Gegensatz zu konventionellen Strategien wird somit die
Abstandshalterstruktur 104 an beiden Transistoren 150p, 150n hergestellt,
was ebenfalls zur gesamten Prozessgleichmäßigkeit beiträgt, beispielsweise
im Hinblick auf die Breite der Abstandshalterstruktur 104 und
dergleichen. Ferner können
Lithographieprozesse weggelassen werden, die typischerweise in konventionellen
Strategien erforderlich sind, um selektiv die Abstandshalterschicht für einen
der Transistoren 150p, 150n zu strukturieren,
während
der andere Transistor maskiert ist, wodurch ebenfalls eine geringere
gesamte Prozesskomplexität
erreicht wird. Daraufhin wird das Halbleiterbauelement 100 einer Ätzumgebung 107 ausgesetzt,
die einen beliebigen geeigneten Ätzprozess oder
eine Sequenz aus Ätzprozessen
repräsentiert, um
damit die Aussparungen 106p, 106n mit einer gewünschten
Größe und Form
zu erhalten. Z. B. enthält der Ätzprozess 107 eine
anisotropen plasmaunterstützten Ätzprozess
zur Herstellung einer im Wesentlichen rechteckig ausgebildeten Aussparung,
während
in anderen anschaulichen Ausführungsformen zusätzlich oder
alternativ zu einen plasmaunterstützten anisotropen Ätzprozess
ein Ätzprozess
mit einer erhöhten
lateralen Ätzrate
angewendet wird. Beispielsweise sind eine Vielzahl von nasschemischen Ätzrezepten
verfügbar,
in einen ein kristallographisch anisotropes Ätzverhalten zu einer gut steuerbaren
lateralen Abtragsrate führt,
um damit die Aussparungen 106p, 106n in das Kanalgebiet 152 „hineinzutreiben”, wie dies
durch die gesamte Bauteilkonfiguration erforderlich ist. Es sollte
beachtet werden, dass unabhängig
davon, ob der Ätzprozess 107 als
ein einzelner Ätzprozess
oder als eine Sequenz aus zwei oder mehr Ätzschritten ausgeführt wird,
ein hoher Grad an Gleichmäßigkeit
für beide
Transistoren 150p, 150n erreicht wird. Folglich
sind die Größe und die
Form der Aussparungen 106p, 106n nahezu identisch.
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1b zeigt
schematisch das Halbleiterbauelement 100 in einem weiter
fortgeschrittenen Fertigungsstadium, in welchem das Bauelement 100 in eine
Prozessumgebung 108 angebracht ist, um eine Materialschicht 109 zumindest
auf freiliegenden Oberflächenbereichen
der Aussparungen 106p, 106n zu bilden. In einer
anschaulichen Ausführungsform
repräsentiert
die Prozessumgebung 108 eine Abscheideumgebung zur Erzeugung
eines geeigneten Materials, das als eine Aufwachsmaske in einer späteren Fertigungsphase
verwendet werden kann. Z. B. ist die Materialschicht 109 aus
Siliziumdioxid, Siliziumnitrid und dergleichen aufgebaut. Beispielsweise
kann das Abscheiden der Materialschicht 109 unter Anwendung
gut etablierter plasmaunterstützter oder
thermisch aktivierter CVD-Techniken bewerkstelligt werden, in denen
eine konforme Schicht mit einer Dicke im Bereich von mehreren Nanometern bis
ungefähr
10 nm abgeschieden wird. In anderen anschaulichen Ausführungsformen,
wie in 1b gezeigt ist, repräsentiert
die Umgebung 108 eine Oberflächenbehandlung, um zumindest
den freiliegenden Oberflächenbereich
der Aussparungen 106p, 106n in ein Material zu modifizieren,
das die gewünschten
Maskeneigenschaften besitzt. Beispielsweise repräsentiert der Prozess 108 einen
Nitrierungsprozess, in welchem eine Stickstoffsorte in Oberflächenbereiche
eingebaut wird, wodurch ein Siliziumnitrid-artiges Material in den
Aussparungen 106p, 106n erzeugt wird. In einer
weiteren anschaulichen Ausführungsform
wird der Prozess 108 auf der Grundlage einer oxidierenden
Umgebung ausgeführt,
wodurch die Materialschicht 109 in Form eines Oxidmaterials
bereitgestellt wird, das selektiv auf freiliegenden Oberflächenbereichen
der Aussparungen 106p, 106n erzeugt wird. Z. B.
wird der Prozess 108 bei erhöhten Temperaturen als ein Ofenprozess
ausgeführt,
wodurch ein gut steuerbarer Oxidationsprozess erreicht wird, um
damit das Halbleitermaterial in ein Halbleiteroxid in präziser Weise
umzuwandeln. In anderen Fallen wird ein schneller thermischer Ausheizprozess
eingesetzt auf der Grundlage geeignet ausgewählter Parameter, um eine Oxidschicht
mit einer gewünschten
Dicke von 1 nm bis mehrere Nanometern abhängig von den gesamten Erfordernissen zu
bilden. In noch anderen anschaulichen Ausführungsformen wird ein Oxidationsprozess
in einer Plasmaumgebung ausgeführt,
während
in anderen Fällen
ein nasschemischer Oxidationsprozess ausgeführt wird, in welchem geeignete
Chemikalien eingesetzt werden, die für eine selbstbegrenzende Oxidation
von freiliegendem Siliziummaterial auf der Grundlage gut etablierter Ätzrezepte
sorgen können.
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1c zeigt
schematisch das Halbleiterbauelement 100 in einer weiter
fortgeschrittenen Fertigungsphase, in der eine Ätzmaske 110, etwa
eine Lackmaske und dergleichen, so vorgesehen ist, dass der Transistor 150p frei
liegt, während
der Transistor 150n bedeckt ist. Des weiteren unterliegt
das Bauelement 100 der Einwirkung einer Ätzumgebung 111, die
in geeigneter Weise so gestaltet ist, dass der freiliegende Bereich
der Schicht 109 selektiv zum Material des aktiven Gebiets 103p und
zu der Abstandshalterstruktur 104 und der Deckschicht 151c abgetragen
wird. Z. B. sind eine Vielzahl von gut etablierten Ätzrezepten
verfügbar,
etwa in Form von Flusssäure, zum Ätzen von
Siliziumdioxidmaterial selektiv in Bezug auf Siliziummaterial, Siliziumnitridmaterial
und dergleichen. In anderen Fallen wird heiße Phosphorsäure eingesetzt,
wenn die Materialschicht 109 aus Siliziumnitrid und dergleichen
aufgebaut ist. Es sollte beachtet werden, dass in diesem Falle die
Schicht 109 ebenfalls auf der Abstandshalterstruktur 104 und der
Deckschicht 151c während
des Prozesses 108 (siehe 1b) ebenfalls
hergestellt wird, so dass diese Komponenten während des Ätzprozesses 111 nicht
in unerwünschter
Weise beeinflusst werden. Somit wird eine Aufwachsmaske 109n selektiv
in den Aussparungen 106n auf Grund der Ätzmaske 110 erhalten,
die eine geeignete Materialzusammensetzung und Dicke aufweist, um
den nachfolgenden Prozessschritten zu widerstehen und um als eine Wachstumsmaske
in einem selektiven epitaktischen Aufwachsprozess zu dienen, der
in einer späteren Fertigungsphase
auszuführen
ist. Beispielsweise wird eine Dicke 109t so gewählt, dass
nachfolgende Reinigungsprozesse und andere Oberflächenbehandlungen
zum Vorbereiten des Bauelements 100 für einen selektiven epitaktischen
Aufwachsprozess weiterhin eine spezifizierte Restdicke der Maske 109n sicherstellen,
um damit die erforderliche Selektivität in dem nachfolgenden Aufwachsprozess
sicherzustellen. Wenn beispielsweise die Aufwachsmaske 109 aus
Siliziumdioxid aufgebaut ist, kann eine anfängliche Dicke von 2 bis 5 nm
eingestellt werden, wobei jedoch auch andere Werte verwendet werden
können,
wobei dies von den Prozessparametern der nachfolgenden Prozessschritte
abhängt. Nach
dem Ätzprozess 111 wird
die Ätzmaske 110 durch
nasschemische Lackabtragungstechniken oder plasmaunterstützte Abtragungstechniken
und dergleichen entfernt, woran sich möglicherweise zusätzliche
Reinigungsschritte anschließen,
beispielsweise auf der Grundlage wässriger Flusssäure. Wie zuvor
erläutert
ist, können
entsprechende Reinigungsprozesse einem Teil der Maske 109n abtragen, wobei
jedoch die anfängliche
Dicke 109t geeignet so gewählt ist in Verbindung mit den
Prozessparametern der Reinigungsprozesse und der weiteren Prozessschritte,
das die Bereiche der Aussparungen 106n bedeckt bleiben.
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1d zeigt
schematisch das Halbleiterbauelement 100, wenn es der Einwirkung
einer weiteren Prozessumgebung 112 ausgesetzt ist, in der
erhöhte Temperaturen
angewendet werden, beispielsweise um das Bauelement 100 für einen
nachfolgenden epitaktischen Aufwachsprozess vorzubereiten, wobei auch
native Oxide von innerhalb der Aussparungen 106p entfernt
werden. Wie angegeben ist, bleibt auf Grund der geeigneten Auswahl
der Dicke 109t eine geeignete Dicke 109r der Aufwachsmaske 109n nach
dem Ende des Prozesses 112 erhalten, selbst wenn die Aufwachsmaske 109n aus
einem Siliziumdioxidmaterial gebildet ist. In anderen Fällen, etwa durch
Vorsehen eines Siliziumnitridmaterials, besitzen Reinigungsprozesse
und die Behandlung 112 keinen wesentlichen Einfluss auf
die Aufwachsmaske 109n, wodurch eine bessere Flexibilität bei der Auswahl
entsprechender Prozessparameter und der anfänglichen Dicke 109t der
Aufwachsmaske 109n erreicht wird.
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1e zeigt
schematisch das Halbleiterbauelement 100 während eines
selektiven epitaktischen Aufwachsprozesses 112. Bekanntlich
wird ein selektiver epitaktischer Aufwachsprozess auf der Grundlage
ausgewählter
Prozessparameter, etwa der Substrattemperatur, der Durchflussraten
von Vorstufenmaterialien und Trägergasen,
dem Druck und dergleichen, so ausgeführt, dass eine wesentliche
Abscheidung von Material auf kristalline Bereiche, d. h. die Oberflächenbereiche 106s der
Aussparungen 106p beschränkt ist, während eine ausgeprägte Materialabscheidung
auf andere Oberflächenbereiche,
etwa dielektrische Materialien, im Wesentlichen unterdrückt wird.
Während
des selektiven epitaktischen Aufwachsprozesses 113 unterdrückt somit
die Aufwachsmaske 106n eine ausgeprägte Materialabscheidung innerhalb
der Aussparungen 106n. Andererseits wird ein Halbleitermaterial,
etwa eine Halbleiterlegierung 114p selektiv in den Aussparungen 106p abgeschieden,
wodurch im Wesentlichen ein verformter kristalliner Zustand auf
Grund einer entsprechenden Fehlanpassung zwischen der natürlichen
Gitterkonstante des Materials 114p und des Materials des
aktiven Gebiets 103p gebildet wird, das ein Schablonenmaterial
für das
Aufwachsen des Materials 114p dient. Wenn beispielsweise
eine kompressive Verformungskomponente in dem benachbarten Kanalgebiet 152 erwünscht ist,
wird das Material 114p in Form einer Silizium/Germanium-Legierung,
einer Silizium/Germanium/Zinn-Legierung, einer Silizium/Zinn-Legierung
vorgesehen, wobei ein spezieller Anteil an Germanium und/oder Zinn
zu einem mehr oder minder ausgeprägten Grad an Gitterfehlanpassung
und damit innerer Verformung führt. Durch
Steuern der Materialabscheidung und der Art der verwendeten Materialkomponenten
kann folglich eine gewünschte
Art und Größe einer
Verformung in dem Kanalgebiet 152 hervorgerufen werden.
In anderen anschaulichen Ausführungsformen
repräsentiert
das Material 114p eine Halbleiterlegierung, die zu einer
Zugverformungskomponente führt,
was bewerkstelligt werden kann, indem ein Silizium/Kohlenstoffmaterial
in den Aussparungen 106p abgeschieden wird. Es sollte beachtet
werden, dass zusätzlich zu
der Verformungskomponente und der Art der Verformung auch andere
Transistoreigenschaften eingestellt werden können, beispielsweise durch
Einbau von Dotierstoffsorten oder anderer Atomsorten, die zu dem
gewünschten
Transistorverhalten führen. Durch
Vorsehen eines sehr effizienten Fertigungsablaufs zum Einbau unterschiedlicher
Halbleitermaterialien können
zusätzlich
zu oder alternativ zum Einstellen unterschiedlicher Verformungspegel
auch andere Transistoreigenschaften speziell auf der Grundlage epitaktisch
aufgewachsener Halbleitermaterialien gestaltet werden.
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1f zeigt
schematisch das Halbleiterbauelement 100 in einem weiter
fortgeschrittenen Herstellungsstadium. Wie gezeigt befindet sich
das Bauelement 100 in einer weiteren selektiven epitaktischen
Aufwachsumgebung 115, um ein weiteres Halbleitermaterial 114n aufzuwachsen,
etwa eine verformungsinduzierende Halbleiterlegierung und dergleichen, wobei
zusätzlich
weitere Komponenten, etwa Dotierstoffsorten und dergleichen eingebaut werden
können.
Z. B. repräsentiert
die Halbleiterlegierung 114n eine Silizium/Kohlenstofflegierung, wenn
der Transistor 150n ein Zugverformungskomponente erfordert.
Vor dem Einrichten der Umgebung 115 wird die Aufwachsmaske 109n (siehe 1e) nach
dem Abscheiden des Materials 114p entfernt, beispielsweise
auf der Grundlage eines geeigneten Ätzrezeptes, etwa mit Flusssäure und
dergleichen, wenn das Material 109n aus Siliziumdioxidmaterial aufgebaut
ist. In anderen Fallen können
andere Rezepte, etwa heiße
Phosphorsäure
und dergleichen verwendet werden, etwa ein siliziumnitridbasiertes Material
betrachtet wird. Daraufhin werden weitere Prozesse, etwa das Entfernen
eines nativen Oxids und dergleichen, ausgeführt, wie dies auch zuvor beschrieben
ist. Daraufhin wird die Umgebung 115 so eingerichtet, dass
das Material 114n abgeschieden wird, wobei auch eine gewisse
Menge an Material auf dem Material 114p abgeschieden wird,
das in einer nachfolgenden Fertigungsphase bei Bedarf entfernt werden
kann, indem eine Ätzmaske,
etwa eine Lackmaske vorgesehen wird, und indem das Material 114n von
dem Material 114p entfernt wird. In anderen Ausführungsformen
wird das Material 114n in dem Transistor 150p beibehalten,
wenn dies als geeignet und verträglich
mit der weiteren Bearbeitung des Halbleiterbauelements 100 erachtet
wird.
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1g zeigt
schematisch das Halbleiterbauelement 100 in einem weiter
fortgeschrittenen Herstellungsstadium. Wie gezeigt, umfassen die
Transistoren 150p, 150n Drain- und Sourcegebiete 153,
in denen zumindest teilweise die jeweiligen Halbleitermaterialien 114p, 114n eingebettet
sind. Des weiteren ist eine Seitenwandabstandshalterstruktur 154 an
Seitenwänden
der Gateelektrodenstrukturen gebildet. Das in 1g gezeigte
Halbleiterbauelement 100 kann auf der Grundlage gut etablierter
Prozesstechniken hergestellt werden, die etwa geeignete Implantationssequenzen
enthalten, um eine gewünschte
Art an Dotierstoffsorte gemäß den gesamten
Transistorkonfigurationen und der Leitfähigkeitsart der Bauelemente 150p, 150n einzuführen, wobei
auch entsprechende Bereiche der Abstandshalterstruktur 154 als
eine Implantationsmaske dienen. Nach dem letzten Implantationsprozess
wird ein Ausheizprozess ausgeführt,
um die Dotierstoffsorten zu aktivieren, die zumindest teilweise
durch Ionenimplantation eingebaut werden, während in anderen Fällen, wie zuvor
erläutert
ist, eines oder beide Materialien 114p, 114n darin
eingebaut eine Dotierstoffsorte aufweisen, das in geeigneter Weise
in das umgebende Halbleitermaterial auf der Grundlage des Ausheizprozesses
diffundiert. Wenn eine ausgeprägte
Dotierstoffdiffusion nicht erforderlich ist, werden in anderen Fällen andere
Ausheiztechniken eingesetzt, in denen die wirksame Ausheizzeit auf
Millisekunden und weniger auf der Grundlage einer lasergestützten oder
blitzlichtgestützten
Ausheiztechnik beschränkt wird.
Ferner kann durch Implantation hervorgerufener Gitterschaden während des
Ausheizens des Bauelements 100 rekristallisiert werden.
Folglich liefern die Materialien 114p, 114n eine
gewünschte
Verformungskomponente in den benachbarten Kanalgebieten 152,
etwa eine kompressive Verformungskomponente 114c im Falle
eines p-Kanaltransistors
und eine Zugverformungskomponente 114t im Falle eines n-Kanaltransistors.
Wie zuvor erläutert
ist, kann sich auf Grund des größeren Grades
an Prozessgleichmäßigkeit
zumindest beim Strukturieren der Aussparungen 106p, 106n (siehe 1a)
das Halbleitermaterial 114p, 114n bis zu einer
Tiefe erstrecken, die als 103d angegeben ist, die im Wesentlichen
für die
Transistoren 150p, 150n identisch ist.
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Mit
Bezug zu den 1h bis 1m werden nunmehr
weitere anschauliche Ausführungsformen detaillierter
beschrieben, in denen eine zweite Aufwachsmaske selektiv über dem
zuvor abgeschiedenen Halbleiterlegierungsmaterial vorgesehen wird, ohne
dass ein zusätzlicher
Lithographieprozess erforderlich ist.
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1h zeigt
schematisch das Halbleiterbauelement 100 während eines
Prozesses 108a, in welchem die Maskenschicht 109 so
vorgesehen wird, dass diese als eine Ätzmaske in einer weiter fortgeschrittenen
Fertigungsphase verwendet werden kann, um damit eine zusätzliche
Aufwachsmaske bereitzustellen, ohne dass ein Lithographieprozess
erforderlich ist. Wie zuvor erläutert
ist, kann beispielsweise die Maskenschicht 109 als ein
beliebiges geeignetes dielektrisches Material, etwa als Siliziumnitrid,
Siliziumoxinitrid und dergleichen vorgesehen werden, dass eine moderat
hohe Ätzselektivität in Bezug
zu einem weiteren Maskenmaterial besitzt, das in einer späteren Fertigungsphase
gebildet wird. Zu diesem Zweck umfasst der Prozess 108a eine
beliebige geeignete Abscheidetechnik und dergleichen. In der gezeigten
Ausführungsform
enthält
die Maskenschicht 109 eine erste Materialschicht 109a und eine
zweite Materialschicht 109b, die eine unterschiedliche
Materialzusammensetzung aufweisen, so dass beispielsweise die Schicht 109a als
ein Ätzstoppmaterial
für die
Schicht 109d dient, wenn das Material 109b keine
gewünschte
hohe Ätzselektivität in Bezug
auf das Halbleitermaterial der aktiven Gebiete 103p und 103n aufweist.
In einer anschaulichen Ausführungsform
wird die erste Materialschicht 109a als ein Siliziumdioxidmaterial
hergestellt, was durch Abscheidung oder Oxidation bewerkstelligt
werden kann, wie dies zuvor erläutert
ist. In diesem Falle kann die Dicke der Schicht 109a auf
einen Wert von 1 nm bis mehrere Nanometer abhängig von den gesamten Erfordernissen
eingestellt werden. Ferner wird die Schicht 109b in Form
eines Siliziumnitridmaterials und dergleichen vorgesehen, wobei
in einer anschaulichen Ausführungsform
das Material 109b ein im Wesentlichen nicht oxidierbares
Material, etwa Siliziumnitrid, repräsentiert. Beispielsweise wird
die Schicht 109b auf der Grundlage gut etablierter CVD-Techniken
aufgebracht.
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1i zeigt
schematisch das Halbleiterbauelement 100, wobei die Ätzmaske 110 über den
Transistor 150n so gebildet wird, dass der Transistor 150p für das Einwirken
einer Ätzumgebung 111a freigelegt ist,
die in geeigneter Weise so eingerichtet ist, dass der freiliegende
Bereich der Schicht 109 entfernt wird. Beispielsweise wird
in einem ersten Ätzschritt die
Schicht 109b abgetragen, wobei das Material 109a als
ein Ätzstoppmaterial
verwendet wird. Folglich wird ein gut steuerbarer Ätzprozess
erreicht, unabhängig
von den Eigenschaften des Materials 109b. Es sollte beachtet
werden, dass die Deckschicht 151c und der Abstandshalter 104a nicht
unerwünscht
durch den Prozess 111 beeinflusst werden, da die Materialschicht 109b ein
im Wesentlichen konformes Material mit einer Dicke von 1 bis mehrere Nanometern
repräsentiert,
so dass die Schicht 109b im Wesentlichen gleichzeitig auf
beliebigen Bauteilbereichen entfernt wird, wodurch ein ausgeprägter Materialabtrag
der Komponenten 151c und 104a erreicht wird, selbst
wenn diese Komponenten aus im Wesentlichen dem gleichen Material
aufgebaut sind. Daraufhin wird die Schicht 109a entfernt,
wobei auf Grund der moderat geringen Dicke ebenso ein sehr gut steuerbarer Ätzprozess
erreicht wird, ohne dass ein unerwünschter Materialabtrag in den
Aussparungen 106p hervorgerufen wird. in anderen anschaulichen
Ausführungsformen
(nicht gezeigt) repräsentiert
die Schicht 109 ein im Wesentlichen homogenes Material,
das effizient während
des Prozesses 111a abgetragen wird. Daraufhin wird die Ätzmaske 110 entfernt
und die weitere Bearbeitung wird fortgesetzt, indem das Bauelement 100 für einen
nachfolgenden epitaktischen Aufwachsprozess vorbereitet wird. Es sollte
beachtet werden, dass ein erhöhter
Widerstand in Bezug auf Reinigungsprozesse bei höheren Temperaturen bewerkstelligt
werden kann mittels der Schicht 109, indem in geeigneter
Weise deren Materialzusammensetzung ausgewählt wird. Beispielsweise besitzt
Siliziumnitrid ein besseres Ätzwiderstandsverhalten
im Hinblick auf eine Vielzahl gut etablierter Reinigungsprozesse.
In der gezeigten Ausführungsform
bietet zumindest die Schicht 109b einen besseren Ätzwiderstand
im Hinblick auf gut etablierte Reinigungsrezepte, etwa im Hinblick
auf Flusssäure.
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1j zeigt
schematisch das Halbleiterbauelement 100 während des
selektiven epitaktischen Aufwachsprozesses 113, während welchem
die Halbleiterlegierung 114p selektiv in den Aussparungen 106p abgeschieden
wird, während
die Aufwachsmaske 109n zuverlässig eine unerwünschte Materialabscheidung
in den Aussparungen 106 unterdrückt. Bei der Abscheidung 113 wird
das Material 114p bei Bedarf mit einer zusätzlichen
Höhe 114h vorgesehen,
um damit ein nachfolgendes Herstellen einer zweiten Aufwachsmaske
durch eine Oberflächenbehandlung,
etwa durch einen Oxidationsprozess, zu berücksichtigen.
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1k zeigt
schematisch das Halbleiterbauelement 100, wenn es der Einwirkung
eines Oberflächenbehandlungsprozesses 116 unterliegt,
um eine zweite Aufwachsmaske 119p herzustellen, beispielsweise
durch Umwandeln eines Bereichs des Materials 114p in ein
geeignetes Maskenmaterial, etwa ein Oxid, eine Nitrid und dergleichen.
Beispielsweise repräsentiert
in einer anschaulichen Ausführungsform der
Prozess 116 einen Oxidationsprozess, der in einer Prozessumgebung
mit erhöhter
Temperatur mit einer oxidierenden Atmosphäre, oder in einer Plasmaumgebung,
einer Umgebung für
schnelle thermische Behandlung, einer nasschemischen Umgebung und
dergleichen ausgeführt
wird. Beispielsweise entspricht die Zusatzhöhe 114h im Wesentlichen
einer Dicke der zweiten Aufwachsmaske 119n, was bewerkstelligt
werden kann, indem die Zusatzhöhe 114h und
die Prozessparameter der Behandlung 116 geeignet eingestellt
werden. Anderseits verhindert die Maske 109n eine Modifizierung
des Materials in dem aktiven Gebiet 103n. Wie zuvor erläutert ist,
ist in einigen anschaulichen Ausführungsformen die Aufwachsmaske 109n aus
einem im Wesentlichen nicht oxidierbaren Material, etwa Siliziumnitrid,
und dergleichen aufgebaut.
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1l zeigt
schematisch das Halbleiterbauelement 100, wenn es einem Ätzprozess 117 unterliegt,
der in geeigneter Weise so gestaltet ist, dass zumindest ein Teil
der Aufwachsmaske 109n entfernt wird. Wenn beispielsweise
die Aufwachsmaske 109n aus einem im Wesentlichen homogenen
Material aufgebaut ist, kann die Maske 109n im Wesentlichen vollständig während des Ätzprozesses 117 abgetragen
werden, indem etwa heiße
Phosphorsäure
im Falle eines Siliziumnitridmaterials angewendet wird. In der gezeigten
Ausführungsform
entfernt der Ätzprozess 117 die
Schicht 109 selektiv in Bezug auf die Schicht 109a und
selektiv in Bezug auf die Aufwachsmaske 119p. Es sollte
beachtet werden, dass die Schicht 109b anfänglich mit
einer geringeren Dicke hergestellt wird, wenn diese in Verbindung
mit der Ätzstoppschicht 109a vorgesehen
wird, so dass ein entsprechender Materialabtrag der Deckschicht 151c und
des Abstandshalters 104a in dem Transistor 150p den
weiteren Fortgang der Bearbeitung des Bauelements 100 nicht
negativ beeinflusst. Das Entfernen der Schicht 109b beeinflusst
das aktive Gebiet 103n nicht wesentlich. Somit wird ein
hoher Grad an Steuerbarkeit erreicht, selbst wenn insgesamt Schichten
mit sehr geringen Dickenwerten für
die Materialien 109b, 109a verwendet werden.
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1m zeigt
schematisch das Bauelement 100 gemäß weiterer anschaulicher Ausführungsformen,
in denen ein weiterer Ätzprozess 118 ausgeführt wird,
etwa auf der Grundlage von Flusssäure und dergleichen, um die
Schicht 109a abzutragen. In diesem Falle kann ebenfalls
ein Materialabtrag in der Aufwachsmaske 119p auftreten,
wobei jedoch auf Grund der moderat geringen Dicke der Schicht 109a und
auf Grund einer geeignet ausgewählten
Anfangsdicke 114h (siehe 1k) eine
zuverlässige Messdicke 119t über dem
zuvor aufgewachsenen Material 114p beibehalten wird. Auf
Grund einer geringeren Anfangsdicke des Materials 109a wird
ebenfalls ein gut steuerbarer Ätzprozess
in dem Transistor 150n zum Freilegen der Aussparungen 106n erreicht.
Daraufhin können
weitere Reinigungsprozesse und dergleichen ausgeführt werden,
wobei die Aufwachsmaske 119p ebenfalls für die gewünschte Integrität des Materials 114p sorgt,
was bewerkstelligt werden kann, indem in geeigneter Weise die verbleibende
Dicke 119t eingestellt wird, wie dies auch zuvor erläutert ist.
Danach wird die weitere Bearbeitung fortgesetzt, indem ein weiterer
selektiver epitaktischer Aufwachsprozess ausgeführt wird, um die Aussparungen 106n zu
füllen,
während
die Maske 119p zuverlässig
einen Materialabtrag über
dem zuvor abgeschiedenen Material 114p unterdrückt. Folglich
können
weitere Lithographieschritte zum Entfernen von Material von Oberhalb
der Halbleiterlegierung 114p vermieden werden, was weiterhin
zu einer gesamten hohen Effizienz der beschriebenen Fertigungstechnik
beiträgt.
-
Es
gilt also: Die vorliegende Offenbarung stellt Halbleiterbauelemente
und Fertigungstechniken bereit, in denen Halbleiterlegierungen unterschiedlicher
Materialzusammensetzungen in separaten epitaktischen Aufwachsprozessen
vorgesehen werden, wobei jedoch die gesamte Komplexität auf einem
geringen Niveau bleibt. Zu diesem Zweck wird die Strukturierung
der Aussparungen in einer gemeinsamen Ätzsequenz ausgeführt und
danach werden geeignete Aufwachsmasken selektiv hergestellt, wobei
in einigen anschaulichen Ausführungsformen zwei
Aufwachsmasken auf der Grundlage eines einzelnen Lithographieprozesses
hergestellt werden. Somit können
Halbleiterlegierungen mit unterschiedlichen Verformungsarten effizient
in unterschiedliche Transistorelemente auf der Grundlage einer gleichmäßigen Prozesssequenz
und auf der Grundlage eines hohen Grades an Steuerbarkeit eingebaut
werden, wobei dennoch der Grad an Prozesskomplexität im Vergleich
zu konventionellen Strategien geringer ist.
-
Weitere
Modifizierungen und Variationen der vorliegenden Offenbarung werden
für den
Fachmann angesichts dieser Beschreibung offenkundig. Daher dient
diese Beschreibung lediglich anschaulichen Zwecken und soll dem
Fachmann die allgemeine Art und Weise des Ausführens der hierin offenbarten
Erfindung vermitteln. Selbstverständlich sind die hierin gezeigten
und beschriebenen Formen als die gegenwärtig bevorzugten Ausführungsformen
zu betrachten.