JPH0810757B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH0810757B2 JP62127560A JP12756087A JPH0810757B2 JP H0810757 B2 JPH0810757 B2 JP H0810757B2 JP 62127560 A JP62127560 A JP 62127560A JP 12756087 A JP12756087 A JP 12756087A JP H0810757 B2 JPH0810757 B2 JP H0810757B2
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Description

【発明の詳細な説明】 産業上の利用分野 本発明はMOS型半導体集積回路装置に関し、特に、MOS
型メモリー装置の溝型セルキャパシタの製造方法に関す
るものである。
従来の技術 従来、MOS型メモリー装置の溝型セルキャパシタの形
成方法は第２図a,bの工程順断面図に示すような手順で
あった。
第２図の各図において、１はＰ型半導体基板、２はP-
層、３は第１の溝部、４は第２の溝部、５はフィールド
酸化膜、６はCVD酸化膜、７はN+層、８はキャパシタ酸
化膜、９は燐を含む多結晶シリコン膜、10は第１のセル
キャパシタ部、11は第２のセルキャパシタ部を示す。即
ち、第２図ａにおいて、Ｐ型半導体基板１上のP-層２内
にCVD酸化膜６をマスクとして、フッ素（Ｆ）系あるい
は塩素（Cl）系のガスを用いて、異方性ドライエッチン
グにより、第１の溝部３と第２の溝部４を形成する。次
に、第２図ｂのように、第１の溝部３と第２の溝部４と
の各側壁部および底部に浅いN+層７を形成し、キャパシ
タ酸化膜８を介して燐を含む多結晶シリコン膜９を埋設
して、ダイナミックメモリー装置における隣接した第１
のセルキャパシタ部10と第２のセルキャパシタ部11とを
形成する。
発明が解決しようとする問題点 このような従来の構成では、第１の溝部３と第２の溝
部４での縦横比（溝の深さ／開口幅）が高い場合、特に
開口部がサブミクロンで、縦横比が５以上ではドライエ
ッチング形状の制御が難かしいという問題があった。ま
た、ドライエッチング時に、第１の溝３と第２の溝４と
のそれぞれで、側壁および底部が荒れたり、切れ込みが
入り、キャパシタ酸化膜８の耐圧劣化や隣接する溝型キ
ャパシタ（第１のセルキャパシタ10と第２のセルキャパ
シタ11）間のリーク電流を抑制できなくなるという問題
もあった。
本発明はこのような問題点を解決するもので、溝型セ
ルキャパシタにおける溝の形状制御性を向上させると共
に、キャパシタ酸化膜の耐圧劣化や隣接する溝型キャパ
シタ間のリーク電流を抑制できる半導体装置の製造方法
を提供することを目的とするものである。
問題点を解決するための手段 この問題点を解決するために、本発明は、一導電型の
半導体基板に垂直な第１の溝を穿った後、熱酸化法によ
り前記第１の溝の側壁部および底部に酸化膜を形成する
工程と、前記第１の溝の側壁部の前記酸化膜上にシリコ
ン窒化膜を形成し、前記シリコン窒化膜をマスクとして
前記第１の溝の底部の酸化膜を、異方性ドライエッチン
グにより、エッチング除去する工程と、前記シリコン窒
化膜をエッチング除去した後、前記第１の溝内に前記半
導体基板と同導電型のエピタキシャル層を成長させて、
同第１の溝をこのエピタキシャル層で埋める工程と、前
記第１の溝の側壁部に残存する酸化膜を一部除去して第
2,第３の溝を形成する工程とを具備した半導体装置の製
造方法を提供するものである。
作用 本発明によると、前記第１の溝の側壁部に残存する酸
化膜を一部エッチング除去した跡が縦横比の高い第２お
よび第３の溝となるため、溝の形状制御性も容易であ
る。また溝の側壁や底部の荒れや切れ込みも抑制でき、
キャパシタ酸化膜の耐圧劣化や隣接する溝型キャパシタ
間のリーク電流も抑制できる。
実施例 以下、本発明を、実施例の第１図ａ〜ｄの工程順断面
図に基づいて説明する。
まず、第１図ａのように、Ｐ型半導体基板１上に形成
されたP-層２の表層部に開口をもつCVD酸化膜６をマス
クにして、Ｆ系あるいはCl系のガスを用いて、異方性ド
ライエッチングにより、縦横比の低い基板に垂直な第１
の溝部12を穿つ。次に第１図ｂのように、酸化雰囲気
中、900〜1000℃程度の温度で熱酸化して、前記第１の
溝部12の側壁部と底部とに5000〜8000Å程度の酸化膜13
を形成する。この後、酸化膜13上とCVD酸化膜６上の全
面にわたってシリコン窒化膜14を、減圧CVD法により、5
00〜1000Å程度に蒸着し、ついで、このシリコン窒化膜
14を、異方性ドライエッチングにより、酸化膜13とCVD
酸化膜６との各側壁部上にのみ残す。
ついで、第１図ｃのように、シリコン窒化膜14をマス
クとして、異方性ドライエッチングし、前記第１の溝部
12の底部の酸化膜13を除去して側壁部にのみ残し、さら
に、シリコン窒化膜14もエッチング除去した後、前記第
１の溝部12の底部より、減圧エピタキシャル成長法によ
り、キャリアガスとして水素を、また原料ガスとしてジ
クロールシラン（SiH2Cl2）とジボラン（B2H6）とを用
いて、1000〜1100℃程度の成長温度で、硼素濃度１×10
16〜１×1017cm-3のＰ型エピタキシャル層（P+層）15を
成長させて、この第１の溝部12を完全に埋める。
次に、第１図ｄのように、前記第１の酸化膜13と前記
CVD酸化膜６とを、弗酸系溶液により、２箇所エッチン
グ除去して縦横比の高い第２の溝部３と第３の溝部４と
を形成した後、第２の溝部３と第３の溝部４との間のP+
層15の一部にフィールド酸化膜５を形成し、ついで、第
２の溝部３と第３の溝部４との各側壁部および底部に浅
いN+層７を形成し、キャパシタ酸化膜８を介して燐を含
む多結晶シリコン膜９を埋設してダイナミックメモリー
装置における隣接した第１のセルキャパシタ部10と第２
のセルキャパシタ部11を形成する。
発明の効果 以上のように、本発明によれば、異方性ドライエッチ
ングを用いなくても、高い縦横比の溝を形成でき、溝の
形状制御性の向上と共に、溝の側壁や底部の荒れや切れ
込みを抑制できる。このため、キャパシタ酸化膜の耐圧
劣化や隣接する溝型キャパシタ間のリーク電流を抑制で
きる効果が得られ、所望の特性の半導体装置を提供する
ことができ、歩留り向上を図ることができる。
【図面の簡単な説明】
第１図ａ〜ｄは本発明の一実施例を示す工程順断面図、
第２図a,bは従来例の工程順断面図である。 １……Ｐ型半導体基板、２……P-層、３……第２の溝
部、４……第３の溝部、５……フィールド酸化膜、６…
…CVD酸化膜、７……N+層、８……キャパシタ酸化膜、
９……燐を含む多結晶シリコン膜、10……第１のセルキ
ャパシタ部、11……第２のセルキャパシタ部、12……第
１の溝部、13……酸化膜、14……シリコン窒化膜、15…
…Ｐエピタキシャル層（P+層）。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】一導電型の半導体基板に垂直な第１の溝を
    穿った後、熱酸化法により前記第１の溝の側壁部と底部
    とに酸化膜を形成する工程と、前記第１の溝の側壁部の
    前記酸化膜上にシリコン窒化膜を形成し、前記シリコン
    窒化膜をマスクとして、前記第１の溝の底部の酸化膜を
    エッチング除去する工程と、前記シリコン窒化膜を除去
    した後、前記第１の溝内に前記半導体基板と同導電型の
    エピタキシャル層を成長させて同第１の溝をこのエピタ
    キシャル層で埋める工程と、前記第１の溝の側壁部に残
    存する酸化膜を一部除去して第2,第３の溝を形成する工
    程とを具備したことを特徴とする半導体装置の製造方
    法。
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