JPS60193358A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS60193358A JPS60193358A JP4964784A JP4964784A JPS60193358A JP S60193358 A JPS60193358 A JP S60193358A JP 4964784 A JP4964784 A JP 4964784A JP 4964784 A JP4964784 A JP 4964784A JP S60193358 A JPS60193358 A JP S60193358A
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- JP
- Japan
- Prior art keywords
- film
- semiconductor substrate
- semiconductor device
- element isolation
- single crystal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
Landscapes
- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
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- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は半導体記憶装置等の半導体装置の製造方法に関
するものである。
するものである。
従来例の構成とその問題点
近年、半導体装置はますます高密度化、高性能化される
傾向にあり、そのため素子分離領域の微細化の要望が高
まっている。
傾向にあり、そのため素子分離領域の微細化の要望が高
まっている。
以下に従来の半導体装置の素子分離方法について説明す
る。
る。
第１図は従来の半導体装置のＭＯＳＦＥＴの断面図を示
すものであり、１は半導体基板、２はＬＯＧＯ３酸化膜
、３はゲート電極、４はゲー１゜酸化膜、５はソース・
ドレイン拡散層である。
すものであり、１は半導体基板、２はＬＯＧＯ３酸化膜
、３はゲート電極、４はゲー１゜酸化膜、５はソース・
ドレイン拡散層である。
しかしながら上記のような構成では、Ｌｏｃｏｓ酸化膜
２の成長を行う場合に、バーズビークが形成されるので
、素子分離のために大面積を有し、集積度の向上に限界
がある。また、厚さ約１μｎｌのＬＯＧＯ８酸化膜２を
成長させるには高温で約５時間という長時間を要し、半
導体基板に歪を発生させ素子特性を劣化させるという問
題点を有していた。
２の成長を行う場合に、バーズビークが形成されるので
、素子分離のために大面積を有し、集積度の向上に限界
がある。また、厚さ約１μｎｌのＬＯＧＯ８酸化膜２を
成長させるには高温で約５時間という長時間を要し、半
導体基板に歪を発生させ素子特性を劣化させるという問
題点を有していた。
発明の目的
本発明は上記従来の問題点を解消するもので、素子分離
領域の微細化、工程の短時間化、および半導体基板に歪
を発生さぜない半導体装置の製造方法を提供する・こと
にある。
領域の微細化、工程の短時間化、および半導体基板に歪
を発生さぜない半導体装置の製造方法を提供する・こと
にある。
発明の構成
本発明は、−導電形の半導体基板上に５ｉ０２膜を形成
し、素子分離領域以外の部分を全て除去し、上記半導体
基板上に上記−導電形の単結晶Ｓｉを選択エピタキシャ
ル法を用いて形成するもので、制御性よく半導体装置を
製造可能とするものである。
し、素子分離領域以外の部分を全て除去し、上記半導体
基板上に上記−導電形の単結晶Ｓｉを選択エピタキシャ
ル法を用いて形成するもので、制御性よく半導体装置を
製造可能とするものである。
実施例の説明
第２図は本実施例の製造工程を説明するものであって、
第２図ａに示すようにシリコン基板１（例えばＰ形（１
０ｏ）、比抵抗１ｏΩｃｒＩＬ）に、ＣＶＤ法により約
３μｍの５ｉ０２膜６を成長させた。次に同図すに示す
ように、光りンブラフィ技術を用い、１μｍ幅にパター
ニングし、ＯＦ４と■２ガスをエッチャントとした反応
性イオンエツチングで、５ｉ０２膜６をエツチングし、
さらに同図Ｃのように、エツチングした部分に選択エピ
タキシャル法によシ、Ｐ形の単結晶Ｓｉ ｙを成長させ
た。
第２図ａに示すようにシリコン基板１（例えばＰ形（１
０ｏ）、比抵抗１ｏΩｃｒＩＬ）に、ＣＶＤ法により約
３μｍの５ｉ０２膜６を成長させた。次に同図すに示す
ように、光りンブラフィ技術を用い、１μｍ幅にパター
ニングし、ＯＦ４と■２ガスをエッチャントとした反応
性イオンエツチングで、５ｉ０２膜６をエツチングし、
さらに同図Ｃのように、エツチングした部分に選択エピ
タキシャル法によシ、Ｐ形の単結晶Ｓｉ ｙを成長させ
た。
この後は、周知の方法を用いて装置を完成させた。
発明の効果
以上のように、本発明は半導体基板上に８ｉ０２膜の壁
を設け、上記５ｉ０２膜をマスクとして選択エピタキシ
ャル法を用い自己整合的に上記半導体基板と同一導伝形
の単結晶シリコンを形成することにより、非常に微細な
素子分離領域とその工程の短時間化を可能とし、その実
用的効果は大きい。
を設け、上記５ｉ０２膜をマスクとして選択エピタキシ
ャル法を用い自己整合的に上記半導体基板と同一導伝形
の単結晶シリコンを形成することにより、非常に微細な
素子分離領域とその工程の短時間化を可能とし、その実
用的効果は大きい。
第１図は従来の半導体装置のＭＯＳＦＥＴの断面図、第
２図ａ〜Ｃは本発明実施例の半導体装置の製造工程断面
図である。 １・・・・・・半導体基板、６・・・・・・５ｉ０２膜
、７・・・・・・単結晶シリコン。 代理人の氏名 弁理士 中 尾 敏 男 ？１か１名第
１図 ？ 第 ２（！ｌ （ａ、） ひノ （Ｃ）
２図ａ〜Ｃは本発明実施例の半導体装置の製造工程断面
図である。 １・・・・・・半導体基板、６・・・・・・５ｉ０２膜
、７・・・・・・単結晶シリコン。 代理人の氏名 弁理士 中 尾 敏 男 ？１か１名第
１図 ？ 第 ２（！ｌ （ａ、） ひノ （Ｃ）
Claims (1)
- 一導電形の半導体基板上に５ｉ０２膜を形成する工程と
、上記Ｓｉ ０２膜を選択的に除去する工程と、残存す
る上記５ｉ０２膜をマスクとして上記半導体基板上に一
導電形の単結晶シリコンを選択エピタキンヤル成長させ
る工程を有し、残存する上記Ｓｉ ０２膜を素子分離領
域とすることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4964784A JPS60193358A (ja) | 1984-03-15 | 1984-03-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4964784A JPS60193358A (ja) | 1984-03-15 | 1984-03-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60193358A true JPS60193358A (ja) | 1985-10-01 |
Family
ID=12836989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4964784A Pending JPS60193358A (ja) | 1984-03-15 | 1984-03-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60193358A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4843025A (en) * | 1987-05-25 | 1989-06-27 | Matsushita Electronics Corporation | Method of fabricating trench cell capacitors on a semocondcutor substrate |
-
1984
- 1984-03-15 JP JP4964784A patent/JPS60193358A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4843025A (en) * | 1987-05-25 | 1989-06-27 | Matsushita Electronics Corporation | Method of fabricating trench cell capacitors on a semocondcutor substrate |
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