JPH03129818A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPH03129818A JPH03129818A JP1269644A JP26964489A JPH03129818A JP H03129818 A JPH03129818 A JP H03129818A JP 1269644 A JP1269644 A JP 1269644A JP 26964489 A JP26964489 A JP 26964489A JP H03129818 A JPH03129818 A JP H03129818A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- film
- semiconductor substrate
- mask
- impurity region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 62
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 11
- 239000012535 impurity Substances 0.000 claims abstract description 55
- 239000000758 substrate Substances 0.000 claims abstract description 45
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 42
- 239000000463 material Substances 0.000 claims description 2
- 230000000873 masking effect Effects 0.000 claims 1
- 238000000034 method Methods 0.000 abstract description 13
- 150000004767 nitrides Chemical class 0.000 description 13
- 238000005530 etching Methods 0.000 description 6
- 230000003647 oxidation Effects 0.000 description 6
- 238000007254 oxidation reaction Methods 0.000 description 6
- 230000007547 defect Effects 0.000 description 4
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 229910052796 boron Inorganic materials 0.000 description 3
- 239000013078 crystal Substances 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 238000002955 isolation Methods 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- -1 boron ions Chemical class 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 239000012141 concentrate Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823892—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the wells or tubs, e.g. twin tubs, high energy well implants, buried implanted layers for lateral isolation [BILLI]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0928—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors comprising both N- and P- wells in the substrate, e.g. twin-tub
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/07—Guard rings and cmos
Landscapes
- Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- High Energy & Nuclear Physics (AREA)
- Health & Medical Sciences (AREA)
- Toxicology (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体装置の製造方法に関し、特に自己整合的
に半導体基板上に一導電型不純物領域と逆導電型不純物
領域を設ける半導体装置の製造方法に関する。
に半導体基板上に一導電型不純物領域と逆導電型不純物
領域を設ける半導体装置の製造方法に関する。
従来の自己整合技術を用いたP型及びN型不純物領域の
形成方法について、埋込領域及びその後のエピタキシャ
ル層形成を例として第3図を用いて説明する。
形成方法について、埋込領域及びその後のエピタキシャ
ル層形成を例として第3図を用いて説明する。
まず、第3図(a)に示すように、半導体基板1上に熱
酸化により薄い酸化膜2Bを形成する。
酸化により薄い酸化膜2Bを形成する。
次いで酸化膜2B上に耐酸化性膜として、例えば窒化膜
7Aを化学気相成長法などにより成長させる。
7Aを化学気相成長法などにより成長させる。
続いて、第3図(b)に示すように、窒化膜7A上にフ
ォトレジストを塗布し、写真蝕刻法によりパターンを形
成し、そのレジストパターンをマスクに窒化膜7Aもし
くは酸化膜2Bもエツチング除去する0次でレジストパ
ターンを剥離した後、窒化膜7Aをマスクに選択的に高
濃度のヒ素などをイオン注入し、N型不純物領域3を形
成する。
ォトレジストを塗布し、写真蝕刻法によりパターンを形
成し、そのレジストパターンをマスクに窒化膜7Aもし
くは酸化膜2Bもエツチング除去する0次でレジストパ
ターンを剥離した後、窒化膜7Aをマスクに選択的に高
濃度のヒ素などをイオン注入し、N型不純物領域3を形
成する。
次に第3図(C)に示すように、自己整合的にP型不純
物領域を形成するために、窒化膜7Aをマスクに選択酸
化してN型不純物領域3上に厚い酸化膜2Cを形成する
。更に窒化膜7Aもしくは酸化膜2Bをも除去し、厚い
酸化膜2Cをマスクにボロンなどを導入しP型不純物領
域5を形成する。
物領域を形成するために、窒化膜7Aをマスクに選択酸
化してN型不純物領域3上に厚い酸化膜2Cを形成する
。更に窒化膜7Aもしくは酸化膜2Bをも除去し、厚い
酸化膜2Cをマスクにボロンなどを導入しP型不純物領
域5を形成する。
最後に第3図(d)に示すように、半導体基板1上の酸
化膜2C,2Dなどをエツチングにより全面除去する。
化膜2C,2Dなどをエツチングにより全面除去する。
その後、エピタキシャル膜6を半導体基板1上全面に成
長する。
長する。
前述した従来の半導体装置の製造方法における不純物領
域の形成工程では、選択的にP型不純物領域5を形成す
るために、バターニングされた窒化膜7Aをマスクとし
て選択酸化を行ない、厚い酸化膜2Cを形成し窒化膜7
A除去後、この厚い酸化膜2CをマスクにP型不純物領
域5を形成していた。そのため半導体基板1上の酸化膜
を除去すると第3図(d)に示したように、P型とN型
不純物領域5.3の境界で段差が形成され、更に全面に
エピタキシャル成長してもその段差は残ってしまう、従
って、後の工程で素子領域を分離するためエピタキシャ
ル膜表面を選択的に熱酸化して素子分離用酸化膜8を形
成すると、P型とN型不純物領域の境界のエピタキシャ
ル膜の段部にストレスが集中して結晶欠陥が発生し、半
導体装置に不良を起こすという不具合を生ずる。
域の形成工程では、選択的にP型不純物領域5を形成す
るために、バターニングされた窒化膜7Aをマスクとし
て選択酸化を行ない、厚い酸化膜2Cを形成し窒化膜7
A除去後、この厚い酸化膜2CをマスクにP型不純物領
域5を形成していた。そのため半導体基板1上の酸化膜
を除去すると第3図(d)に示したように、P型とN型
不純物領域5.3の境界で段差が形成され、更に全面に
エピタキシャル成長してもその段差は残ってしまう、従
って、後の工程で素子領域を分離するためエピタキシャ
ル膜表面を選択的に熱酸化して素子分離用酸化膜8を形
成すると、P型とN型不純物領域の境界のエピタキシャ
ル膜の段部にストレスが集中して結晶欠陥が発生し、半
導体装置に不良を起こすという不具合を生ずる。
本発明の目的は、上記の様な問題点を解決するためにな
されたものであって、簡単な製造工程により自己整合的
にP型及びN型の不純物領域を形成し、不純物領域境界
において段差部のない平坦なエピタキシャル膜を成長す
ることができる半導体装置の製造方法を提供することに
ある。
されたものであって、簡単な製造工程により自己整合的
にP型及びN型の不純物領域を形成し、不純物領域境界
において段差部のない平坦なエピタキシャル膜を成長す
ることができる半導体装置の製造方法を提供することに
ある。
第1の本発明の半導体装置の製造方法は、半導体基板上
に絶縁膜を形成する工程と、前記絶縁膜を選択的に除去
して半導体基板表面を露出させる工程と、選択的に形成
された前記絶縁膜をマスクとして半導体基板内に不純物
を導入し一導電型不純物領域を形成する工程と、マスク
として用いた前記絶縁膜を含む半導体基板上全面にフォ
トレジスト膜を形成する工程と、前記絶縁膜上のフォト
レジスト膜のみを選択的に除去して前記一導電型領域上
のみにフォトレジスト膜を残す工程と、フォトレジスト
膜が除去された部分の前記絶縁膜を除去し半導体基板表
面を露出させる工程と、残された前記フォトレジストを
マスクとして不純物を導入し露出した前記半導体基板内
に逆導電型不純物領域を形成する工程とを含んで構成さ
れる。
に絶縁膜を形成する工程と、前記絶縁膜を選択的に除去
して半導体基板表面を露出させる工程と、選択的に形成
された前記絶縁膜をマスクとして半導体基板内に不純物
を導入し一導電型不純物領域を形成する工程と、マスク
として用いた前記絶縁膜を含む半導体基板上全面にフォ
トレジスト膜を形成する工程と、前記絶縁膜上のフォト
レジスト膜のみを選択的に除去して前記一導電型領域上
のみにフォトレジスト膜を残す工程と、フォトレジスト
膜が除去された部分の前記絶縁膜を除去し半導体基板表
面を露出させる工程と、残された前記フォトレジストを
マスクとして不純物を導入し露出した前記半導体基板内
に逆導電型不純物領域を形成する工程とを含んで構成さ
れる。
第2の本発明の半導体装置の製造方法は、半導体基板上
に酸化膜からなる薄い第1の絶縁膜と酸化膜以外の材質
からなる厚い第2の絶縁膜とを順次形成する工程と、前
記第2の絶縁膜を選択的に除去し前記第1の絶縁膜の表
面を露出させる工程と、前記第2の絶縁膜をマスクとし
表面が露出した第1の絶縁膜を介して不純物を導入し前
記半導体基板内に一導電型不純物領域を形成する工程と
、マスクとして用いた前記第2の絶縁膜を含む全面にフ
ォトレジスト膜を形成する工程と、前記第2の絶縁膜上
のフォトレジスト膜を選択的に除去して前記第1の絶縁
膜上のみにフォトレジスト膜を残す工程と、フォトレジ
スト膜が除去された前記第2の絶縁膜を除去したのち露
出した第1の絶縁膜を介して不純物を導入し前記半導体
基板内に逆導電型不純物領域を形成する工程とを含んで
構成される。
に酸化膜からなる薄い第1の絶縁膜と酸化膜以外の材質
からなる厚い第2の絶縁膜とを順次形成する工程と、前
記第2の絶縁膜を選択的に除去し前記第1の絶縁膜の表
面を露出させる工程と、前記第2の絶縁膜をマスクとし
表面が露出した第1の絶縁膜を介して不純物を導入し前
記半導体基板内に一導電型不純物領域を形成する工程と
、マスクとして用いた前記第2の絶縁膜を含む全面にフ
ォトレジスト膜を形成する工程と、前記第2の絶縁膜上
のフォトレジスト膜を選択的に除去して前記第1の絶縁
膜上のみにフォトレジスト膜を残す工程と、フォトレジ
スト膜が除去された前記第2の絶縁膜を除去したのち露
出した第1の絶縁膜を介して不純物を導入し前記半導体
基板内に逆導電型不純物領域を形成する工程とを含んで
構成される。
次に、本発明について図面を参照して説明する。
第1図(a)〜(d)は本発明の第1の実施例を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
まず第1図(a)に示すように、P型の半導体基板1上
に熱酸化により1μm以上の厚い酸化膜2を形成する。
に熱酸化により1μm以上の厚い酸化膜2を形成する。
次に酸化膜2上にフォトレジストを塗布し、写真蝕刻法
によりパターンを形成し、このレジストパターンをマス
クに酸化膜2を異方性エツチング法により除去し、半導
体基板面を露出させる0次でフォトレジスト膜を剥離し
た後、パターニングされた酸化膜2をマスクに半導体基
板に選択的に高濃度のヒ素をイオン注入法等により導入
し、N型不純物領域3を形成する。
によりパターンを形成し、このレジストパターンをマス
クに酸化膜2を異方性エツチング法により除去し、半導
体基板面を露出させる0次でフォトレジスト膜を剥離し
た後、パターニングされた酸化膜2をマスクに半導体基
板に選択的に高濃度のヒ素をイオン注入法等により導入
し、N型不純物領域3を形成する。
次に第1図(b)に示すように、半導体基板1の表面に
フォトレジスト膜4を塗布法により形成し、半導体基板
1の全面を覆う。
フォトレジスト膜4を塗布法により形成し、半導体基板
1の全面を覆う。
次に第1図(C)に示すように、酸化膜2上のフォトレ
ジスト膜4を異方性エツチング法で選択的に除去する。
ジスト膜4を異方性エツチング法で選択的に除去する。
更に残った厚さ0.8μm以上のフォトレジスト膜4を
マスクに酸化膜2をエツチングにより除去し、半導体基
板1の表面を露出させる。続いてN型不純物領域3上の
フォトレジスト膜4をマスクにボロンをイオン注入しP
型不純物領域5を形成する。
マスクに酸化膜2をエツチングにより除去し、半導体基
板1の表面を露出させる。続いてN型不純物領域3上の
フォトレジスト膜4をマスクにボロンをイオン注入しP
型不純物領域5を形成する。
次に第1図(d)に示すように、フォトレジスト膜4を
剥離して半導体基板1の全面を露出させ、その後エピタ
キシャル膜6を成長させる。
剥離して半導体基板1の全面を露出させ、その後エピタ
キシャル膜6を成長させる。
このように第1の実施例によれば、P型及びN型不純物
領域の界面には段差が形成されることはないので、平坦
なエピタキシャル膜6を形成することができる。
領域の界面には段差が形成されることはないので、平坦
なエピタキシャル膜6を形成することができる。
第2図(a)〜(d)は本発明の第2の実施例を説明す
るための工程順に示した半導体チップの断面図である。
るための工程順に示した半導体チップの断面図である。
まず第2図(a)に示す様に、P型の半導体基板1上に
熱酸化により薄い酸化膜2Aを形成し、続いてこの酸化
膜2A上に、厚さ1μm以上の厚い窒化膜7を化学気相
成長法などで成長させる。
熱酸化により薄い酸化膜2Aを形成し、続いてこの酸化
膜2A上に、厚さ1μm以上の厚い窒化膜7を化学気相
成長法などで成長させる。
続いて第1の実施例と同様にフォトレジスト膜を全曲塗
布し、写真蝕刻法でレジストパターンを形成し、このレ
ジストパターンをマスクに窒化膜7のみを選択的にエツ
チング除去する0次にフォトレジスト膜を剥離し、窒化
膜7をマスクに選択的に高濃度のN型不純物領域3を半
導体基板に形成する。この場合薄い酸化膜2Aを介して
ヒ素をイオン注入法で注入する等の方法を用いる。
布し、写真蝕刻法でレジストパターンを形成し、このレ
ジストパターンをマスクに窒化膜7のみを選択的にエツ
チング除去する0次にフォトレジスト膜を剥離し、窒化
膜7をマスクに選択的に高濃度のN型不純物領域3を半
導体基板に形成する。この場合薄い酸化膜2Aを介して
ヒ素をイオン注入法で注入する等の方法を用いる。
次に第2図(b)に示すように、フォトレジスト膜4を
塗布して全面を覆う。
塗布して全面を覆う。
次に第2図(C)に示すように、第1の実施例と同様の
方法で自己整合的にN型不純物領域3上のみにフォトレ
ジスト膜4を形成し、選択的に窒化膜7のみを除去する
。続いて、フォトレジスト膜4をマスクに半導体基板1
に酸化膜2Aを介してイオン注入法によりボロンを導入
し、高濃度のP型不純物領域5を選択的に形成する。
方法で自己整合的にN型不純物領域3上のみにフォトレ
ジスト膜4を形成し、選択的に窒化膜7のみを除去する
。続いて、フォトレジスト膜4をマスクに半導体基板1
に酸化膜2Aを介してイオン注入法によりボロンを導入
し、高濃度のP型不純物領域5を選択的に形成する。
次に第2図(d)に示すように、フォトレジスト膜4及
び酸化膜2Aを全面的に除去した後に、エピタキシャル
膜6を形成する。
び酸化膜2Aを全面的に除去した後に、エピタキシャル
膜6を形成する。
この第2の実施例では、薄い酸化膜2Aを介して不純物
をイオン注入し、P型及びN型不純物領域を形成してい
るため、半導体基板中に結晶欠陥が発生しにくいという
利点がある。
をイオン注入し、P型及びN型不純物領域を形成してい
るため、半導体基板中に結晶欠陥が発生しにくいという
利点がある。
尚、上記実施例においてはN型不純物領域上にのみ残す
フォトレジスト膜4の形成のために異方性エツチング法
を用いた場合について説明したが、等法性エツチング法
や露光法を用いてもよい。
フォトレジスト膜4の形成のために異方性エツチング法
を用いた場合について説明したが、等法性エツチング法
や露光法を用いてもよい。
以上説明した様に本発明は、自己整合的に一導電型不純
物領域と逆導電型不純物領域を形成する工程において、
半導体基板上のパターニングした絶縁膜をマスクに一導
電型不純物領域を形成し、次でこの一導電型不純物領域
上のみに形成したフォトレジスト膜をマスクとして自己
整合的に逆導電型不純物領域を形成することにより、不
純物領域の境界での段差がほとんどなくなる。従って、
その上にエピタキシャル膜を形成後、素子分離のための
厚い酸化膜を形成する際、従来の様な不純物領域の境界
での段差がないため、ストレス集中による結晶欠陥が発
生することがなくなり、信頼性及び歩留りの向上した半
導体装置が得られる。
物領域と逆導電型不純物領域を形成する工程において、
半導体基板上のパターニングした絶縁膜をマスクに一導
電型不純物領域を形成し、次でこの一導電型不純物領域
上のみに形成したフォトレジスト膜をマスクとして自己
整合的に逆導電型不純物領域を形成することにより、不
純物領域の境界での段差がほとんどなくなる。従って、
その上にエピタキシャル膜を形成後、素子分離のための
厚い酸化膜を形成する際、従来の様な不純物領域の境界
での段差がないため、ストレス集中による結晶欠陥が発
生することがなくなり、信頼性及び歩留りの向上した半
導体装置が得られる。
第1図(a)〜(d)及び第2図(a) 〜(d)は本
発明の第1及び第2の実施例を説明するための半導体チ
ップの断面図、第3図(a)〜(d)は従来例を説明す
るための半導体チップの断面図である。 1・・・半導体基板、2.2A〜2D・・・酸化膜、3
・・・N型不純物領域、4・・・フォトレジスト膜、5
・・・P型不純物領域、6・・・エピタキシャル膜、7
゜7A・・・窒化膜、8・・・素子分離用酸化膜。
発明の第1及び第2の実施例を説明するための半導体チ
ップの断面図、第3図(a)〜(d)は従来例を説明す
るための半導体チップの断面図である。 1・・・半導体基板、2.2A〜2D・・・酸化膜、3
・・・N型不純物領域、4・・・フォトレジスト膜、5
・・・P型不純物領域、6・・・エピタキシャル膜、7
゜7A・・・窒化膜、8・・・素子分離用酸化膜。
Claims (1)
- 【特許請求の範囲】 1、半導体基板上に絶縁膜を形成する工程と、前記絶縁
膜を選択的に除去して半導体基板表面を露出させる工程
と、選択的に形成された前記絶縁膜をマスクとして半導
体基板内に不純物を導入し一導電型不純物領域を形成す
る工程と、マスクとして用いた前記絶縁膜を含む半導体
基板上全面にフォトレジスト膜を形成する工程と、前記
絶縁膜上のフォトレジスト膜のみを選択的に除去して前
記一導電型領域上のみにフォトレジスト膜を残す工程と
、フォトレジスト膜が除去された部分の前記絶縁膜を除
去し半導体基板表面を露出させる工程と、残された前記
フォトレジストをマスクとして不純物を導入し露出した
前記半導体基板内に逆導電型不純物領域を形成する工程
とを含むことを特徴とする半導体装置の製造方法。 2、半導体基板上に酸化膜からなる薄い第1の絶縁膜と
酸化膜以外の材質からなる厚い第2の絶縁膜とを順次形
成する工程と、前記第2の絶縁膜を選択的に除去し前記
第1の絶縁膜の表面を露出させる工程と、前記第2の絶
縁膜をマスクとし表面が露出した第1の絶縁膜を介して
不純物を導入し前記半導体基板内に一導電型不純物領域
を形成する工程と、マスクとして用いた前記第2の絶縁
膜を含む全面にフォトレジスト膜を形成する工程と、前
記第2の絶縁膜上のフォトレジスト膜を選択的に除去し
て前記第1の絶縁膜上のみにフォトレジスト膜を残す工
程と、フォトレジスト膜が除去された前記第2の絶縁膜
を除去したのち露出した第1の絶縁膜を介して不純物を
導入し前記半導体基板内に逆導電型不純物領域を形成す
る工程とを含むことを特徴とする半導体装置の製造方法
。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1269644A JPH03129818A (ja) | 1989-10-16 | 1989-10-16 | 半導体装置の製造方法 |
US07/594,304 US5130271A (en) | 1989-10-16 | 1990-10-09 | Method of manufacturing a semiconductor device having no step at the boundary between self aligned p- or n- type impurity regions |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP1269644A JPH03129818A (ja) | 1989-10-16 | 1989-10-16 | 半導体装置の製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH03129818A true JPH03129818A (ja) | 1991-06-03 |
Family
ID=17475220
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP1269644A Pending JPH03129818A (ja) | 1989-10-16 | 1989-10-16 | 半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US5130271A (ja) |
JP (1) | JPH03129818A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005033192A (ja) * | 2003-06-16 | 2005-02-03 | Matsushita Electric Ind Co Ltd | 半導体素子の製造方法 |
CN102446855A (zh) * | 2010-09-30 | 2012-05-09 | 富士通半导体股份有限公司 | 半导体器件的制造方法 |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR940009997B1 (ko) * | 1991-05-03 | 1994-10-19 | 현대전자산업 주식회사 | Cmos의 단차없는 두개의 웰 제조방법 |
JPH05267604A (ja) * | 1991-05-08 | 1993-10-15 | Seiko Instr Inc | 半導体装置の製造方法 |
KR0179831B1 (ko) * | 1995-07-27 | 1999-03-20 | 문정환 | 반도체 소자의 웰 형성방법 |
FR2742864B1 (fr) * | 1995-12-20 | 1998-03-13 | Sgs Thomson Microelectronics | Realisation d'un echantillon de reference pour appareil de caracterisation de doses implantees |
US5670395A (en) * | 1996-04-29 | 1997-09-23 | Chartered Semiconductor Manufacturing Pte. Ltd. | Process for self-aligned twin wells without N-well and P-well height difference |
US6187481B1 (en) * | 1998-08-20 | 2001-02-13 | Micron Technology, Inc. | Semiconductive material stencil mask and methods of manufacturing stencil masks from semiconductive material, utilizing different dopants |
US6300017B1 (en) * | 1998-08-20 | 2001-10-09 | Micron Technology, Inc. | Stencil masks and methods of manufacturing stencil masks |
US7521312B2 (en) * | 2007-01-05 | 2009-04-21 | Atmel Corporation | Method and system for creating self-aligned twin wells with co-planar surfaces in a semiconductor device |
KR100987794B1 (ko) * | 2008-12-22 | 2010-10-13 | 한국전자통신연구원 | 반도체 장치의 제조 방법 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4600445A (en) * | 1984-09-14 | 1986-07-15 | International Business Machines Corporation | Process for making self aligned field isolation regions in a semiconductor substrate |
US4558508A (en) * | 1984-10-15 | 1985-12-17 | International Business Machines Corporation | Process of making dual well CMOS semiconductor structure with aligned field-dopings using single masking step |
US4584027A (en) * | 1984-11-07 | 1986-04-22 | Ncr Corporation | Twin well single mask CMOS process |
US4956306A (en) * | 1988-11-03 | 1990-09-11 | Harris Corporation | Method for forming complementary patterns in a semiconductor material while using a single masking step |
-
1989
- 1989-10-16 JP JP1269644A patent/JPH03129818A/ja active Pending
-
1990
- 1990-10-09 US US07/594,304 patent/US5130271A/en not_active Expired - Fee Related
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2005033192A (ja) * | 2003-06-16 | 2005-02-03 | Matsushita Electric Ind Co Ltd | 半導体素子の製造方法 |
CN102446855A (zh) * | 2010-09-30 | 2012-05-09 | 富士通半导体股份有限公司 | 半导体器件的制造方法 |
Also Published As
Publication number | Publication date |
---|---|
US5130271A (en) | 1992-07-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JPH03129818A (ja) | 半導体装置の製造方法 | |
US3948694A (en) | Self-aligned method for integrated circuit manufacture | |
US6025234A (en) | Method for manufacturing thick gate oxide device | |
EP0293979A2 (en) | Zero bird-beak oxide isolation scheme for integrated circuits | |
KR910000020B1 (ko) | 반도체장치의 제조방법 | |
JPH0661343A (ja) | 半導体装置の製造方法 | |
JP3104335B2 (ja) | 半導体装置の製造方法 | |
JPS628939B2 (ja) | ||
JP2943855B2 (ja) | 半導体装置の製造方法 | |
JPS6115579B2 (ja) | ||
JP2594697B2 (ja) | 半導体装置の製造方法 | |
JPS62120040A (ja) | 半導体装置の製造方法 | |
JPS58170012A (ja) | 半導体装置の製造方法 | |
JPH09181177A (ja) | 半導体素子の製造方法 | |
JPS61214472A (ja) | 半導体素子の製造方法 | |
JPS639150A (ja) | 半導体装置の製造方法 | |
JPS59217337A (ja) | 半導体装置の製造方法 | |
JPS59211244A (ja) | 半導体装置の製造方法 | |
JPH0385731A (ja) | バイポーラトランジスタの製造方法 | |
JPH01293533A (ja) | 半導体装置の製造方法 | |
JPS61147575A (ja) | 半導体装置の製造方法 | |
JPS5950087B2 (ja) | 半導体装置の製造方法 | |
JPS6312380B2 (ja) | ||
JPH0194668A (ja) | 半導体装置の製造方法 | |
JPS60140759A (ja) | 半導体装置の製造方法 |