JPH0385731A - バイポーラトランジスタの製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明はベース引き出し領域及びエミッタ領域を自己整
合的に形成するバイポーラトランジスタの製造方法に関
する。

［従来の技術］ 第４図は従来のこの種のバイポーラトランジスタの製造
方法を示す縦断面図である。

第４図に示すように、先ず、Ｐ型シリコン基板４１の表
面にＮ＋型埋め込みコレクタ層４２を形成する。次に、
このＮ＋型埋め込みコレクタ層４２の表面にＮ型エピタ
キシャル層４３を選択的に形成した後に、この半導体基
板の表面に素子分離絶縁膜４４を選択的に形成すること
により、基板の表面においてＮ＋型埋め込みコレクタ層
４２とＮ型エピタキシャル層４３とを分離する。

次に、この半導体基板の全面に多結晶シリコン膜を被着
した後に、エツチングによりＮ型エピタキシャル層４３
を含む領域上及びＮ＋型埋め込みコレクタ層４２を含む
領域上に多結晶シリコン膜を選択的に形成し、イオン注
入等により夫々Ｐ＋型多結晶シリコン膜４６及びＮ”型
多結品シリコン膜４７を形成する。その後、この半導体
基板の全面に絶縁膜４８を被着する。

次に、Ｎ型エピタキシャル層４３の直上域の絶縁膜４８
及びＰ＋型多結晶シリコン膜４６を順次選択的にエツチ
ング除去することにより開孔部４５を形成する。そして
、Ｐ＋型多結晶シリコン膜４６からＰ型不純物を拡散さ
せてＮ型エピタキシャル層４３の表面にベース引き出し
領域４９を自己整合的に形成する。更に、絶縁膜４８を
マスクとして開孔部４５内のＮ型エピタキシャル層４３
の表面に低濃度のＰ型不純物を拡散させてベース引き出
し領域４９に接続されたベース領域５０を形成する。

次に、開孔部４５の側面に側壁絶縁膜５１を形成した後
に、この基板全面にＮ型不純物を含む多結晶シリコン膜
を被着し、エツチングにより開孔部４５内及びその縁部
にＮ型多結晶シリコン膜５２を形成する。そして、Ｎ型
多結晶シリコン膜５２からＮ型不純物を拡散することに
よりベース領域５０の表面に自己整合的にエミッタ領域
５３を形成する。

次いで、Ｐ＋型多結晶シリコン膜４６及びＮ＋型多結晶
シリコン膜４７上の絶縁膜４８を選択的に除去すること
により夫々ベース電極用及びコレクタ電極用のコンタク
ト開孔部を形成した後に、多結晶シリコン膜４Ｂ、４７
．５２の露出面を金属シリサイド化して金属シリサイド
層５４を形成する。これにより、バイポーラトランジス
タが製造される。

［発明が解決しようとする課題］ しかしながら、上述した従来のバイポーラトランジスタ
の製造方法においては、エミッタ電極を構成するＮ型多
結晶シリコン膜５２をフォトリソグラフィ技術によりパ
ターン形成しているため、開孔部４５に対する目合わせ
マージンを取る必要がある。従って、エミッタ電極は絶
縁膜を介してベース電極と重なる大きさに形成される。

このため、エミッタ電極はベース電極に比してＮ型多結
晶シリコン膜５２の膜厚分高い位置に形成される。

更に、Ｐ＋型多結晶シリコン膜４６と絶縁膜４８との段
差を平坦化していない場合にはエミッタ電極とベース電
極との段差がより一層大きくなる。

このため、これらの電極に配線を形成する場合に、配線
のパターン崩れ、断線及び配線材料の段部残り等が発生
するという問題点がある。

また、ベース電極のコンタクト開孔部はＮ型多５− 結晶シリコン膜５２から目合わせマージン分だけ離れた
位置に形成される。このため、このコンタクト開孔部内
のＰ＋型多結晶シリコン膜４６の表面を金属シリサイド
化してベース電極の低抵抗化を図ったとしても、ベース
引き出し領域４９の直上域のＰ＋型多結晶シリコン膜４
６の表面を金属シリサイド化することができないのでベ
ース抵抗の低減化が不十分であるという問題点がある。

本発明はかかる問題点に鑑みてなされたものであって、
配線に発生する異常を防止することができると共に、ベ
ース抵抗を低減化することができるバイポーラトランジ
スタの製造方法を提供することを目的とする。

［課題を解決するための手段］ 本発明に係るバイポーラトランジスタの製造方法は、半
導体基板の表面に互いに素子分離されて形成された第１
導電型の第１及び第２の領域のうち、前記第１の領域上
に第２導電型の第１の多結晶シリコン膜を選択的に形成
し、前記第２の領域上に第１導電型の第２の多結晶シリ
コン膜を選択６一 的に形成する工程と、前記半導体基板の全面に絶縁膜を
被着する工程と、前記第１の領域の直上域の前記絶縁膜
及び前記第１の多結晶シリコン膜を順次選択的に除去し
て開孔部を形成する工程と、前記第１の多結晶シリコン
膜から不純物を拡散させて前記第１の領域の表面に自己
整合的にベース引き出し領域を形成する工程と、前記第
１の領域の表面に前記開孔部を介して第２導電型不純物
を導入してベース領域を形成する工程と、前記開孔部の
側壁に側壁絶縁膜を形成する工程と、前記半導体基板の
全面に第１導電型の多結晶シリコンを被着した後にこれ
をエツチングバックすることにより前記開孔部に前記第
１及び第２の多結晶シリコン膜と同等の膜厚の第１導電
型の第３の多結晶シリコン膜を埋め込む工程と、前記第
３の多結晶シリコン膜から不純物を拡散させて前記ベー
ス領域の表面に自己整合的にエミッタ領域を形成する工
程と、前記絶縁膜及び前記側壁絶縁膜をエツチングバッ
クすることにより前記第１及び第２の多結晶シリコン膜
を露出させた後に前記第１乃至第３の多結晶シリコン膜
の表面を金属シリサイド化する工程とを有することを特
徴とする。

［作用］ 本発明においては、半導体基板上にベース及びコレクタ
電極となる第１及び第２の多結晶シリコン膜を形成した
後に、例えば回転塗布法によりこの半導体基板の全面に
絶縁膜を被着して基板の表面を平坦化している。そして
、ベース領域の直上域の絶縁膜及び第１の多結晶シリコ
ン膜を除去して開孔部を形成し、この開孔部にベース領
域及び側壁絶縁膜を形成した後に、この基板の全面にエ
ミッタ電極用の多結晶シリコン膜を被着し、異方性エツ
チングによりこの多結晶シリコン膜をエツチングバック
する。これにより、ベース領域の直上域である開孔部内
に前記第１及び第２の多結晶シリコン膜と同等の膜厚の
第３の多結晶シリコン膜を埋め込み、これをエミッタ電
極としている。

従って、ベース、コレクタ及びエミッタ電極の高さを均
一にすることができると共に、素子周辺領域の高さも均
一にすることができる。このため、この半導体基板上に
配線形成する場合に、基板の表面上の段差によって配線
に異常が発生することを防止することができる。

また、エミッタ電極がベース領域の直上域内のみに形成
されているため、ベース引き出し領域の直上域のベース
電極表面を露出させることができ、この部分を金属シリ
サイド化することができる。

従って、バイポーラトランジスタのベース抵抗をより一
層低減させることができる。

［実施例コ 次に、本発明の実施例について添付の図面を参照して説
明する。

第１図（ａ）乃至（ｆ）は本発明の第１の実施例に係る
バイポーラトランジスタの製造方法を工程順に示す縦断
面図、第２図は第１図（ｆ）の■−■線による横断面図
である。

先ず、第１図（ａ）に示すように、Ｐ型シリコン基板１
の表面にＮ＋型埋め込みコレクタ層２を形成する。次に
、このＮ＋型埋め込みコレクタ層２の表面にＮ型エピタ
キシャル層３を選択的に形９− 成した後に、この半導体基板の表面に素子分離絶縁膜４
を選択的に形成することにより基板表面においてＮ＋型
埋め込みコレクタ層２とＮ型エピタキシャル層３とを分
離する。

次に、この半導体基板の全面に多結晶シリコン膜を被着
した後に、エツチングによりＮ型エピタキシャル層３を
含む領域上及びＮ＋型埋め込みコレクタ層２を含む領域
上に例えば膜厚が２０００乃至５０００大の多結晶シリ
コン膜を選択的に形成し、イオン注入等により夫々Ｐ＋
型多結晶シリコン膜６及びＮ＋型多結晶シリコン膜７を
形成する。その後、回転塗布法によってこの基板の全面
に塗布酸化膜を被着することにより、Ｐ＋型多結晶シリ
コン膜６及びＮ＋型多結晶シリコン膜７に比して厚い膜
厚となるように塗布酸化膜８を形成して、Ｐ＋型多結晶
シリコン膜６及びＮ＋型多結晶シリコン膜７の段差を平
坦化する。

次に、第１図（ｂ）及び第２図に示すように、フォトリ
ングラフィ法を使用して異方性エツチングにより、Ｎ型
エピタキシャル層３のエミッタ形１０− 成領域及び素子分離絶縁膜４のエミッタ電極形成領域の
直上域の塗布酸化膜８を選択的にエツチング除去する。

そして、Ｐ＋型多結晶シリコン膜６及び素子分離絶縁膜
４を露出させた後に、露出したＰ＋型多結晶シリコン股
６を異方性エツチングにより除去してＮ型エピタキシャ
ル層３を露出させることにより、例えばパターン幅が０
．５乃至１．０μｍの開孔部９を形成する。

次に、第１図（Ｃ）に示すように、熱処理により、Ｐ＋
型多結晶シリコン膜６からＮ型エピタキシャル層３中に
Ｐ型不純物を拡散させて、Ｎ型エピタキシャル層３の表
面にベース引き出し領域工Ｏを自己整合的に形成する。

更に、塗布酸化膜８をマスクとしてイオン注入法により
開孔部９内のＮ型エピタキシャル層３中にＰ型不純物を
注入して、Ｎ型エピタキシャル層３の表面にベース引き
出し領域１０と接続されたベース領域１１を形成する。

そして、気相成長法によりこの基板の全面に例えば膜厚
が２０００乃至３０００λの絶縁膜を形成した後に、異
方性エツチングによりエツチングバックして、開孔部９
の側壁にのみ側壁絶縁膜１２を形成する。

次に、この基板の全面に多結晶シリコン膜を被着して、
その膜厚が側壁絶縁膜１２により囲まれた領域の幅の２
倍以上になるようにする。そして、第１図（ｄ）に示す
ように、この多結晶シリコン膜を異方性エツチングによ
りエツチングバックして、開孔部９内にＰ＋型多結晶シ
リコン膜６と同等の膜厚のＮ型多結晶シリコン膜１３を
形成する。

その後、例えばイオン注入法によりＮ型多結晶シリコン
膜１３中にＮ型の不純物を導入し、熱処理によりＮ型多
結晶シリコン膜１３から不純物を拡散させてベース領域
１１の表面に自己整合的にエミッタ領域１４を形成する
。

次に、第１図（ｅ）に示すように、Ｎ型多結品シリコン
膜１３がエツチングされない条件で、異方性エツチング
により塗布酸化膜８及び側壁絶縁膜１２エツチングバツ
クして、Ｐ＋型多結晶シリコン膜６及びＮ＋型多結晶シ
リコン膜７を露出させる。その後、この基板の全面に例
えば白金をスパッタリングし、温度が約５００℃の条件
で多結晶シリコン膜６，７．１３の表面と白金とを反応
させ、未反応の白金を王水等によって除去することによ
り多結晶シリコン膜６．７．１３の表面に金属シリサイ
ド層１５を形成する。

次に、第１図（ｆ）に示すように、この基板の全面に例
えば膜厚がｌ０００乃至２０００λの絶縁族１６を被着
して電極を絶縁する。そして、各多結晶シリコン膜６，
７．１３上の金属シリサイド層１５上の絶縁膜１６を選
択的に開孔して夫々コンタクト開孔部を形成する。更に
、これらのコンタクト開孔部を介して前記金属シリサイ
ド層１５に接続される所定のアルミニウム電極１７を形
成することによりバイポーラトランジスタを製造するこ
とができる。

本実施例によれば、バイポーラトランジスタのベース、
エミッタ及びコレクタ電極の高さを同一にすることがで
きるので、配線不良を低減することができる。また、本
実施例方法を使用すると、ベース引き出し領域１０の直
上域に金属シリサイ１３− ド層１５を形成することができるためベース抵抗を従来
よりも大幅に低減させることができる。

また、絶縁膜１６を回転塗布法により形成すれば、素子
表面をより一層平坦化させることができる。

第３図（ａ）乃至（ｃ）は本発明の第１の実施例におけ
るバイポーラトランジスタと同一基板上に抵抗素子を形
成する方法を工程順に示す縦断面図である。

先ず、第３図（ａ）に示すように、第１図（ａ）におけ
る素子分離絶縁膜４の形成と同時に半導体基板上に絶縁
膜３１を形成する。次に、絶縁膜３１上に例えば膜厚が
２０００乃至５０００λのＰ型多結晶シリコン膜３２を
選択的に形成する。更に、この基板の全面にフォトレジ
スト膜３３を被着した後に、Ｐ型多結晶シリコン膜３２
を横切るようにフォトレジスト膜３３をパターニングす
る。そして、このフォトレジスト膜３３をマスクとして
異方性エツチングによりＰ型多結晶シリコン膜３３をエ
ツチング除去することにより、その膜厚が約半分１４− になるようにして、凹部３４を形成する。

次に、第３図（ｂ）に示すように、フォトレジスト膜３
３を除去した後に、回転塗布法により絶縁膜３１及びＰ
型多結晶シリコン膜３２上に塗布酸化膜３５を形成して
その表面を平坦化する。

次に、第３図（Ｃ）に示すように、異方性エツチングに
より塗布酸化膜３５をエツチングバックして、四部３４
を除くＰ型多結晶シリコン膜３２の表面を露出させる。

その後、露出したＰ型多結晶シリコン膜３２の表面を金
属シリサイド化して金属シリサイド層３６を形成するこ
とにより、多結晶シリコン抵抗を形成することができる
。

本実施例によれば、Ｐ型多結晶シリコン膜３２、塗布酸
化膜３５及び金属シリサイド層３６を、バイポーラトラ
ンジスタの対応する各校と同時に形成することができる
と共に、バイポーラトランジスタの各電極の高さと、本
抵抗素子の電極の高さとを同一にすることができる。

［発明の効果コ 以」二説明したように本発明によれば、バイポーラトラ
ンジスタのベース、コレクタ及びエミッタ電極を同一の
高さに形成することができる。このため、このバイポー
ラトランジスタに配線を形成する場合に、基板の表面上
の段差によって配線に異常が発生することを防止するこ
とができる。

また、本発明によれば、エミッタ領域の直上域のみにエ
ミッタ電極が形成されるため、ベース引き出し領域の直
上域のベース電極の表面を金属シリサイド化することが
できる。従って、ベース抵抗がより一層低減され、高速
のバイポーラトランジスタを製造することができる。

【図面の簡単な説明】

第１図（ａ）乃至（ｆ）は本発明の第１の実施例に係る
バイポーラトランジスタの製造方法を工程順に示す縦断
面図、第２図は第１図（ｆ）の■−ｎ線による横断面図
、第３図（ａ）乃至（ｃ）は本発明の第１の実施例にお
けるバイポーラトランジスタと同一基板上の抵抗素子の
形成方法を工程順に示す縦断面図、第４図は従来のバイ
ポーラトランジスタの製造方法を示す縦断面図である。 １．４１；Ｐ型シリコン基板、２．４２；Ｎ”型埋め込
みコレクタ層、３，４３；Ｎ型エピタキシャル層、４．
４４；素子分離絶縁膜、６，４６；Ｐ“型多結晶シリコ
ン膜、７，４７；Ｎ＋型多結晶シリコン膜、８，３５；
塗布酸化膜、９，４５；開孔部、１０，４９；ベース引
き出し領域、１１．５０；ベース領域、１２，５１；側
壁絶縁膜、１３，５２；Ｎ型多結晶シリコン膜、１４゜
５３；エミッタ領域、１５．３６．５４；金属シリサイ
ド層、１６，３１．４８；絶縁膜、１７；アルミニウム
電極、３２；Ｐ型多結晶シリコン膜、３３；フォトレジ
スト膜、３４；凹部

Claims (1)

【特許請求の範囲】
1. （１）半導体基板の表面に互いに素子分離されて形成さ
   れた第１導電型の第１及び第２の領域のうち、前記第１
   の領域上に第２導電型の第１の多結晶シリコン膜を選択
   的に形成し、前記第２の領域上に第１導電型の第２の多
   結晶シリコン膜を選択的に形成する工程と、前記半導体
   基板の全面に絶縁膜を被着する工程と、前記第１の領域
   の直上域の前記絶縁膜及び前記第１の多結晶シリコン膜
   を順次選択的に除去して開孔部を形成する工程と、前記
   第１の多結晶シリコン膜から不純物を拡散させて前記第
   １の領域の表面に自己整合的にベース引き出し領域を形
   成する工程と、前記第１の領域の表面に前記開孔部を介
   して第２導電型不純物を導入してベース領域を形成する
   工程と、前記開孔部の側壁に側壁絶縁膜を形成する工程
   と、前記半導体基板の全面に第１導電型の多結晶シリコ
   ンを被着した後にこれをエッチングバックすることによ
   り前記開孔部に前記第１及び第２の多結晶シリコン膜と
   同等の膜厚の第１導電型の第３の多結晶シリコン膜を埋
   め込む工程と、前記第３の多結晶シリコン膜から不純物
   を拡散させて前記ベース領域の表面に自己整合的にエミ
   ッタ領域を形成する工程と、前記絶縁膜及び前記側壁絶
   縁膜をエッチングバックすることにより前記第１及び第
   ２の多結晶シリコン膜を露出させた後に前記第１乃至第
   ３の多結晶シリコン膜の表面を金属シリサイド化する工
   程とを有することを特徴とするバイポーラトランジスタ
   の製造方法。