JPS60140757A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60140757A JPS60140757A JP25010783A JP25010783A JPS60140757A JP S60140757 A JPS60140757 A JP S60140757A JP 25010783 A JP25010783 A JP 25010783A JP 25010783 A JP25010783 A JP 25010783A JP S60140757 A JPS60140757 A JP S60140757A
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- 239000004065 semiconductor Substances 0.000 title claims description 13
- 238000004519 manufacturing process Methods 0.000 title claims description 10
- 239000000758 substrate Substances 0.000 claims abstract description 9
- 238000000034 method Methods 0.000 claims abstract description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 20
- 239000012535 impurity Substances 0.000 claims description 8
- 238000005530 etching Methods 0.000 claims description 7
- 238000005468 ion implantation Methods 0.000 claims description 2
- 238000000059 patterning Methods 0.000 claims description 2
- 239000008280 blood Substances 0.000 claims 1
- 210000004369 blood Anatomy 0.000 claims 1
- 150000004767 nitrides Chemical class 0.000 abstract description 4
- 239000010410 layer Substances 0.000 abstract 5
- 239000002344 surface layer Substances 0.000 abstract 2
- 230000002093 peripheral effect Effects 0.000 abstract 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 13
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 13
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 229910052814 silicon oxide Inorganic materials 0.000 description 8
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 239000012212 insulator Substances 0.000 description 3
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 238000001947 vapour-phase growth Methods 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical group [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- -1 boron ions Chemical class 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000011248 coating agent Substances 0.000 description 1
- 238000000576 coating method Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- VEXZGXHMUGYJMC-UHFFFAOYSA-N hydrochloric acid Substances Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000001459 lithography Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
不発明は半導体装置の製造方法に関し、特にグラフトベ
ース構造の高速バイポーラトランジスタを有する半導体
装置の製造方法に関する。
ース構造の高速バイポーラトランジスタを有する半導体
装置の製造方法に関する。
（従来技術）
バイポーラトランジスタの高速化のためには。
ベース抵抗を小さくすることが１安であり、エミッタ領
域と不活性ベース領域との間隔を小さくする必要がある
。
域と不活性ベース領域との間隔を小さくする必要がある
。
、従来のバイポーラトランジスタは、第１図（ａ）〜（
ｄ）に示すような製造工程により製造されている。
ｄ）に示すような製造工程により製造されている。
なお第１図（ａ）〜（ｄｌでは要点を明確にするため、
ベース領域、エミッタ領域を重点にして表示した。
ベース領域、エミッタ領域を重点にして表示した。
まず、第１図（ａ）に示すように、半導体基板１０１上
に酸化膜１０２を形成し、酸化膜１０２上にエミッタ領
域となるべき箇所にホトグラフィ技術を用いて、レジス
）１０３をマスクにして窒化膜バターン１０４を形成す
る・続いてレジスト膜１０３゜窒化膜１０４をマスクに
してホＭｉ；、’ｃイオン注入することによシ、不活性
ペース領域１０５を形成する。
に酸化膜１０２を形成し、酸化膜１０２上にエミッタ領
域となるべき箇所にホトグラフィ技術を用いて、レジス
）１０３をマスクにして窒化膜バターン１０４を形成す
る・続いてレジスト膜１０３゜窒化膜１０４をマスクに
してホＭｉ；、’ｃイオン注入することによシ、不活性
ペース領域１０５を形成する。
次に、第１図（ｂ）に示すように、レジスト膜１０３を
除去した後に、酸化を行ないエミッタ領域以外の部分に
酸化膜１０６’ｒ形成する。＠いてホウ素をイオン注入
することにより、活性ベース領域１０７を形成する。
除去した後に、酸化を行ないエミッタ領域以外の部分に
酸化膜１０６’ｒ形成する。＠いてホウ素をイオン注入
することにより、活性ベース領域１０７を形成する。
次に、第１図（Ｃ１に示すように、窒化膜１０４と酸化
膜１０２を除去してエミツタ窓１０８を開孔する。続い
てエミツタ窓１０８より不純物を導入して、エミッタ領
域１０９を形成する。
膜１０２を除去してエミツタ窓１０８を開孔する。続い
てエミツタ窓１０８より不純物を導入して、エミッタ領
域１０９を形成する。
次に第１図（ｄ）に示すように、エミッタ電極１１０及
びベース電極１１１を形成して、バイポーラトランジス
タを得る。
びベース電極１１１を形成して、バイポーラトランジス
タを得る。
このような従来のノ１イボーラトランジスタの製造方法
では不活性ベース領域１０５に不純物を導入した後に酸
化膜１０６を形成している為に、不活性ベース領域の不
純物濃度の低下が生じ、抵抗の増大の原因となる。又、
エミッタ領域１０９の端部では、高濃度不純物層の不活
性ベース領域と接触する為に、エミッタ、ベース間の接
合容量が増大し、さらに、ベース幅ＷＢが大きくなり、
高速化の障害となっている。
では不活性ベース領域１０５に不純物を導入した後に酸
化膜１０６を形成している為に、不活性ベース領域の不
純物濃度の低下が生じ、抵抗の増大の原因となる。又、
エミッタ領域１０９の端部では、高濃度不純物層の不活
性ベース領域と接触する為に、エミッタ、ベース間の接
合容量が増大し、さらに、ベース幅ＷＢが大きくなり、
高速化の障害となっている。
（発明の目的）
本発明の目的は、前記従来の欠点を除去し、自己整合に
より不活性ベース領域とエミ、り領域を接触することな
く、その間隔金高祠度に制御することにより、エミッタ
ー、ベース間の接合容量の低下及び接合耐圧の同上、更
にベース幅を均一に保つことにより高速バイポーラトラ
ンジスタの性能を同上した半導体装置の製造方法を提供
するにある。
より不活性ベース領域とエミ、り領域を接触することな
く、その間隔金高祠度に制御することにより、エミッタ
ー、ベース間の接合容量の低下及び接合耐圧の同上、更
にベース幅を均一に保つことにより高速バイポーラトラ
ンジスタの性能を同上した半導体装置の製造方法を提供
するにある。
（発明の構成）
不発明の半導体装置の製造方法は、半導体基板の一主面
に第１の絶縁ｊ罠、続いて多結晶シリコン膜、更（（第
２の絶縁膜を重ねて形成する工程と。
に第１の絶縁ｊ罠、続いて多結晶シリコン膜、更（（第
２の絶縁膜を重ねて形成する工程と。
前記第２の絶縁膜及び多結晶シリコン膜を選択的に除去
し両膜をパターン化する工程と、前記パターンをマスク
にしてイオン打込みを行ない不活性ベース領域を形成す
る工程と、前記多結晶シリコンパターンを自己整合的に
縮小し、全面に第３の絶縁ｇを被層する工程と、前記多
結晶シリコン膜を除去した後残存する第３の絶縁膜をマ
スクとしてエツチングし、第１の絶縁膜に開孔部を形成
する工程と、第１の絶縁膜ヲマスクとして工、−チング
し前記開孔部の絶縁膜を除去し、半導体基板を線用する
工程と、前記露出部を通して不純物を導入しエミッタ領
域を形成する工程と金含んで構成される。
し両膜をパターン化する工程と、前記パターンをマスク
にしてイオン打込みを行ない不活性ベース領域を形成す
る工程と、前記多結晶シリコンパターンを自己整合的に
縮小し、全面に第３の絶縁ｇを被層する工程と、前記多
結晶シリコン膜を除去した後残存する第３の絶縁膜をマ
スクとしてエツチングし、第１の絶縁膜に開孔部を形成
する工程と、第１の絶縁膜ヲマスクとして工、−チング
し前記開孔部の絶縁膜を除去し、半導体基板を線用する
工程と、前記露出部を通して不純物を導入しエミッタ領
域を形成する工程と金含んで構成される。
（実施例）
以下、不発明の実施例について図面を参照して説明する
。
。
第２図体）〜（ｇ）は不発明の一実施例を説明するため
の工程順に示した断面図である。
の工程順に示した断面図である。
まず、第２図（ａｌに示すように、Ｐ形シリコン基板２
０１にｎ形埋込み層２０２を拡散により形成し、その上
にｎ形エピタキシャル層２０３を成長させる。
０１にｎ形埋込み層２０２を拡散により形成し、その上
にｎ形エピタキシャル層２０３を成長させる。
次に、素子間を絶縁分離するための酸化膜２０４゜コレ
クタ、ベース間を分離するための酸化膜２０５を形成し
素子領域上に１０００〜２０００Ａ のば化膜２０６を
形成する。
クタ、ベース間を分離するための酸化膜２０５を形成し
素子領域上に１０００〜２０００Ａ のば化膜２０６を
形成する。
次に埋込み層２０２に達するようにコレクタリン領域２
０７を形成し、ベース層２０８を形成する− 以上は通常の半導体製造プロセスで形成される。
０７を形成し、ベース層２０８を形成する− 以上は通常の半導体製造プロセスで形成される。
次に、全面に気相成長法によ、９１５００〜２０００Ａ
程度の第１の絶縁膜であるシリコン窒化膜２０９を被層
させ、続いて５０００〜７０００Ａ程度の多結晶シリコ
ン膜２１０．さらに１００ＯＡ程度の第２の絶縁膜であ
るシリコン窒化膜２１１ｔｌ−被層させる。
程度の第１の絶縁膜であるシリコン窒化膜２０９を被層
させ、続いて５０００〜７０００Ａ程度の多結晶シリコ
ン膜２１０．さらに１００ＯＡ程度の第２の絶縁膜であ
るシリコン窒化膜２１１ｔｌ−被層させる。
次に、第２図（ｂ）に示すように、リングラフイー技術
によってエミッタコンタクト領域及びコレクタコンタク
ト領域以外のシリコン窒化膜２１１と。
によってエミッタコンタクト領域及びコレクタコンタク
ト領域以外のシリコン窒化膜２１１と。
多結晶シリコン膜２１０を、順次１選択的に除去する１
次いで、熱酸化法によシ該多結晶シリコン膜２１０の側
面に５０００λの酸化膜２１２を形成する。この場合、
酸化膜２１２の膜厚は酸化温度と酸化時間全制御するこ
とによｐ精度良く形成することができる。又、素子領域
表面にはシリコン窒化膜２０９が残っている為、酸化膜
２０６の膜厚の増加はない０次いで、窒化膜２１１．多
結晶シリコン膜２１０．酸化膜２１２のパターンをマス
クにして、ホウ素イオン注入を行ない、アニールするこ
とによって、不活性ベース領域２１３を形成する。
次いで、熱酸化法によシ該多結晶シリコン膜２１０の側
面に５０００λの酸化膜２１２を形成する。この場合、
酸化膜２１２の膜厚は酸化温度と酸化時間全制御するこ
とによｐ精度良く形成することができる。又、素子領域
表面にはシリコン窒化膜２０９が残っている為、酸化膜
２０６の膜厚の増加はない０次いで、窒化膜２１１．多
結晶シリコン膜２１０．酸化膜２１２のパターンをマス
クにして、ホウ素イオン注入を行ない、アニールするこ
とによって、不活性ベース領域２１３を形成する。
次に、第２図（Ｃ）に示すように多結晶シリコン膜２１
０の側面に形成されている酸化膜２１２’ｌｉ−バッ７
アード７ツ戚等のエツチング液を用いて除去する。
０の側面に形成されている酸化膜２１２’ｌｉ−バッ７
アード７ツ戚等のエツチング液を用いて除去する。
以上によシ上記した多結晶シリコン膜の側面酸化膜２１
２の形成、及び前記したバッ７アード７ッ酸による酸化
膜のエツチング除去によシ多結晶シリコンパターンを自
己整合的に縮小することができる。続いて、気相成長法
によシ全面に１０００μ程度の第３の絶縁膜であるシリ
コン酸化膜２１４を被着させる。この場合、多結晶シリ
コ／膜２１０には、上面にシリコン窒化膜２１１がオー
バーハング状に被着している為に、側面にはシリコン酸
化膜２１４は被着されない。
２の形成、及び前記したバッ７アード７ッ酸による酸化
膜のエツチング除去によシ多結晶シリコンパターンを自
己整合的に縮小することができる。続いて、気相成長法
によシ全面に１０００μ程度の第３の絶縁膜であるシリ
コン酸化膜２１４を被着させる。この場合、多結晶シリ
コ／膜２１０には、上面にシリコン窒化膜２１１がオー
バーハング状に被着している為に、側面にはシリコン酸
化膜２１４は被着されない。
次に、第２図（ｄ）に示すように、多結晶シリコン膜２
１０ｔ−除去することによシ、多結晶シリコン膜２１０
上の第２の絶縁１戻のシリコン窒化膜２１１と第３の絶
縁ｊ摸のシリコンば化膜２１４を除去し、選択的に第１
の絶縁膜のシリコン窒化膜２０９の表１１Ｉｉを露出さ
せる。
１０ｔ−除去することによシ、多結晶シリコン膜２１０
上の第２の絶縁１戻のシリコン窒化膜２１１と第３の絶
縁ｊ摸のシリコンば化膜２１４を除去し、選択的に第１
の絶縁膜のシリコン窒化膜２０９の表１１Ｉｉを露出さ
せる。
次に、第２図（ｅ）で示すように、残っている第３の絶
縁膜のシリコン酸化膜２１４’ｔマスクにして、ＣＦ４
プラズマエツチングまたは、熱リン酸等によるエツチン
グ液で第１の絶縁膜のシリコン窒化膜２０９を選択的に
除去する。続いてこのシリコン窒化膜２０９をマスクに
して、シリコン酸化膜２０６を選択的に除去し、エミッ
タコンタクト用の開孔部２１５及び、コレクタコンタク
ト用の開孔部２１６を形成する。この場合同時にシリコ
ン酸化１１ｉｉ２１４も全面に除去される。
縁膜のシリコン酸化膜２１４’ｔマスクにして、ＣＦ４
プラズマエツチングまたは、熱リン酸等によるエツチン
グ液で第１の絶縁膜のシリコン窒化膜２０９を選択的に
除去する。続いてこのシリコン窒化膜２０９をマスクに
して、シリコン酸化膜２０６を選択的に除去し、エミッ
タコンタクト用の開孔部２１５及び、コレクタコンタク
ト用の開孔部２１６を形成する。この場合同時にシリコ
ン酸化１１ｉｉ２１４も全面に除去される。
次に、第２図（ｆ）で示すように、エミッタコンタクト
用の開孔部２１５よりｈ”形の不純物を導入し、エミッ
タ領域２１７を形成する・ この場合、エミッタ領域２１７と不活性ペース領域２１
３は接触することなく形成されておシ、その距離は第２
図（ｂ）で形成されたシリコン酸化膜２１２の膜厚で決
足されておシ０．５μ程度である。
用の開孔部２１５よりｈ”形の不純物を導入し、エミッ
タ領域２１７を形成する・ この場合、エミッタ領域２１７と不活性ペース領域２１
３は接触することなく形成されておシ、その距離は第２
図（ｂ）で形成されたシリコン酸化膜２１２の膜厚で決
足されておシ０．５μ程度である。
そのためエミッタ、ベース接合の容量の増大及び耐圧の
圓下を生じることなく、ペース抵抗を小さくすることが
可能である。又、エミッタ領域２１７厘下の活性ベース
領域２０８は平担になっておシペース幅ＷＢヲ均一に保
つことができる。
圓下を生じることなく、ペース抵抗を小さくすることが
可能である。又、エミッタ領域２１７厘下の活性ベース
領域２０８は平担になっておシペース幅ＷＢヲ均一に保
つことができる。
次に、第２図（ｇ）に示すようにリソグラフィー技術に
よシ、ベースコンタクトを開孔し、それぞれペース電極
２１８．エミッタ電極２１９．コレクタ電極２２０を形
成することによって、トランジスタを得ることができる
。
よシ、ベースコンタクトを開孔し、それぞれペース電極
２１８．エミッタ電極２１９．コレクタ電極２２０を形
成することによって、トランジスタを得ることができる
。
以上説明したように、本発明によれは、自己整合によシ
ネ活性ペース領域とエミッタ領域の高濃度の不純物層を
接触することなくその距離を高精度に制御することが可
能であシ、エミ、り、ベース間の接合容［を増加するこ
となく、ベース抵抗を小さくすることができる。更に、
エミッタ領域面下の活性ベース領域の底面を平担に保つ
ことができ、均一なベース幅を得ることができる。従っ
て高速のバイポーラトランジスタを含む半導体装置を再
現性良く形成することができる。
ネ活性ペース領域とエミッタ領域の高濃度の不純物層を
接触することなくその距離を高精度に制御することが可
能であシ、エミ、り、ベース間の接合容［を増加するこ
となく、ベース抵抗を小さくすることができる。更に、
エミッタ領域面下の活性ベース領域の底面を平担に保つ
ことができ、均一なベース幅を得ることができる。従っ
て高速のバイポーラトランジスタを含む半導体装置を再
現性良く形成することができる。
第１図（ａｌ〜（ｄ）は従来のバイポーラトランジスタ
の製造方法全説明するために工程順に示した断面図、第
２図（ａ）〜（ｇ）は不発明の一実施例を説明するため
の工程順に示した断面図である。 ２０１・・・・・・シリコン基板、２０２・・・・・・
埋込み層。 ２０３・・・・・・エピタキシャル層ｔ ２０４，２０
５゜２０６．２１２．２１４・・・・・・シリコン酸化
膜、２０７・・・・・・コレクタリン領域、２０８・山
・・ペース領域。 ２０９・・・・・・シリコン窒化膜（第１の絶縁膜）
、 ２１０・・・・・・多結晶シリコン膜、２１１・・
印・シリコン窒化膜（第２の絶縁膜）、２１２・・・・
・・多結晶シリコン膜側面の酸化膜、２１３・・・・・
・グラフトベース領域、２１４・・・・・・シリコン酸
化膜（第３の絶縁膜）、２１５・・・・・エミッタコン
タクト用孔、２１６・・・・・・コレクタコンタクト用
孔、２１７・・・・・・エミッタ領域、２１８・・・・
・・ベース電極、２１９・・・・・・エミッタ電極、２
２０・・・・・・コレクタ電極。 ↓ ＋ 壷 壷 ↓ 番 筋Ｉ閃 １ ↓ ↓ ↓ 方？閉
の製造方法全説明するために工程順に示した断面図、第
２図（ａ）〜（ｇ）は不発明の一実施例を説明するため
の工程順に示した断面図である。 ２０１・・・・・・シリコン基板、２０２・・・・・・
埋込み層。 ２０３・・・・・・エピタキシャル層ｔ ２０４，２０
５゜２０６．２１２．２１４・・・・・・シリコン酸化
膜、２０７・・・・・・コレクタリン領域、２０８・山
・・ペース領域。 ２０９・・・・・・シリコン窒化膜（第１の絶縁膜）
、 ２１０・・・・・・多結晶シリコン膜、２１１・・
印・シリコン窒化膜（第２の絶縁膜）、２１２・・・・
・・多結晶シリコン膜側面の酸化膜、２１３・・・・・
・グラフトベース領域、２１４・・・・・・シリコン酸
化膜（第３の絶縁膜）、２１５・・・・・エミッタコン
タクト用孔、２１６・・・・・・コレクタコンタクト用
孔、２１７・・・・・・エミッタ領域、２１８・・・・
・・ベース電極、２１９・・・・・・エミッタ電極、２
２０・・・・・・コレクタ電極。 ↓ ＋ 壷 壷 ↓ 番 筋Ｉ閃 １ ↓ ↓ ↓ 方？閉
Claims (1)
- 半導体基板の一主面に第１の絶縁膜、続いて多結晶シリ
コン膜、更に第２の絶縁展金重ねて形成する工程と、前
記第２の絶縁膜及び多結晶シリコンＪ換を選択的に除去
し両Ｍｆｅパターン化する工程と、前記パターンをマス
クにしてイオン打込みを行ない不活性ベース領域を形成
する工程と、前記多結晶シリコンパターンを自己整合的
に縮小し全面に第３の絶縁膜を被層する工程と、前記多
結晶シリコン血を除去した後残存する第３の絶縁膜をマ
スクとしてエツチングし第１の絶縁膜に開孔部を形成す
る工程と、第１の絶縁膜をマスクとしてエツチングし前
記開孔部の絶縁膜を除去し半導体基板を露出する工程と
、前記露出部を通して不純物を導入しエミッタ領域を形
成する工程とを含むこと全特徴とする半導体装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25010783A JPS60140757A (ja) | 1983-12-27 | 1983-12-27 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25010783A JPS60140757A (ja) | 1983-12-27 | 1983-12-27 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60140757A true JPS60140757A (ja) | 1985-07-25 |
Family
ID=17202920
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25010783A Pending JPS60140757A (ja) | 1983-12-27 | 1983-12-27 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60140757A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01122161A (ja) * | 1987-11-05 | 1989-05-15 | Fuji Electric Co Ltd | 縦形バイポーラトランジスタ |
| US5234859A (en) * | 1988-06-28 | 1993-08-10 | Mitsubishi Denki Kabushiki Kaisha | LOCOS type field isolating film and semiconductor memory device formed therewith |
-
1983
- 1983-12-27 JP JP25010783A patent/JPS60140757A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01122161A (ja) * | 1987-11-05 | 1989-05-15 | Fuji Electric Co Ltd | 縦形バイポーラトランジスタ |
| US5234859A (en) * | 1988-06-28 | 1993-08-10 | Mitsubishi Denki Kabushiki Kaisha | LOCOS type field isolating film and semiconductor memory device formed therewith |
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