KR860001586B1 - 반도체장치 및 제조방법 - Google Patents

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Abstract

내용 없음.

Description

반도체장치 및 제조방법
제1도는 종래 방법으로 제조된 셀프 얼라인드(selfaligend) 트랜지스터의 도식적인 부분 단면도.
제2도는 본 발명에 의해 개량된 트랜지스터의 상응하는 도식적인 부분 단면도.
제3도는 상응하는 부분 단면도로서 제3(a)도부터 제3(i)도까지의 순서로 본 발명에 따라 개량된 트랜지스터의 제조 공정의 순서를 도식적으로 나타내고 있다.
본 발명은 쌍극형(bipolar) 반도체장치 및 그 제조방법에 관한 것이다.
본 발명에 의해 제조된 트랜지스터는 자기정합(self-align)된 베이스전극, 베이스 접촉영역, 활성 베이스 영역 및 에미터 영역을 갖는다.
특히 기판의 표면상의 주변부에 베이스-에미터 접합의 안정화를 위한 개선된 구조를 제공하는 것이다.
본 발명은 예를 들자면 종래의 이소 플래너 또는 LOCOS(Local Oxidation of Silicon) 절연과 같은 어떠한 절연법에도 적용될 수 있다.
본 발명에 따른 공정을 셀프 얼라인드트랜지스터의 성능을 안정화시키기 위하여 적용하는 것이 적절하다.
셀프 얼라인 트랜지스터는 셀프 얼라이닝(self-aligning)법으로 에미터 또는 베이스를 제조한 트랜지스터의 명칭이다.
즉, 베이스와 에미터(대부분의 경우에 있어서 그들에 대한 접촉 전극)가 하나의 석판 인쇄 마스크(litho-graphic mask)로 제조된다. 따라서 각 전극에 특수한 마스크를 사용하거나 그들을 서로 정확하게 배열할 필요가 없다.
그러므로 셀프 얼라이닝법을 적용함으로써 극히 정교한 트랜지스터를 제조하는 것이 쉽고 경비 또한 절감된다.
제1도는 종래방법으로 제조된 이소 플래너(Iso-planar)형 셀프 얼라인드트랜지스터의 단면도이다. 이소플래너 트랜지스터란 콜렉터를 효과적으로 장치중의 표면상에 설치된 전극이나 기타 다른 회로 소자(도시되지 않음)에 결합시키기 위한 매몰충을 갖는 산화절연된 플래너 트랜지스터를 뜻한다.
도면을 보면 단지 셀프 얼라인드구조의 요부만 나와 있다.
도면에서 참조숫자 1은 p형 실리콘 기판이고, 참조숫자 2는 n형 매몰층이며, 참조숫자 3은 매몰충 위에 성장된 n형 에피텍셜층으로 된 콜렉터 영역이다. 마찬가지로 4는 전계 산화층, 5는 p+형 베이스 접촉 영역(p형 도전성 불순물로 높게 도핑(doping)된 것), 6은 p형 활성 베이스영역, 7은 n+형 에미터영역(n형 도전성 불순물로 높게 도핑된 것), 8은 폴리실리콘(다결정 실리콘)으로 된 p형 베이스 전극, 9는 폴리실리콘의 산화층, 10은 에미터 전극이다. 도면에서 알 수 있는 것처럼 베이스 에미터 접합 Jf의 주변부는 폴리실리콘으로 된 베이스 전극 8로부터 에미터 전극 10을 분리시키는 열 산화층 9의 엣지에서 끝난다. 폴리실리콘의 열 산화층은 다공성이며 이의 표면상태는 화학적으로 증착시킨 산화층 또는 질화실리콘 막의 표면상태와 비교하며 불안정한 것이다. 따라서 종래방식의 셀프 얼라인드(self-aligned) 트랜지스터에 있어서는 에미터와 베이스 사이에 항복 전압(breakdown voltage)의 저하현상 또는 약간의 누설 전류가 불가피하였다.
또한 장치의 생산호수율과 신뢰성에 문제점이 생기기도 하였다. 그러므로 본 발명의 목적은 성능이 안정되고 생산회수율이 높은 반도체장치 및 그 제조방법을 제공함에 있다.
본 발명은 쌍극형 트랜지스터에 적용될 수 있고, 베이스 접촉 전극이 다결정 실리콘으로 된 셀프 얼라인드 플래너 트랜지스터에 대해 가장 효과적이다.
상기 언급한 목적은 제1도에 나온 종래 구조의 트랜지스터 형태를 제2도의 것으로서 개량함으로써 달성된다.
제2도는 제1도와 유사한 부분을 예시한 것으로서 본 발명에 의한 개량된 트랜지스터의 단면도이다.
여기에 나온 각 구성부분이 표시번호는 제1도와 같다.
제1도와 비교해 보면 개량된 트랜지스터에는 베이스 에미터 접합 Jf주변부를 덮고 있는 질화 실리콘막11이 있다. 질화 실리콘막은 열 산화된 다결정 실리콘에 비하여 밀도가 높고 안정한 물질이다. 더욱이 이것은 순수한 물질로 부터 화학적으로 증착된 것이다. 여기서는 베이스 접촉 전극물질(다결절 실리콘)에 함유되어 있는 것과 같은 도핑 물질(불순물)이 함유되어 있지 않기 때문에 질화 실리콘 막으로 피복된 표면상태는 본래부터 종래의 것보다 더 안정하다. 그리고 베이스와 에미터 사이의 항복전압과 누설 전류가 크게 개선된다.
본 발명에 의한 개량된 트랜지스터의 제조방법에 관해서는 첨부된 도면과 적절한 실시예의 내용에서 명확히 알수 있게 된다.
앞서 나온 바와 같이 본 발명은 셀프 얼라인드 쌍극형 트랜지스터의 개량된 구조에 관한 것이다.
제2도는 본 발명에 의해 개량된 셀프 얼라인드 트랜지스터의 도식적인 단면도이다.
이것의 특징은 기판 표면에 있는 단결정 실리콘 물질(polysilicon)의 다공성 이산화 실리콘층 9로부터 베이스 에미터 접합 Jf의 주변부를 피복하여 보호하기 위하여 질화 실리콘막 11을 제공하는 데 있다.
본 발명에 의하여 제조된 이소 플래너형 셀프 얼라인드 트랜지스터의 한 예가 제2도에 나와 있다. 그것은 n형 에피텍셜층으로 되어 있는 n형 콜렉터영역 3위에 제조되어 있고, 전계 산화층 4에 의해 인접막과 격리되어 있다. 셀프 얼라인드 트랜지스터에 관해서 더욱 상세한 것을 1979년 6월 5일자로 T.H.Ning과 H.N.Yu에 의해 출간된 미국특허 제4,157,269호 및 T.H.Ning 외 다수인에 의한 IEEE Vol. ED-28, No.9, 1981, pp.1010-1013에 나와 있음). 콜렉터 영역 3의 윗부분에는 깊이가 약 4000-5000Å인 p+형의 베이스 접촉부가 5와 두께가 약 3000Å인 p형 활성 베이스영역 6 및 깊이가 약 2000Å인 n
Figure kpo00001
형 에미터영역 7이 종래의 셀프 얼라이닝법에 의하여 각각 제조되었다.
예를 들자면 두께가 100-200Å인 얇은 질화 실리콘(Si3N4)막이 p형의 활성 베이스영역 6와 n
Figure kpo00002
형 에미터 영역 7사이에 형성되는 베이스-에미터 접합 Jf를 피복하기 위하여 제조된다. 질화 실리콘 막 11 표면상에는 다결정 실리콘(폴리실리콘)의 열 산화된 이산화 실리콘층 9가 있다. 이층 9는 폴리실리콘 8의 표면으로 형성되어 있고 베이스 전극 8을 형성하기 위하여 p형 도전성 불순물로 높게 도핑된다. 이산화 실리콘층 9는 n
Figure kpo00003
에미터의 표면에 있는 알루미늄에 의해 형성되는 에미터 전극 10을 상기 언급한 폴리실리콘 베이스 전극 8로 부터 분리시킨다.
제2도에 관해 더 상세히 설명하기로 한다. 숫자 1과 2는 p형 실리콘 기판과 n
Figure kpo00004
형 매몰층을 각각 나타낸다.
도면은 간단히 할 목적으로 트랜지스터의요부만 나타내고 있다. 예를들자면 콜렉터 전극은 도면에는 없는데 보통 종래의 이소플래너 기술에 의해 도면의 외부에 있는 적당한 위치에 제조되어 있다.
여기서 첨가할 것은 상기 언급된 설명과 도면에서는 p형 기판을 일예로 돌고 있다는 점이다. 여기서 분명히 알 수 있는 것은 베이스와 에미터용 물질 및 도핑 물질을 반대형의 도전 물질로 바꾸어 사용해야 하는점 외에는 아무런 변경없이 기타 도전형 기판도 사용할 수 있다는 점이다. 위의 설명은 다음에 본 특허의 명세서에서 설명된다.
공정의 언급된 실시예와 같은 그러한 개선된 트랜지스터를 설명하겠다.
제3도는 제2도에 나온 상응하는 부분의 단면도로서 제3(a)도에서 부터 제3(i)도까지의 순서에 따라 개선된 트랜지스터를 제조하기 위한 공정에 있어서의 진행을 개략적으로 예시한 것이다. 이소 플래너 트랜지스터를 제조하기 위한 일반 공정처렴 p형 실리콘 기판이 제3(a)도에 나타난 바와 같이 사용된다. 기판 1상에서 n
Figure kpo00005
형 매몰층 2와 n형 에피텍셜층 3'가 확산 및 에피텍셜 성장기술에 의해 각각 순서대로 적층된다. 페몰층(3')는 전계 산화층 4에 의해 인접한 층(도면에 없음)과 분리된다.
때때로 장치의 표면상에 제조된 콜렉터 접촉에 매몰층 2를 효과적으로 연결하기 위하여 n
Figure kpo00006
콜렉터 접촉 영역이 격리영역에 제조된다.
그러나 본 발명에서는 명확하게 나와 있지 않으나, 간략히 할 목적으로 이히 도면과 설명에서 생략하겠다.
기판을 압력이 약 0.1-10트로인 암모니아가스(NH3) 중에서 그리고 1050℃ 정도의 온도에서 약 13.56MHz 정도의 고주파 전력을 가해 약 100-200분간 처리한다. 이러한 처리를 직접 질화공정(direct nitridation process)이라 한다. 여기에 관해 더 구체적인 것은 T. Ito에 의하여 Ohm & North Hoolland 사출판, 1982년도 "Semiconductor Technologies" 중 69-81면에 나와 있다.
이 처리에 의해 두께가 100-200Å인 얇은 질화실리콘막 11이 제3(b)도에서 보인 바와 같이 노출된 실리콘 표면상에 형성된다.
이렇게 해서 직접 질화공정으로 처리된 질화실리콘 11을 1차 질화 실리콘 막이라 부른다.
다음에는 종래 방식의 화학진공증착법에 의해 두께가 약 3000-5000Å 정도인 1차 이산화실리콘(SiO2)막 12과 두께가 약 300-1000Å 정도인 2차 질화실리콘막 13을 제3(b)도에 보인 바와 같이 기판상에 순서대로 증착시킨다.
다음에는 제3(b)도에서 보인 바와 같이 종래 방식의 사진 식판 인쇄술에 의해 에미터부가 형성된 부분에서 2차 질화실리콘 막 13 위에 예정된 저항 패턴 14가 형성된다.
여기서 알아두어야 할 것은 상기 언급한 저항 패턴 14를 형성하는 데 사용된 석판 인쇄 마스크는 다음의 공정에 대해서 필요로 하는 유일한 마스크라는 점이다. 에미터와 베이스 영역과 이들의 접촉부 및 접촉전극은 모두 마스크 없이 제조되며, 이들을 정렬할 필요는 없으며 모두가 자기정합(自己整合 : self align)된다. 패턴 14 외부에 있는 2차 질화실리콘막 13을 종래 방식의 반응성 이온 에칭방법에 의해 에칭시킨다. 이러한 공정단계에 의한 패턴 14 외부의 1차 이산화 실리콘막이 2차 질화실리콘막으로 부터 노출된다. 이러한 공정단계는 도면에 나와 있지 않다. 이제 패턴화된 2차 질화실리콘 막 13'를 마스크로써 사용하여 제3(c)도에 있는 바와 같이 습식 에칭방에 의해 노출된 2차 이산화실리콘막을 선택적으로 에칭한다.
이러한 에칭을 위해서는 사이드에칭(side ehching) 공정이 적합하다. 이러한 목적으로 예를들면 불화수소(HF)산과 같은 것에 의한 습식 에칭법을 적용할 수 있다.
상기 언급한 에칭공정에 의해 2차 질화실리콘막 패턴 13'으로 피복된 1차 이산화 실리콘막을 제3(c)도의 12에서처럼 사이드 에칭처리한다. 사이드 에칭처리된 부분의 폭(즉, 사이드에칭 깊이)은 약 3000-5000Å정도이다.
또 질화실리콘 패턴 13'이상의 저항 마스크 14를 마스크로서 사용하여(제3(c)도)에서 다음 도면과 혼동을 피하고자 저항 패선 14을 생략했음) 반응성이온 에칭에 의해 2차 질화실리콘 패턴 13'으로부터 노출된 1차 질화실리콘막 11부분을 선택적으로 에칭한다.
반응성 이온 에칭은 높은 에칭 지향성을 가지고 있으며, 사이드 에칭을 거의 일으키기 않는다. 따라서 에칭된 1차 질화실리콘 막 11'은 2차 질화실리콘 패턴 13'과 거의 동일한 형상을 가진다. 이어서 2차 질화실리콘 패턴 13'위의 저항 패턴 14가 제거된다. 제3(c)도에서 그 결과가 나와 있다.
다음 공정에서 참조숫자 15로 나타낸 부분은 활성 베이스 영역이 되고 질화실리콘 패턴 11'은 베이스 영역의 표면을 피복하는 막이 된다.
다음에 가서는 두께가 예를들면 3000-5000Å 정동인 폴리실리콘 막 8'을 기판의 모든 표면상에 증착시킨다. 이 증착에 의해 2차 질화패턴 13'과 그 외부의 부분(즉, 1차 질화실리콘 패턴 11' 외부의 에피텍셜 패몰층 3'의 표면) 및 전계 산화막 4의 표면을 제3(d)와 같이 폴리실리콘으로 피복한다.
이러한 폴리실리콘의 증착공정을 위하여 도면에 있는 것처럼 증착표면에 대해 측면방향으로 폴리실리콘을 증착하지 않도록 하여 1차 이산화실리콘 막의 과 에칭된 부분이 매몰되지 않도록 하는 방법을 채택하는 것이 적절하다.
이러한 목적을 위하여 폴리실리콘을 스퍼트링(sputtering)하는 것이 적절하다.
다음에는 폴리실리콘층 8'내에 이온 주입법으로 붕소이온(B
Figure kpo00007
) 또는 디플루오르화 붕소 이온(BF2
Figure kpo00008
)의 많은량(약 1016atm/㎠)을 주입하여 폴리실리콘층 8'을 높게 도핑된 폴리실리콘으로 변화시킨다.
이러서 두 개의 질화실리콘 패턴 11', 13'사이에 잔류하는 1차 이산화 실리콘막 12을 플루오르화수소(HF)산과 같은 것으로 습식 에칭에 의하여 제거한다.
에칭 공정에 의해 1차 이산화실리콘막 12에 잔존하는 폴리실리콘 8'과 2차 질화실콘 패턴 13'을 동시에 제거한다.
따라서 제3(e)도에서 처럼 1차 질화실리콘 패턴 11'은 높게 도핑된 폴리실리콘층 18'의 개공(開孔)에서 노출된다.
그 다음 공정에서는 기판을 산화 대기중에서(습한 산소 또는 건조한 산소도 됨) 약 1000℃ 정도로 가얼함으로써 폴리실리콘층 8'의 표면은 선택적으로 산화되어 두께가 약 3000-5000Å 정도인 열 산화층 9를 향성하게 된다.
이와 동시에 폴리실리콘층 8'내에 주입된 도핑물질(즉, 붕소)은 n형의 에피텍셜 페몰층 3'에 확산되어 두께가 약 4000-5000Å인 p
Figure kpo00009
형 베이스 접촉부를 형성하게 된다.(제3(f)도). 때에 따라서는 이러한 형식의 확산을 고체간 확산이라 부르기도 한다.
다음에 1차 질화실리콘 막 11을 통해서 약 1014atm/㎠량의 붕소를 30-40KeV로 n형 에피텍셜층 3'에 주입한다. 이러한 이온 주입공정에 있어서 열적 이산화 실리콘층 9를 마스크로 사용한다. 붕소를 n형 에피데셜층에 선택적으로 주입한다. 제3(f)도에서 사선부분 6'는 붕소가 주입되는 부분이다.
다음에 열 산화층 9에 의해 제한된 부분에 노출되어 있는 1차 질화실리콘막 11을 가열된 인산(H3PO4)에 의한 습식 에칭법 또는 반응성 이온 에칭법으로 선택적으로 에칭한다.
이 방법에 의하여 제3(g)도에 있는 것처럴 베이스 접촉부 5 주병에 1차 질화실리콘 막 11이 남겨지며 이산화실리콘층 9과 경계를 이룬다.
약 1015-1016atm/㎠량의 비소 이온(As)을 제3(g)도에서 처럼 붕소 주입영역 6'의 상부영역 7'에 주입한다. 주입 후 기판을 보통 이온 주입법으로 어닐링(annealing)한다. 주입된 불순물은 (즉, 붕소와 비소) 이러한 어닐링 처리에 의해 재분포된다. 각 도핑물질의 분포되는 깊이 차와 확산계수의 차에 따라 깊이가 약 3000Å인 p형 활성베이스 영역 6과 깊이가 약 2000Å인 n형 에미터영역 7이 각각 형성된다.
이 어닐링 처리에 의해 각 도핑물질이 확산되며, 활성 베이스영역 6이 확장되어 베이스 접촉부 5에 접하게 된다.
에미터 영역도 제3(h)도에서 처럼 1차 질화실리콘 막 1의 아리부분으로 확장된다. 따라서 질화실리콘 막 11 아래에서 베이스-에미터 접합이 보호된다.
마지막으로 제3(i)도에서 보인 바와 같이 알루미늄과 실리콘 합금으는 된 에미터 접촉전극 10이 에미터 표면에 제조된다. 베이스 접촉 전극으로서 높게 도핑된 폴리실리콘층 8이 사용된다. 베이스와 에미터 전극들은 이산화 실리콘 9에 의해 상호간에 분리된다.
도면에 나와 있지도 않고 위의 설명에도 없지만 종래방식에 따라 각각 적당한 위치에 콜렉터 전극과 배선이 제조되고 표면에 패시베이션(passivation) 막을 코우팅한 다음 공정을 완료한다.
위의 설명에서 알 수 있는 것처험 베이스, 에미터 및 이들의 접촉 전극 제조에 상용된 마스크는 제3(b)도의 저항 패턴 14을 형성하기 위한 마스크 뿐이다. 기타 여하한 마스크도 필요없으며, 적극은 모두 자기 정합된다.
IC용의 정교한 패턴을 제조하는 것이 편리하다. 따라서 회수율도 커지게 되고 질화실리콘막 아래에 보호된 베이스-에미터 접합은 성능을 안정화시키며 항복 전압이 커진다.
셀프 얼라인드 트랜지스터의 제기된 실시예에 대해 상기 설명한 예에서 알 수 있는 것처럼 본 발명의 방법에 따라 제조된 트랜지스터의 베이스-에미터 접합 부위는 직접 질화 공정으로 증착된 질화 실리콘막에 의해 피복되어 보호된다.
이러한 직접 질환된 실리콘막은 거의 불순물이 함유되지 않으면 그 표면 상태가 안정하며 이산화실리콘막에 비해 조밀하다. 더욱이 방수성과 내약품이 있는 우수한 절연막이다.
따라서 본 발명에 의한 공정은 다공성 폴리실리콘의 산화층에 의해 베이스-에미터 접합 주변부가 피복된 구조를 가진 종래 방법으로 제조된 셀프 얼라인드 트랜지스터에 비해 고 품질 고 신뢰성을 갖는 셀프 얼라인드 트랜지스터를 제공한다. 여기서 분명히 알수 있는 것을 본 발명은 이소플래너 구조 뿐만 아니라 LOCOS 절연 트랜지스터에 도 적용할 수 있고 종래 방식의 확산 절연식 트랜지스터에도 적용할 수 있다는 점이다.
그리고 npn형 및 pnp형 트랜지스터에도 적용할 수 있다. 본 발명의 취지는 실리콘 물질 이외의 것으로 제조된 반도체 장치에도 확대될 수 있다.

Claims (12)

  1. (가) 베이스 접촉부와, (나) 상기 베이스 접촉부에 연결된 활성 베이스 영역과, (다) 상기 활성 베이스 영역에 제조된 에미터와, (라) 상기 베이스 접촉부상에 제조된 다결정 실리콘으로 된 베이스 접촉 전극과, (마) 기판 표면의 베이스-에미터 접합 주변부를 피복하는 질화실리콘막을 포함하는 반도체 장치에 있어서, 다결정 실리콘 베이스 접촉 표면의 산화된 층에 의하여 상기 베이스와 상기 에미터를 서로 절연시키고 상기 산화층이 질화 실리콘막 위에 경계를 이루는 것을 특징으로 하는 반도체장치.
  2. 청구범위 제1항에 있어서 상기 베이스 접촉이 셀프 얼라인드 베이스 접촉부를 이루는 반도체장치.
  3. 청구범위 제1항에 있어서, 상기 활성 베이스영역이 셀프 일라인드 활성 베이스를 이루는 반도체장치.
  4. 청구범위 제1항에 있어서, 상기 에미터가 셀프 얼라인드 에미터인 반도체장치.
  5. 청구범위 제1항에 있어서, 셀프 얼라인드 트랜지스터인 반도체장치.
  6. 청구범위 제1항 내지 제5항 중 어느 한 항에 있어서, 실리콘 트랜지스터인 반도체장치.
  7. 실리콘 다결정체로 된 베이스 접촉물질로 부터 분리된 에미터를 가지는 반도체 장치를 제조하는 방법에 있어서, 열에 의하여 산화된 실리콘 다결정체층이, (a) 첫번째 질화실리콘막(film)으로 첫번째 도전형 반도체 기판의 표면을 코팅하고, (b) 상기 첫번째 질화 실리콘막의 표면상에 첫번째 이산화실리콘 막과 두번째 질화살리콘 막의 순서로 적층하고, (c) 상기 패턴의 외측 부분에서 상기 첫번째 이산화실리콘 막을 노출시키기 위하여 상기 두번째 질화 실리콘막을 패턴화하고, (d) 두번째 질화 실리콘막의 상기 패턴의 외측부분의 상기 첫번째 질화살리콘 막을 노출시키기 위하여 첫번째 이산화실리콘막을 에칭(etching)시키고, 동시에 상기 두번째 질화실리콘막의 상기 패턴 아래의 상기 첫번째 이산화실리콘막내에 사이드 에칭부분을 제공하고, (e) 두번째 질화실리콘 막의 상기 패턴의 외측에 노출된 상기 첫번째 질화실리콘 막을 선택적으로 에칭시키고, (f) 상기 두번째 질화실리콘 패턴의 외측에 노출된 상기 첫번째 질화실리콘 막의 표면상에 그리고 상기 두번째 질화실리콘 패턴 상에 높게 도핑된 두번째 도전형 다결정 실리콘층을 제공하고, (g) 상기 첫번째 이산화실리콘 막을 에칭시키고, 동시에 그 위에 상기 다결정 실리콘과 상기 두번째 질화실리콘 패턴을 제거하고, (h) 반도체 기판의 표면상에 남아 있는 상기 다결정 실리콘층의 표면상에 열산화된 이산화 실리콘층을 제공하고 동시에 두번째 도전형 반도체 물질의 베이스 접촉 영역을 정하기 위하여 상기 다결정 실리콘층에 포함된 두번째 도전형 물질을 상기 첫번째 도전형 반도체 기판에 확산시키고, (i) 상기 첫번째 질환실리콘 막을 통하여 상기 첫번째 형태의 반도체 물질에 두번째 도전형 물질을 이온 주입에 의하여 선택적으로 주입하고 마스크로서 상기 열산화된 이산화실리콘 층을 가지는 상기 다결정 실리콘층을 사용하고, (j) 이산화실리콘층을 가지는 상기 다결정실리콘층으로 부터 노출되는 상기 첫번째 질화실리콘 막을 선택적으로 에칭시키고, (k) 상기 두번째 도전형 불순물이 주입된 면적에 이온주입에 의하여 첫번째 도전성형 불순물을 선택적으로 주입하고, 마스크로서 상기 열 산화된 이산화 실리콘층을 가지는 상기 실리콘 다결정층을 사용하고, (l) 각각 첫번째 도전형의 에미터 영역과 두번째 도전형의 활성 베이스영역을 형성하기 위하여 열처리에 의하여 상기 이온주입된 첫번째와 두번째 도전형 불순물을 어닐링(annealing)하는 공정을 포함하는 것을 특징으로 하는 반도체 제조방법.
  8. 청구범위 제7항에 있어서, 상기 (a)공정이 직접 질화법인 반도체 장치 제조방법.
  9. 청구범위 제7항에 있어서, 상기 (b)공정이 화학 증착공정인 반도체 장치 제조방법.
  10. 청구범위 제7항에 있어서, 상기 (f)공정이 다결정 실리콘의 증발 또는 스퍼터링공전인 반도체 장치 제조방법.
  11. 청구범위 제7항에 있어서, 상기 (h)공정에 의해 상기 베이스 접촉부를 제공하는 상기 공정이 고체간 확산 공정인 반도체 장치 제조방법.
  12. 청구범위 제7항 내지 제10항중 어느 한 항에 있어서, 상기 반도체 기판이 실리콘 기판인 반도체 장치 제조방법.
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