JPH07118478B2 - 横方向トランジスタの製造方法 - Google Patents
横方向トランジスタの製造方法Info
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- JPH07118478B2 JPH07118478B2 JP59061303A JP6130384A JPH07118478B2 JP H07118478 B2 JPH07118478 B2 JP H07118478B2 JP 59061303 A JP59061303 A JP 59061303A JP 6130384 A JP6130384 A JP 6130384A JP H07118478 B2 JPH07118478 B2 JP H07118478B2
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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Description
【発明の詳細な説明】 本発明は横方向バイポーラ・トランジスタ及びその製造
法、さらに具体的には縦型双極性トランジスタと組合さ
れる、もしくは組合されない横型双極性トランジスタ及
びその製造法に関する。
法、さらに具体的には縦型双極性トランジスタと組合さ
れる、もしくは組合されない横型双極性トランジスタ及
びその製造法に関する。
［従来技法の背景］ 例えば、PNPトランジスタ及びNPNトランジスタを有する
相補型双極性集積回路はデイジタル論理装置に使用され
るに望ましい。しかしながら、集積回路中に相補型双極
性構造体を製造する事はいくらか困難であり、製造時の
問題を克服する試みは縦型NPNトランジスタ及び横型PNP
トランジスタの組合せを同時に製造する事であつた。こ
の型の相補型装置及び製造法の例は米国特許第3524113
号に見られる。この特許の一実施例では横型PNP装置及
び縦型NPN装置が同じ単結晶ケイ素のポケット内に形成
され、縦型NPNトランジスタのコレクタ及び横型PNPトラ
ンジスタのベースが共通になつている。この型の相補構
造体の他の例は米国特許第3971059号に見出され、横型
の構造体中のＮ型エピタキシヤル層がベース領域をな
し、エミツタ及びコレクタ領域はベース領域内に互いに
離れて位置付けられている。横型PNPトランジスタのエ
ミツタ及びコレクタ領域はいずれも、２重拡散縦型PNP
トランジスタのベース領域を形成するのに使用される拡
散段階中に、形成される。従つて縦型NPNトランジスタ
を形成した後には高温度処理段階は必要とされない。さ
らに他の例は例えば米国特許第4196440号に見出され
る。ここでは横型PNP及び縦型NPN装置が単結晶ケイ素ポ
ケット中に存在し、２酸化ケイ素の絶縁体がポケットを
取巻き、そしてこの絶縁体が隔離された単結晶領域の下
面を部分的に囲む様になつている。
相補型双極性集積回路はデイジタル論理装置に使用され
るに望ましい。しかしながら、集積回路中に相補型双極
性構造体を製造する事はいくらか困難であり、製造時の
問題を克服する試みは縦型NPNトランジスタ及び横型PNP
トランジスタの組合せを同時に製造する事であつた。こ
の型の相補型装置及び製造法の例は米国特許第3524113
号に見られる。この特許の一実施例では横型PNP装置及
び縦型NPN装置が同じ単結晶ケイ素のポケット内に形成
され、縦型NPNトランジスタのコレクタ及び横型PNPトラ
ンジスタのベースが共通になつている。この型の相補構
造体の他の例は米国特許第3971059号に見出され、横型
の構造体中のＮ型エピタキシヤル層がベース領域をな
し、エミツタ及びコレクタ領域はベース領域内に互いに
離れて位置付けられている。横型PNPトランジスタのエ
ミツタ及びコレクタ領域はいずれも、２重拡散縦型PNP
トランジスタのベース領域を形成するのに使用される拡
散段階中に、形成される。従つて縦型NPNトランジスタ
を形成した後には高温度処理段階は必要とされない。さ
らに他の例は例えば米国特許第4196440号に見出され
る。ここでは横型PNP及び縦型NPN装置が単結晶ケイ素ポ
ケット中に存在し、２酸化ケイ素の絶縁体がポケットを
取巻き、そしてこの絶縁体が隔離された単結晶領域の下
面を部分的に囲む様になつている。
独立した横型のPNP装置も従来技法で周知である。例え
ば米国特許第3615939号は横型トランジスタ装置を説明
しているが、装置は部分的にチヤンネルの側方周辺内に
形成されている。拡散コレクタ領域及びベース領域がエ
ミツタ周辺領域を取巻いている。IBM Technical Disclo
sure Bulletin Vol.21,No.7（1978年12月）第2753頁及
び第2754頁には多結晶ケイ素パターンから外方向へ不純
物を拡散させてエミツタ及びベース領域を形成する横型
PNP装置を開示している。この多結晶ケイ素パターンは
このようにして形成された拡散領域に対するオーミツク
・コンタクトとして使用されている。
ば米国特許第3615939号は横型トランジスタ装置を説明
しているが、装置は部分的にチヤンネルの側方周辺内に
形成されている。拡散コレクタ領域及びベース領域がエ
ミツタ周辺領域を取巻いている。IBM Technical Disclo
sure Bulletin Vol.21,No.7（1978年12月）第2753頁及
び第2754頁には多結晶ケイ素パターンから外方向へ不純
物を拡散させてエミツタ及びベース領域を形成する横型
PNP装置を開示している。この多結晶ケイ素パターンは
このようにして形成された拡散領域に対するオーミツク
・コンタクトとして使用されている。
上に説明されたこれ等の装置は従来使用されたものであ
るがすべてのこの様な製造過程並びに結果としての横型
PNP装置及びその相補型集積回路中における縦型NPN装置
との組合せには基本的欠陥がある。何故横方向PNPトラ
ンジスタが低利得装置であるかについては基本的には２
つの理由がある。先づ、電流利得及び遮断周波数を決定
する際の臨界パラメータであるベース幅Wbが写真食刻技
法の精度によつて決定され、縦型NPNトランジスタのベ
ース幅と比較して通常極めて大きい。たとえば通常横型
PNPトランジスタのWbは1.0ミクロンより大きい。第２に
横型PNPトランジスタのベース及びエミツタ間の寄生PNP
トランジスタによる寄生ダイオードが存在し、これがト
ランジスタの電流を大いに減少している。横型PNPトラ
ンジスタの電流がこの寄生トランジスタによつて減少さ
れる程度は寄生トランジスタの寸法と共に増大し、この
寸法は横型PNPトランジスタのエミツタ領域の底面の面
積に比例する。従つて横型PNPの電流利得を増大するた
めには、トランジスタのベース幅及びエミツタ領域を小
さくしなければならない。
るがすべてのこの様な製造過程並びに結果としての横型
PNP装置及びその相補型集積回路中における縦型NPN装置
との組合せには基本的欠陥がある。何故横方向PNPトラ
ンジスタが低利得装置であるかについては基本的には２
つの理由がある。先づ、電流利得及び遮断周波数を決定
する際の臨界パラメータであるベース幅Wbが写真食刻技
法の精度によつて決定され、縦型NPNトランジスタのベ
ース幅と比較して通常極めて大きい。たとえば通常横型
PNPトランジスタのWbは1.0ミクロンより大きい。第２に
横型PNPトランジスタのベース及びエミツタ間の寄生PNP
トランジスタによる寄生ダイオードが存在し、これがト
ランジスタの電流を大いに減少している。横型PNPトラ
ンジスタの電流がこの寄生トランジスタによつて減少さ
れる程度は寄生トランジスタの寸法と共に増大し、この
寸法は横型PNPトランジスタのエミツタ領域の底面の面
積に比例する。従つて横型PNPの電流利得を増大するた
めには、トランジスタのベース幅及びエミツタ領域を小
さくしなければならない。
本発明の目的は横型トランジスタのベース幅及びエミツ
タ領域の寸法が最小にされた構造体及びその製造法を与
える事にある。本発明の一実施例に従えば、横型トラン
ジスタのエミツタ・コンタクトの下に埋没された２酸化
ケイ素絶縁体の使用によつて横型トランジスタの寄生ト
ランジスタが殆ど全面的に除去される。
タ領域の寸法が最小にされた構造体及びその製造法を与
える事にある。本発明の一実施例に従えば、横型トラン
ジスタのエミツタ・コンタクトの下に埋没された２酸化
ケイ素絶縁体の使用によつて横型トランジスタの寄生ト
ランジスタが殆ど全面的に除去される。
［発明の要約］ 本発明に従い、ベース幅及びエミツタ領域が最小にされ
た横型トランジスタが与えられる。横型トランジスタの
これ等の要素を最小にする事によつて高いパホーマンス
が与えられる。代表的にはPNPトランジスタであり得る
横型トランジスタは埋没即ち埋設Ｎ＋領域を有する単結
晶半導体の基体中に形成される。Ｐ＋型エミツタ領域が
基体内に存在する。Ｎ型ベース領域はエミツタ領域の側
面の周辺に存在する。Ｐ＋型コレクタ領域は基体中にベ
ース領域のまわりに存在する。エミツタ用の第１のＰ＋
多結晶ケイ素層はエミツタ領域と物理的及び電気的に接
触し、その電気的コンタクトとして働く。第２のＰ＋多
結晶ケイ素層が基体の表面に存在し、コレクタ領域と物
理的及び電気的接触をなしている。第２のＰ＋多結晶ケ
イ素層の端にある垂直絶縁体層が２つの多結晶ケイ素層
を隔離する。Ｎベース領域の表面は垂直絶縁体層の幅の
下に存在する。基体の表面から埋没Ｎ＋領域に延びるＮ
＋貫通領域がＮ＋埋没層を介してベース領域に対する電
気的コンタクトとして働く。垂直絶縁体の幅は、横型PN
Pトランジスタの所望のベース幅に横型PNPトランジスタ
のコレクタ及びエミツタ接合の横方向拡散部の長さを加
えたものに等しい。好ましい構造体は底部に２酸化ケイ
素のような絶縁体層を有するチヤンネルもしくは溝の周
辺に形成されたエミツタを有する。寄生トランジスタは
殆どこの埋没酸化物絶縁体によつて除去される。
た横型トランジスタが与えられる。横型トランジスタの
これ等の要素を最小にする事によつて高いパホーマンス
が与えられる。代表的にはPNPトランジスタであり得る
横型トランジスタは埋没即ち埋設Ｎ＋領域を有する単結
晶半導体の基体中に形成される。Ｐ＋型エミツタ領域が
基体内に存在する。Ｎ型ベース領域はエミツタ領域の側
面の周辺に存在する。Ｐ＋型コレクタ領域は基体中にベ
ース領域のまわりに存在する。エミツタ用の第１のＰ＋
多結晶ケイ素層はエミツタ領域と物理的及び電気的に接
触し、その電気的コンタクトとして働く。第２のＰ＋多
結晶ケイ素層が基体の表面に存在し、コレクタ領域と物
理的及び電気的接触をなしている。第２のＰ＋多結晶ケ
イ素層の端にある垂直絶縁体層が２つの多結晶ケイ素層
を隔離する。Ｎベース領域の表面は垂直絶縁体層の幅の
下に存在する。基体の表面から埋没Ｎ＋領域に延びるＮ
＋貫通領域がＮ＋埋没層を介してベース領域に対する電
気的コンタクトとして働く。垂直絶縁体の幅は、横型PN
Pトランジスタの所望のベース幅に横型PNPトランジスタ
のコレクタ及びエミツタ接合の横方向拡散部の長さを加
えたものに等しい。好ましい構造体は底部に２酸化ケイ
素のような絶縁体層を有するチヤンネルもしくは溝の周
辺に形成されたエミツタを有する。寄生トランジスタは
殆どこの埋没酸化物絶縁体によつて除去される。
次にＰ型基板、その上のＮ型エピタキシヤル層、基板と
エミツタ層の境界に存在する埋没Ｎ＋型領域のパターン
により成る単結晶半導体基体中に形成される横型PNP及
び縦型NPNトランジスタ構造体について説明する。指定
されたPNP及びNPNトランジスタ領域を取巻き基体迄延
び、埋没Ｎ＋領域のパターンの１つを他から完全に隔離
する深い絶縁体隔離領域が形成される。横型PNPトラン
ジスタ構造体はＰ型エミツタ領域、エミツタ領域の周辺
を取巻くＮ型ベース領域、ベース領域を取巻く、基体中
のＰ型コレクタ領域を含む。第１のＰ＋多結晶ケイ素層
がエミツタ領域に物理的及び電気的コンタクトをなし、
基体の表面上にある第２のＰ＋多結晶ケイ素層がコレク
タ領域と物理的及び電気的コンタクトをなし、第２の多
結晶ケイ素層の端上の垂直絶縁体層が２つの多結晶ケイ
素層を互に絶縁している。横型トランジスタのベース領
域の表面は垂直絶縁体層の幅の下に位置付けられてい
る。好ましい実施例においては、エミツタ領域は底部に
２酸化ケイ素の如き隔離絶縁体を有する溝もしくはチヤ
ンネルの周辺に存在する。横型PNPトランジスタに隣接
してＮ＋型エミツタ領域を含み、エミツタ領域を取巻く
Ｐ裳ベース領域、該ベース領域と電気的コンタクトをな
す第３のＰ＋多結晶ケイ素層及びエミツタ領域と電気的
コンタクトをなす第４のＮ＋多結晶ケイ素層を含む縦型
NPNトランジスタが存在する。Ｎ＋貫通領域が基体の表
面から埋没Ｎ＋領域に延びている。埋没Ｎ＋領域に達す
るこの貫通領域は横型PNPトランジスタのベース・コン
タクト及び縦型トランジスタのコレクタ・コンタクトを
なす。表面の絶縁体隔離領域がNPNベース−エミツタ領
域をＮ＋貫通領域から隔離し、PNP領域を隔離してい
る。
エミツタ層の境界に存在する埋没Ｎ＋型領域のパターン
により成る単結晶半導体基体中に形成される横型PNP及
び縦型NPNトランジスタ構造体について説明する。指定
されたPNP及びNPNトランジスタ領域を取巻き基体迄延
び、埋没Ｎ＋領域のパターンの１つを他から完全に隔離
する深い絶縁体隔離領域が形成される。横型PNPトラン
ジスタ構造体はＰ型エミツタ領域、エミツタ領域の周辺
を取巻くＮ型ベース領域、ベース領域を取巻く、基体中
のＰ型コレクタ領域を含む。第１のＰ＋多結晶ケイ素層
がエミツタ領域に物理的及び電気的コンタクトをなし、
基体の表面上にある第２のＰ＋多結晶ケイ素層がコレク
タ領域と物理的及び電気的コンタクトをなし、第２の多
結晶ケイ素層の端上の垂直絶縁体層が２つの多結晶ケイ
素層を互に絶縁している。横型トランジスタのベース領
域の表面は垂直絶縁体層の幅の下に位置付けられてい
る。好ましい実施例においては、エミツタ領域は底部に
２酸化ケイ素の如き隔離絶縁体を有する溝もしくはチヤ
ンネルの周辺に存在する。横型PNPトランジスタに隣接
してＮ＋型エミツタ領域を含み、エミツタ領域を取巻く
Ｐ裳ベース領域、該ベース領域と電気的コンタクトをな
す第３のＰ＋多結晶ケイ素層及びエミツタ領域と電気的
コンタクトをなす第４のＮ＋多結晶ケイ素層を含む縦型
NPNトランジスタが存在する。Ｎ＋貫通領域が基体の表
面から埋没Ｎ＋領域に延びている。埋没Ｎ＋領域に達す
るこの貫通領域は横型PNPトランジスタのベース・コン
タクト及び縦型トランジスタのコレクタ・コンタクトを
なす。表面の絶縁体隔離領域がNPNベース−エミツタ領
域をＮ＋貫通領域から隔離し、PNP領域を隔離してい
る。
上述の高パホーマンスの横型トランジスタは先づ主面を
有する単結晶半導体基体、所望のトランジスタがPNPト
ランジスタである場合に埋没Ｎ＋領域を与える事によつ
て形成される。トランジスタのコレクタ領域は所望の領
域にＰ型不純物を拡散する事によつて表面中に形成され
る。第１のＰ＋結晶ケイ素層が表面上に、層の一部がコ
レクタ領域と直接接触する様に形成される。絶縁体層が
第１のＰ＋多結晶ケイ素層の上部表面上に形成される。
第１の多結晶ケイ素層及び絶縁体層は略垂直端をなす様
にパターン化される。即ちこれ等の層はトランジスタの
エミツタ及びベース領域である様に指定された領域上か
ら除去される。Ｎ型不純物が指定されたエミツタ及びベ
ース領域に拡散される。垂直絶縁体が多結晶ケイ素層の
垂直端上に形成される。この様に形成された構造体は第
１の多結晶ケイ素層から外方拡散によつてコレクタ領域
を形成するに十分な温度に加熱される。第２のＰ＋多結
晶ケイ素層がトランジスタのエミツタ領域として指定さ
れた領域上に形成される。この構造体は第２の多結晶ケ
イ素層から外方拡散によつてＰ＋エミツタ領域が形成さ
れ、垂直絶縁体の下に存在するベース領域を画定する様
に加熱される。コンタクトがトランジスタに形成される
が、第１の多結晶ケイ素層はコレクタ・コンタクトをな
し、第２の多結晶ケイ素層はエミツタ・コンタクトをな
し、表面からのＮ＋貫通体は埋没Ｎ＋領域を介してベー
ス・コンタクトをなす。上述の横型PNP装置の場合と同
じく、エミツタは溝もしくはチヤンネル中に存在する。
これを達成するための方法は食刻マスクとして最上部絶
縁体及び垂直絶縁体によつてパターン化された第１の多
結晶ケイ素層を使用して単結晶半導体基体を食刻して実
質的に垂直な壁を有する溝を与える事を含む。次に酸素
が溝の底にイオン・インプラントされ、溝の底に２酸化
ケイ素領域が形成される。第２のＰ＋多結晶ケイ素層が
次に表面上に形成され、この材料によつて溝が充填され
る。この構造体を加熱する事によつてＰ＋多結晶ケイ素
が充填された溝の側方端のまわりにＰ＋エミツタ領域が
形成される。
有する単結晶半導体基体、所望のトランジスタがPNPト
ランジスタである場合に埋没Ｎ＋領域を与える事によつ
て形成される。トランジスタのコレクタ領域は所望の領
域にＰ型不純物を拡散する事によつて表面中に形成され
る。第１のＰ＋結晶ケイ素層が表面上に、層の一部がコ
レクタ領域と直接接触する様に形成される。絶縁体層が
第１のＰ＋多結晶ケイ素層の上部表面上に形成される。
第１の多結晶ケイ素層及び絶縁体層は略垂直端をなす様
にパターン化される。即ちこれ等の層はトランジスタの
エミツタ及びベース領域である様に指定された領域上か
ら除去される。Ｎ型不純物が指定されたエミツタ及びベ
ース領域に拡散される。垂直絶縁体が多結晶ケイ素層の
垂直端上に形成される。この様に形成された構造体は第
１の多結晶ケイ素層から外方拡散によつてコレクタ領域
を形成するに十分な温度に加熱される。第２のＰ＋多結
晶ケイ素層がトランジスタのエミツタ領域として指定さ
れた領域上に形成される。この構造体は第２の多結晶ケ
イ素層から外方拡散によつてＰ＋エミツタ領域が形成さ
れ、垂直絶縁体の下に存在するベース領域を画定する様
に加熱される。コンタクトがトランジスタに形成される
が、第１の多結晶ケイ素層はコレクタ・コンタクトをな
し、第２の多結晶ケイ素層はエミツタ・コンタクトをな
し、表面からのＮ＋貫通体は埋没Ｎ＋領域を介してベー
ス・コンタクトをなす。上述の横型PNP装置の場合と同
じく、エミツタは溝もしくはチヤンネル中に存在する。
これを達成するための方法は食刻マスクとして最上部絶
縁体及び垂直絶縁体によつてパターン化された第１の多
結晶ケイ素層を使用して単結晶半導体基体を食刻して実
質的に垂直な壁を有する溝を与える事を含む。次に酸素
が溝の底にイオン・インプラントされ、溝の底に２酸化
ケイ素領域が形成される。第２のＰ＋多結晶ケイ素層が
次に表面上に形成され、この材料によつて溝が充填され
る。この構造体を加熱する事によつてＰ＋多結晶ケイ素
が充填された溝の側方端のまわりにＰ＋エミツタ領域が
形成される。
同一半導体基体中に横型NPN及び縦型PNPトランジスタを
製造する方法はＰ型単結晶半体基板、基板中に複数のＮ
＋領域のパターンを与え及びＮ＋領域を有する基板の表
面上にＮエピタキシヤル層を成長させる段階を含む。上
記Ｎエピタキシヤル層の成長中にＮ＋部分が基板からエ
ピタキシヤル層中に成長して埋没Ｎ＋領域が形成され
る。単結晶半導体の隔離領域がその上にエピタキシヤル
層を有する基板中に形成され、上記Ｎ＋領域のパターン
の少なく共一つがNPN及びPNP装置が形成される予定の領
域内に存在する様にされる。指定された横型PNP装置の
表面領域はNPN表面領域のベース−エミツタ領域及びＮ
＋埋没層に接続される共通のＮ＋貫通体に指定された領
域から絶縁体によつて隔離される。次に同じ単結晶半導
体の隔離された領域内に装置が形成される。PNP及びNPN
トランジスタにコンタクトが形成されるが、第１のＰ＋
多結晶ケイ素層の一部はPNPトランジスタのコレクタ・
コンタクトになり、第１のＰ＋多結晶ケイ素層の第２の
部分はNPNトランジスタのベース・コンタクトをなし、
第２の多結晶ケイ素層はPNPトランジスタ・コンタクト
をなし、表面からのＮ＋貫通体はＮ＋埋没層を介して共
通のコンタクトをPNPトランジスタのベース領域及びNPN
トランジスタのコレクタ領域に与え、Ｎ＋多結晶ケイ素
層がNPNエミツタ・コンタクトをなす。
製造する方法はＰ型単結晶半体基板、基板中に複数のＮ
＋領域のパターンを与え及びＮ＋領域を有する基板の表
面上にＮエピタキシヤル層を成長させる段階を含む。上
記Ｎエピタキシヤル層の成長中にＮ＋部分が基板からエ
ピタキシヤル層中に成長して埋没Ｎ＋領域が形成され
る。単結晶半導体の隔離領域がその上にエピタキシヤル
層を有する基板中に形成され、上記Ｎ＋領域のパターン
の少なく共一つがNPN及びPNP装置が形成される予定の領
域内に存在する様にされる。指定された横型PNP装置の
表面領域はNPN表面領域のベース−エミツタ領域及びＮ
＋埋没層に接続される共通のＮ＋貫通体に指定された領
域から絶縁体によつて隔離される。次に同じ単結晶半導
体の隔離された領域内に装置が形成される。PNP及びNPN
トランジスタにコンタクトが形成されるが、第１のＰ＋
多結晶ケイ素層の一部はPNPトランジスタのコレクタ・
コンタクトになり、第１のＰ＋多結晶ケイ素層の第２の
部分はNPNトランジスタのベース・コンタクトをなし、
第２の多結晶ケイ素層はPNPトランジスタ・コンタクト
をなし、表面からのＮ＋貫通体はＮ＋埋没層を介して共
通のコンタクトをPNPトランジスタのベース領域及びNPN
トランジスタのコレクタ領域に与え、Ｎ＋多結晶ケイ素
層がNPNエミツタ・コンタクトをなす。
［本発明の開示］ 第１図乃至第５図を参照して、本発明の方法を使用した
相補型の双極性トランジスタのための製造段階が説明さ
れる。第１図は極めて稠密な双極性集積回路を形成する
ための一つの小さな、拡大されたケイ素基体を示してい
る。単結晶ケイ素のＰ−基板20はその中に薄い平坦なサ
ブコレクタＮ＋拡散部21が形成されている。次にエピタ
キシヤルＮ層22が基板の最上部に成長される。これ等の
過程は例えばNPN双極性トランジスタの形成の標準過程
である。基板は１乃至20オームcmの抵抗値を有する＜10
0＞結晶方向ケイ素ウエハである。サブコレクタ拡散は
代表例として約1020原子/cm3の表面濃度を有する様にヒ
素を使用して行われる。層22を形成するエピタキシヤル
成長過程は約1000℃乃至1200℃の温度でSiCl4/H2もしく
はSiH4混合物を使用する如き通常の技法であり得る。エ
ピタキシヤル成長中Ｎ＋層中の添加物はエピタキシヤル
層に移動する。高密度集積回路のエピタキシヤル層の厚
さは３ミクロンもしくはそれ以下の程度である。
相補型の双極性トランジスタのための製造段階が説明さ
れる。第１図は極めて稠密な双極性集積回路を形成する
ための一つの小さな、拡大されたケイ素基体を示してい
る。単結晶ケイ素のＰ−基板20はその中に薄い平坦なサ
ブコレクタＮ＋拡散部21が形成されている。次にエピタ
キシヤルＮ層22が基板の最上部に成長される。これ等の
過程は例えばNPN双極性トランジスタの形成の標準過程
である。基板は１乃至20オームcmの抵抗値を有する＜10
0＞結晶方向ケイ素ウエハである。サブコレクタ拡散は
代表例として約1020原子/cm3の表面濃度を有する様にヒ
素を使用して行われる。層22を形成するエピタキシヤル
成長過程は約1000℃乃至1200℃の温度でSiCl4/H2もしく
はSiH4混合物を使用する如き通常の技法であり得る。エ
ピタキシヤル成長中Ｎ＋層中の添加物はエピタキシヤル
層に移動する。高密度集積回路のエピタキシヤル層の厚
さは３ミクロンもしくはそれ以下の程度である。
次の段階は単結晶ケイ素のいくつかの領域を他の領域か
ら隔離するための隔離手段の形成を含む。この隔離はPN
接合の逆バイアス、部分的絶縁体隔離もしくは完全な絶
縁体隔離を含む。使用される絶縁体材料は２酸化ケイ
素、ガラス等である。高密度集積回路のための好ましい
隔離手段は絶縁体隔離である。第１図はケイ素基板の単
結晶ケイ素領域を互に隔離する絶縁体領域25及びベース
−エミツタ領域をコレクタ貫通領域から隔離する領域26
による部分的絶縁体隔離を示している。この型の絶縁体
領域を形成する方法は多数存在する。一つのこの様な過
程は米国特許第4104086号に開示されている。この特許
には領域25及び26のための部分的絶縁体隔離を形成する
ための過程が詳細に説明されている。同様に隔離領域27
がエピタキシヤル層22及びサブコレクタ層21を通して基
板20に延びる事が好ましい。これ等の領域27の種々の層
を通して基板に達する様に反応性イオン食刻を行う事に
よつて形成される。次にこの様にして形成された開孔は
熱的酸化及び／もしくは２酸化ケイ素、窒化ケイ素、多
結晶ケイ素の如き材料の一種もしくは組合せによる化学
的蒸着によつて充填される。隔離部分が形成された主表
面はここですべてのマスキング層が除去される。次にＮ
＋貫通領域24が２酸化ケイ素もしくはホトレジスト・マ
スクを使用して形成される。領域24は後の処理段階で形
成され得る。
ら隔離するための隔離手段の形成を含む。この隔離はPN
接合の逆バイアス、部分的絶縁体隔離もしくは完全な絶
縁体隔離を含む。使用される絶縁体材料は２酸化ケイ
素、ガラス等である。高密度集積回路のための好ましい
隔離手段は絶縁体隔離である。第１図はケイ素基板の単
結晶ケイ素領域を互に隔離する絶縁体領域25及びベース
−エミツタ領域をコレクタ貫通領域から隔離する領域26
による部分的絶縁体隔離を示している。この型の絶縁体
領域を形成する方法は多数存在する。一つのこの様な過
程は米国特許第4104086号に開示されている。この特許
には領域25及び26のための部分的絶縁体隔離を形成する
ための過程が詳細に説明されている。同様に隔離領域27
がエピタキシヤル層22及びサブコレクタ層21を通して基
板20に延びる事が好ましい。これ等の領域27の種々の層
を通して基板に達する様に反応性イオン食刻を行う事に
よつて形成される。次にこの様にして形成された開孔は
熱的酸化及び／もしくは２酸化ケイ素、窒化ケイ素、多
結晶ケイ素の如き材料の一種もしくは組合せによる化学
的蒸着によつて充填される。隔離部分が形成された主表
面はここですべてのマスキング層が除去される。次にＮ
＋貫通領域24が２酸化ケイ素もしくはホトレジスト・マ
スクを使用して形成される。領域24は後の処理段階で形
成され得る。
次に表面隔離パターン25、26を有する全表面上に第１の
Ｐ＋多結晶ケイ素層30が付着される。第１の多結晶ケイ
素層30は種々の技法の任意のものによつて付着される
が、その一つは約50乃至1000℃、好ましくは約600℃の
温度でシランを使用するものである。この多結晶ケイ素
層は約50乃至300nm、好ましくは50乃至100nmの厚さを有
する。この実施例の多結晶ケイ素層30は単結晶ケイ素基
板と直接接触している。多結晶ケイ素層30は付着時に添
加されてもよく、もしくは略未添加状態で付着され、そ
の後イオン・インプランテーシヨン及び加熱過程によつ
ても添加され得る。未添加多結晶ケイ素層中におけるイ
オン・インプランテーシヨンの添加量は約１×1014乃至
１×1015イオン/cm2であり、50乃至80KeVのエネルギを
使用してインプラントされる。
Ｐ＋多結晶ケイ素層30が付着される。第１の多結晶ケイ
素層30は種々の技法の任意のものによつて付着される
が、その一つは約50乃至1000℃、好ましくは約600℃の
温度でシランを使用するものである。この多結晶ケイ素
層は約50乃至300nm、好ましくは50乃至100nmの厚さを有
する。この実施例の多結晶ケイ素層30は単結晶ケイ素基
板と直接接触している。多結晶ケイ素層30は付着時に添
加されてもよく、もしくは略未添加状態で付着され、そ
の後イオン・インプランテーシヨン及び加熱過程によつ
ても添加され得る。未添加多結晶ケイ素層中におけるイ
オン・インプランテーシヨンの添加量は約１×1014乃至
１×1015イオン/cm2であり、50乃至80KeVのエネルギを
使用してインプラントされる。
次に絶縁層32が第１の多結晶ケイ素層30上に付着され得
る。層32が２酸化ケイ素より成る場合には、この層は例
えば約800℃もしくはそれ以下の温度、大気圧もしくは
それ以下の圧力の下でSiH4CL2及びN2Oを使用して化合的
に蒸着され得る。この後者の互換実施例の場合には、20
0nmの厚さの２酸化ケイ素を付着するために第１の多結
晶ケイ素層は100nmだけ厚くなければならない。２酸化
ケイ素層の厚さは約50乃至500nmであり、150乃至300nm
の厚さにある事が好ましい。層32は窒化ケイ素もしくは
２酸化ケイ素及び窒化ケイ素の組合せより成り得る。窒
化ケイ素層の付着は米国特許第4089992号に開示されて
いる如く約800℃以上の温度、大気圧以下の圧力、シラ
ン、アンモニア及び窒素キヤリヤ気体を使用する化学的
蒸着によつて行われる。窒素ケイ素層の厚さは約10乃至
200nmで50nmが好ましい。層状構造体30、32は通常の写
真食刻技法によつてパターン化される。ここで重要な事
はパターン化された構造体30、32の端が略垂直をなす事
である。従つて、異方性の反応性イオン食刻が好ましい
食刻過程である。結果の構造体は第１図に示されてい
る。
る。層32が２酸化ケイ素より成る場合には、この層は例
えば約800℃もしくはそれ以下の温度、大気圧もしくは
それ以下の圧力の下でSiH4CL2及びN2Oを使用して化合的
に蒸着され得る。この後者の互換実施例の場合には、20
0nmの厚さの２酸化ケイ素を付着するために第１の多結
晶ケイ素層は100nmだけ厚くなければならない。２酸化
ケイ素層の厚さは約50乃至500nmであり、150乃至300nm
の厚さにある事が好ましい。層32は窒化ケイ素もしくは
２酸化ケイ素及び窒化ケイ素の組合せより成り得る。窒
化ケイ素層の付着は米国特許第4089992号に開示されて
いる如く約800℃以上の温度、大気圧以下の圧力、シラ
ン、アンモニア及び窒素キヤリヤ気体を使用する化学的
蒸着によつて行われる。窒素ケイ素層の厚さは約10乃至
200nmで50nmが好ましい。層状構造体30、32は通常の写
真食刻技法によつてパターン化される。ここで重要な事
はパターン化された構造体30、32の端が略垂直をなす事
である。従つて、異方性の反応性イオン食刻が好ましい
食刻過程である。結果の構造体は第１図に示されてい
る。
層状構造体30及び32に使用される食刻段階はR.G.Friesr
e等のPlasma Process−Proceedings Synposium on Plas
ma Etching and Deposition所載のJ.S.Lechaton及びJ.
L.Mauerの論文“A Model for Etching of silicon in C
l2/Ar Plasma"に説明された如きカーボン・テトラフロ
ライドもしくは塩素化炭化水素を使用する異方性食刻過
程である事が好ましい。窒化ケイ素にはカーボン・テト
ラフロライドCF4、２酸化ケイ素にはCF4−H2及び多結晶
ケイ素にはCF4と云つた如く、層の各々に対しては異な
る食刻剤を使用する事が好ましい。
e等のPlasma Process−Proceedings Synposium on Plas
ma Etching and Deposition所載のJ.S.Lechaton及びJ.
L.Mauerの論文“A Model for Etching of silicon in C
l2/Ar Plasma"に説明された如きカーボン・テトラフロ
ライドもしくは塩素化炭化水素を使用する異方性食刻過
程である事が好ましい。窒化ケイ素にはカーボン・テト
ラフロライドCF4、２酸化ケイ素にはCF4−H2及び多結晶
ケイ素にはCF4と云つた如く、層の各々に対しては異な
る食刻剤を使用する事が好ましい。
これ等の層30、32の開孔は横型PNPトランジスタのベー
ス−エミツタ領域及びコレクタの貫通部分を与えたい個
所に与えられる。
ス−エミツタ領域及びコレクタの貫通部分を与えたい個
所に与えられる。
ベース領域添加レベルは第２図に示された如くＮ−エピ
タキシヤル領域22中にＮ領域34を形成する様に設定さ
れ、ヒ素もしくはリン・イオンを拡散もしくはインプラ
ンテーシヨンが行われる。領域34の表面濃度が1020原子
/cm3の程度である。
タキシヤル領域22中にＮ領域34を形成する様に設定さ
れ、ヒ素もしくはリン・イオンを拡散もしくはインプラ
ンテーシヨンが行われる。領域34の表面濃度が1020原子
/cm3の程度である。
次に側壁絶縁体層36が層状構造体32及び30の垂直側壁上
に形成される。この層36は２酸化ケイ素である事が好ま
しい。しかしながら、この層は窒化ケイ素等もしくはこ
れ等の絶縁体と２酸化ケイ素の組合せより成り得る。２
酸化ケイ素層は450℃のシラン、酸素、約800℃の温度で
SiH2Cl2及びN2Oが、大気圧もしくはそれ以下の圧力で使
用される蒸着処理によつて形成される。この層は層32、
30の水平及び垂直表面上に正確な厚さに均一に付着され
る。側壁36の厚さは所望のベース幅及び横型PNPトラン
ジスタのエミツタ及びコレクタ接合の横方向拡散部の厚
さとなつている。この層36は次いで異方性食刻によつて
水平表面の方が優先的に除去され、垂直壁上の層が残さ
れる。この食刻はたとえば、J.Electrochem.Society,第
124巻、第284C頁（1971年刊）に説明された如くCF4及び
H2気体を使用する反応性イオン食刻システム中で行われ
る。側壁形成の結果は第２図に示されている。側壁36の
厚さは約100乃至500nm間にある事が好ましい。
に形成される。この層36は２酸化ケイ素である事が好ま
しい。しかしながら、この層は窒化ケイ素等もしくはこ
れ等の絶縁体と２酸化ケイ素の組合せより成り得る。２
酸化ケイ素層は450℃のシラン、酸素、約800℃の温度で
SiH2Cl2及びN2Oが、大気圧もしくはそれ以下の圧力で使
用される蒸着処理によつて形成される。この層は層32、
30の水平及び垂直表面上に正確な厚さに均一に付着され
る。側壁36の厚さは所望のベース幅及び横型PNPトラン
ジスタのエミツタ及びコレクタ接合の横方向拡散部の厚
さとなつている。この層36は次いで異方性食刻によつて
水平表面の方が優先的に除去され、垂直壁上の層が残さ
れる。この食刻はたとえば、J.Electrochem.Society,第
124巻、第284C頁（1971年刊）に説明された如くCF4及び
H2気体を使用する反応性イオン食刻システム中で行われ
る。側壁形成の結果は第２図に示されている。側壁36の
厚さは約100乃至500nm間にある事が好ましい。
第３図を参照するに、第２図の構造体の全表面上に第２
のＰ＋多結晶ケイ素層40が付着される。この第２の多結
晶ケイ素層40は第１の多結晶ケイ素層と同様にして付着
されるがその中の導電性導入不純物は第１の多結晶ケイ
素層に関して説明されたのと同様にしてインプラントさ
れる。第２の多結晶ケイ素層にはＰ＋不純物が添加され
る。絶縁体層32に関して説明されたのと同様にして第２
の多結晶ケイ素層上には絶縁体層42が付着される。層状
構造体40、42は通常の写真食刻技法によつてパターン化
される。第１の多結晶ケイ素層に関連して上述された如
くパターン化された構造体40、42の端は異方性の反応性
イオン食刻の使用によつて実質的に垂直にされる事が重
要である。この写真食刻技法によつて横型PNPトランジ
スタのためのエミツタに指定された領域の上だけに第２
の多結晶ケイ素層及び絶縁体40、42が残される。第３図
に示された時点の構造体では第２の多結晶ケイ素層は単
結晶ケイ素層上に直接形成される。垂直NPNトランジス
タの本来のベースのための窓が通常の写真食刻技法を使
用して開けられる。第４図に示された如く層30、32上に
略垂直な側壁を形成するには再び食刻技法が必要にな
る。この垂直側壁は上述の如き異方性の反応性イオン食
刻技法を使用する事によつて得られる。垂直NPNトラン
ジスタの外来ベース領域44、横型PNPトランジスタのコ
レクタ領域46及びエミツタ48を形成するため約10乃至20
分間、約800乃至1000℃の温度で予備的添加剤駆逐が遂
行される。さらに横型PNPトランジスタのエミツタ拡散
領域48は第４図に示された如くコレクターエミツタＰ＋
接合の深さと略等しい深さに駆動される。Ｐ型ベース領
域51を形成するには１×1013乃至１×1016のホウ素原子
/cm2のベース・イオンインプランテーシヨンが50−100K
eVのエネルギで遂行される。この層の表面濃度は１×10
18乃至１×1019ホウ素原子/ccの程度である。
のＰ＋多結晶ケイ素層40が付着される。この第２の多結
晶ケイ素層40は第１の多結晶ケイ素層と同様にして付着
されるがその中の導電性導入不純物は第１の多結晶ケイ
素層に関して説明されたのと同様にしてインプラントさ
れる。第２の多結晶ケイ素層にはＰ＋不純物が添加され
る。絶縁体層32に関して説明されたのと同様にして第２
の多結晶ケイ素層上には絶縁体層42が付着される。層状
構造体40、42は通常の写真食刻技法によつてパターン化
される。第１の多結晶ケイ素層に関連して上述された如
くパターン化された構造体40、42の端は異方性の反応性
イオン食刻の使用によつて実質的に垂直にされる事が重
要である。この写真食刻技法によつて横型PNPトランジ
スタのためのエミツタに指定された領域の上だけに第２
の多結晶ケイ素層及び絶縁体40、42が残される。第３図
に示された時点の構造体では第２の多結晶ケイ素層は単
結晶ケイ素層上に直接形成される。垂直NPNトランジス
タの本来のベースのための窓が通常の写真食刻技法を使
用して開けられる。第４図に示された如く層30、32上に
略垂直な側壁を形成するには再び食刻技法が必要にな
る。この垂直側壁は上述の如き異方性の反応性イオン食
刻技法を使用する事によつて得られる。垂直NPNトラン
ジスタの外来ベース領域44、横型PNPトランジスタのコ
レクタ領域46及びエミツタ48を形成するため約10乃至20
分間、約800乃至1000℃の温度で予備的添加剤駆逐が遂
行される。さらに横型PNPトランジスタのエミツタ拡散
領域48は第４図に示された如くコレクターエミツタＰ＋
接合の深さと略等しい深さに駆動される。Ｐ型ベース領
域51を形成するには１×1013乃至１×1016のホウ素原子
/cm2のベース・イオンインプランテーシヨンが50−100K
eVのエネルギで遂行される。この層の表面濃度は１×10
18乃至１×1019ホウ素原子/ccの程度である。
第５図を詳細に参照するに、絶縁体材料より形成された
側壁構造体49が層状構造体30、32の垂直側壁上に形成さ
れる。この層は２酸化ケイ素よりなる事が好ましいが、
窒化ケイ素等もしくはこれ等の絶縁体と２酸化ケイ素の
組合せが代りに使用され得る。この層は層30、32の垂直
および水平表面上に正確な厚さに均一に付着され得る。
層49は次に水平表面上から優先的に除去される。異方性
食刻によつて実質的に垂直な側壁上の層は残され、側壁
構造体49が形成される。
側壁構造体49が層状構造体30、32の垂直側壁上に形成さ
れる。この層は２酸化ケイ素よりなる事が好ましいが、
窒化ケイ素等もしくはこれ等の絶縁体と２酸化ケイ素の
組合せが代りに使用され得る。この層は層30、32の垂直
および水平表面上に正確な厚さに均一に付着され得る。
層49は次に水平表面上から優先的に除去される。異方性
食刻によつて実質的に垂直な側壁上の層は残され、側壁
構造体49が形成される。
Ｎ＋多結晶ケイ素の均一な厚さの層が全表面上に付着さ
れ、ホウ素でなくヒ素もしくはリンの如きＮ添加剤を使
用する点を除き、第１及び第２多結晶ケイ素層に関して
説明されたる如く添加が行われる。Ｎ＋多結晶ケイ素層
50の形成が完了した後に、その上に上述の如き絶縁体材
料の任意の一つである絶縁体層52が形成される。通常の
写真食刻技法によつて層50、52がパターン化され、第５
図の構造体が形成される。ここでこれ等の層は縦型NPN
装置の指定されたエミツタ領域54上だけに存在する。構
造体は800乃至1000℃の温度で10乃至60分間加熱され、
層50からの外方拡散によつてＮ＋エミツタ領域54が形成
される。
れ、ホウ素でなくヒ素もしくはリンの如きＮ添加剤を使
用する点を除き、第１及び第２多結晶ケイ素層に関して
説明されたる如く添加が行われる。Ｎ＋多結晶ケイ素層
50の形成が完了した後に、その上に上述の如き絶縁体材
料の任意の一つである絶縁体層52が形成される。通常の
写真食刻技法によつて層50、52がパターン化され、第５
図の構造体が形成される。ここでこれ等の層は縦型NPN
装置の指定されたエミツタ領域54上だけに存在する。構
造体は800乃至1000℃の温度で10乃至60分間加熱され、
層50からの外方拡散によつてＮ＋エミツタ領域54が形成
される。
PNP−NPN構造体の素子とコンタクトを形成するために種
々の絶縁体層を介して開孔（図示されず）が形成され
る。アルミニウム、アルミニウム−銅等の如き適切な次
のレベルの次金属が付着され、所望の次のレベルの電気
的接続体のために写真食刻によるパターンが形成され
る。
々の絶縁体層を介して開孔（図示されず）が形成され
る。アルミニウム、アルミニウム−銅等の如き適切な次
のレベルの次金属が付着され、所望の次のレベルの電気
的接続体のために写真食刻によるパターンが形成され
る。
横型PNPトランジスタの約３×３ミクロン２の寸法のエ
ミツタは通常のもしくは電子ビーム写真食刻技法及び装
置を使用する事によつて形成される。相補的双極性トラ
ンジスタ構造体が第１図乃至第５図で説明されたが横型
双極性トランジスタだけがこの過程によつて製造され得
る事は明らかであろう。
ミツタは通常のもしくは電子ビーム写真食刻技法及び装
置を使用する事によつて形成される。相補的双極性トラ
ンジスタ構造体が第１図乃至第５図で説明されたが横型
双極性トランジスタだけがこの過程によつて製造され得
る事は明らかであろう。
横型双極性トランジスタもしくは同一の絶縁体隔離ポケ
ツト内に横型双極性トランジスタ及び反対導電型の縦型
トランジスタの組合せ体を製造するため第２の実施例が
第６図乃至第11図に示されている。これ等の図はNPN縦
型トランジスタ及びPNP横型トランジスタの製造方法を
示すものであるが、横型双極性トランジスタだけの集積
回路構造体が形成され得る事は明らかである。この過程
は寄生トランジスタ効果がゼロの横型PNPトランジスタ
の製造が可能である。
ツト内に横型双極性トランジスタ及び反対導電型の縦型
トランジスタの組合せ体を製造するため第２の実施例が
第６図乃至第11図に示されている。これ等の図はNPN縦
型トランジスタ及びPNP横型トランジスタの製造方法を
示すものであるが、横型双極性トランジスタだけの集積
回路構造体が形成され得る事は明らかである。この過程
は寄生トランジスタ効果がゼロの横型PNPトランジスタ
の製造が可能である。
第２の実施例を製造する過程は隔離構造体のところ迄は
同じである。第１図乃至第５図及び第６図乃至第11図の
２つの実施例で同一番号は同じ構造部を示している。こ
こで第６図を参照するに、レジスト・マスク60が予定さ
れた縦型NPNトランジスタ領域を覆うのに使用されてい
る。横型PNPトランジスタを形成する予定の領域は標準
の写真食刻技法によつて開けられる。ホウ素拡散もしく
は好ましくはイオン・インプランテーシヨンが横型PNP
トランジスタのコレクタ領域に対して適した添加レベル
／エネルギで行われ、領域62が形成される。次に遮蔽レ
ジスト・マスク60が適当な食刻技法によつて除去され
る。
同じである。第１図乃至第５図及び第６図乃至第11図の
２つの実施例で同一番号は同じ構造部を示している。こ
こで第６図を参照するに、レジスト・マスク60が予定さ
れた縦型NPNトランジスタ領域を覆うのに使用されてい
る。横型PNPトランジスタを形成する予定の領域は標準
の写真食刻技法によつて開けられる。ホウ素拡散もしく
は好ましくはイオン・インプランテーシヨンが横型PNP
トランジスタのコレクタ領域に対して適した添加レベル
／エネルギで行われ、領域62が形成される。次に遮蔽レ
ジスト・マスク60が適当な食刻技法によつて除去され
る。
次に構造体の全主表面上に第１のＰ＋多結晶ケイ素層64
が形成され、その上に絶縁体薄膜66が形成される。第１
の実施例の様に、層状構造体64、66は横型PNPトランジ
スタ構造体の所望のコレクタ板を形成する様にパターン
化され、垂直NPN横型トランジスタ構造体の全能動表面
の被覆が行われる。ヒ素もしくはリン・イオンを使用す
るＮ型拡散もしくは好ましくはイオン・インプランテー
シヨンで横型PNPトランジスタのベース領域68が形成さ
れる。ここで適切な側壁スペーサ70が横型PNPのベース
幅及び横型拡散の横型PNPのコレクタ及びエミツタ接合
の横型拡散部の和に等しい幅になる様に形成される。こ
の側壁構造体は第１の実施例において説明された如く層
70を一様に付着し、層70の水平部分を異方性優先食刻す
る事によつて形成される。この過程の結果は第７図に示
されている。
が形成され、その上に絶縁体薄膜66が形成される。第１
の実施例の様に、層状構造体64、66は横型PNPトランジ
スタ構造体の所望のコレクタ板を形成する様にパターン
化され、垂直NPN横型トランジスタ構造体の全能動表面
の被覆が行われる。ヒ素もしくはリン・イオンを使用す
るＮ型拡散もしくは好ましくはイオン・インプランテー
シヨンで横型PNPトランジスタのベース領域68が形成さ
れる。ここで適切な側壁スペーサ70が横型PNPのベース
幅及び横型拡散の横型PNPのコレクタ及びエミツタ接合
の横型拡散部の和に等しい幅になる様に形成される。こ
の側壁構造体は第１の実施例において説明された如く層
70を一様に付着し、層70の水平部分を異方性優先食刻す
る事によつて形成される。この過程の結果は第７図に示
されている。
縦型トランジスタの外来ベース窓が写真食刻技法によつ
て開かれる。次に第８図に示された如く第１のＰ＋多結
晶ケイ素層64中に縦型NPNトランジスタの外来板即ちコ
ンタクトが形成される。構造体は窒素もしくはアルゴン
の如き適切な不活性雰囲気中で、約800及び1050℃間の
適切な温度で約20乃至60分間加熱される。この加熱段階
中、縦型トランジスタの不純物ベース領域72及び横型PN
Pトランジスタのコレクタ領域72が第１のＰ＋多結晶層6
4からの外方拡散によつて形成される。次に遮蔽レジス
ト・マスク（図示されず）を使用し、Ｐ＋イオンのイオ
ン・インプランテーシヨンによつて縦型PNP装置のベー
ス領域が形成される。表面濃度は約１×1018乃至１×10
19ホウ素原子/ccである。この過程の結果は第８図に示
されている。
て開かれる。次に第８図に示された如く第１のＰ＋多結
晶ケイ素層64中に縦型NPNトランジスタの外来板即ちコ
ンタクトが形成される。構造体は窒素もしくはアルゴン
の如き適切な不活性雰囲気中で、約800及び1050℃間の
適切な温度で約20乃至60分間加熱される。この加熱段階
中、縦型トランジスタの不純物ベース領域72及び横型PN
Pトランジスタのコレクタ領域72が第１のＰ＋多結晶層6
4からの外方拡散によつて形成される。次に遮蔽レジス
ト・マスク（図示されず）を使用し、Ｐ＋イオンのイオ
ン・インプランテーシヨンによつて縦型PNP装置のベー
ス領域が形成される。表面濃度は約１×1018乃至１×10
19ホウ素原子/ccである。この過程の結果は第８図に示
されている。
第９図を参照するに、側壁構造体74が縦型NPNトランジ
スタ領域の第１のＰ＋多結晶ケイ素層64及び絶縁層66の
側壁上に形成されている。この側壁74は側壁70に関して
説明された如く形成される。Ｎ＋多結晶ケイ素層76が第
１の実施例におけるＮ＋多結晶ケイ素層50の場合と同様
に構造体の表面上に形成される。絶縁体層78がその上に
形成される。層76、78は写真食刻技法によつてパターン
化され、これ等の層76、78は第９図に示された如く縦型
エミツタ領域として指定された領域のみに残される。側
壁80が第９図に示された如くパターン76、78の側壁上に
形成される。この側壁の形成過程通に、他の側壁構造体
70は若干寸法が増大される。次に構造体は約20乃至40分
間1000℃の温度で熱的に焼成されＮ＋多結晶ケイ素層76
からの外方拡散によつてＮ＋エミツタ領域82が形成され
る。この一連の工程の結果が第９図に示されている。
スタ領域の第１のＰ＋多結晶ケイ素層64及び絶縁層66の
側壁上に形成されている。この側壁74は側壁70に関して
説明された如く形成される。Ｎ＋多結晶ケイ素層76が第
１の実施例におけるＮ＋多結晶ケイ素層50の場合と同様
に構造体の表面上に形成される。絶縁体層78がその上に
形成される。層76、78は写真食刻技法によつてパターン
化され、これ等の層76、78は第９図に示された如く縦型
エミツタ領域として指定された領域のみに残される。側
壁80が第９図に示された如くパターン76、78の側壁上に
形成される。この側壁の形成過程通に、他の側壁構造体
70は若干寸法が増大される。次に構造体は約20乃至40分
間1000℃の温度で熱的に焼成されＮ＋多結晶ケイ素層76
からの外方拡散によつてＮ＋エミツタ領域82が形成され
る。この一連の工程の結果が第９図に示されている。
横型PNPトランジスタの露出されたＮ領域68は適切なケ
イ素食刻雰囲気中に第９図の構造体を置く事によつて異
方性反応イオン食刻される。例えば、SF6、CF4、CCL2F2
＋酸素等の如きケイ素の反応イオン食刻のための通常の
気体もしくは気体混合物が使用される。食刻されたエミ
ツタ溝の深さは時間測定もしくは通常のレーザ干渉検出
技法によつてモニタされる。反応性イオン食刻溝の深さ
は約0.5乃至2.0ミクロンの間にある。最大の深さはＰ領
域62の深さと略同一であり、横型PNPトランジスタの垂
直エミツタ表面積が最大にされる。Ｎ＋貫通領域24はこ
の反応性イオン食刻中レジスト層（図示されず）によつ
て保護される。構造体の残りの表面は反応性食刻過程に
よつて悪影響を受けない絶縁体層によつて保護される。
イ素食刻雰囲気中に第９図の構造体を置く事によつて異
方性反応イオン食刻される。例えば、SF6、CF4、CCL2F2
＋酸素等の如きケイ素の反応イオン食刻のための通常の
気体もしくは気体混合物が使用される。食刻されたエミ
ツタ溝の深さは時間測定もしくは通常のレーザ干渉検出
技法によつてモニタされる。反応性イオン食刻溝の深さ
は約0.5乃至2.0ミクロンの間にある。最大の深さはＰ領
域62の深さと略同一であり、横型PNPトランジスタの垂
直エミツタ表面積が最大にされる。Ｎ＋貫通領域24はこ
の反応性イオン食刻中レジスト層（図示されず）によつ
て保護される。構造体の残りの表面は反応性食刻過程に
よつて悪影響を受けない絶縁体層によつて保護される。
埋没される予定の２酸化ケイ素領域84がエミツタ溝の底
部上に酸素イオン・インプランテーシヨンを行う事によ
つて形成される。本発明の方法は約１×1013乃至１×10
16原子/cm2間の範囲の添加量、約50乃至200KeV間の範囲
のエネルギでインプラントされる。ウエハは20乃至40分
の間、600乃至1000℃で熱的に焼なましされる。この酸
素イオン・インプランシーシヨン過程のより詳細はIBM
TDB第22巻、第4523乃至第4525頁に見出される。Ｎ＋貫
通体24を保護するレジスト層が除去された後の結果の構
造体が第10図に示されている。
部上に酸素イオン・インプランテーシヨンを行う事によ
つて形成される。本発明の方法は約１×1013乃至１×10
16原子/cm2間の範囲の添加量、約50乃至200KeV間の範囲
のエネルギでインプラントされる。ウエハは20乃至40分
の間、600乃至1000℃で熱的に焼なましされる。この酸
素イオン・インプランシーシヨン過程のより詳細はIBM
TDB第22巻、第4523乃至第4525頁に見出される。Ｎ＋貫
通体24を保護するレジスト層が除去された後の結果の構
造体が第10図に示されている。
第２のＰ＋多結晶ケイ素層90及び絶縁体層92が構造体の
不表面上に付着される。これ等の層は第１の実施例構造
体の第２のＰ＋多結晶ケイ素層及び絶縁体の製法と類似
の技法に従つて形成される。写真食刻技法によつて層9
0、92がパターン化され、これ等の層は横型PNP装置及び
所望のエミツタ板領域に制限される。第11図の構造体が
20乃至40分約900乃至1000℃の温度で加熱され、横型PNP
トランジスタ領域の溝を取巻く垂直Ｐ＋エミツタ領域94
が形成される。この構造体は第11図に示されている。エ
ミツタ・ベース接合の深さは約50乃至300nmである。ベ
ース幅は約50乃至300nmの程度である。構造体は絶縁体
層84の存在により寄生トランジスタ効果がない。
不表面上に付着される。これ等の層は第１の実施例構造
体の第２のＰ＋多結晶ケイ素層及び絶縁体の製法と類似
の技法に従つて形成される。写真食刻技法によつて層9
0、92がパターン化され、これ等の層は横型PNP装置及び
所望のエミツタ板領域に制限される。第11図の構造体が
20乃至40分約900乃至1000℃の温度で加熱され、横型PNP
トランジスタ領域の溝を取巻く垂直Ｐ＋エミツタ領域94
が形成される。この構造体は第11図に示されている。エ
ミツタ・ベース接合の深さは約50乃至300nmである。ベ
ース幅は約50乃至300nmの程度である。構造体は絶縁体
層84の存在により寄生トランジスタ効果がない。
第12図に示すようにアルミニウム、アルミニウム−銅、
タンタル等の如き適切な次のレベルの治金層が一様に付
着され、所望の次のレベルの電気接続体のために写真食
刻でパターン化される。縦型NPNのエミツタ・コンタク
トは100で、ベース・コンタクトは102で表わされてい
る。共通の垂直NPNコレクタ・コンタクト及び横型PNPベ
ース・コンタクトは108で表わされている。
タンタル等の如き適切な次のレベルの治金層が一様に付
着され、所望の次のレベルの電気接続体のために写真食
刻でパターン化される。縦型NPNのエミツタ・コンタク
トは100で、ベース・コンタクトは102で表わされてい
る。共通の垂直NPNコレクタ・コンタクト及び横型PNPベ
ース・コンタクトは108で表わされている。
第12図の横型PNP装置の互換レイアウトが第13図及び第1
3A図に示されている。これ等は横型PNP装置の２つの異
なる応用のためのものである。装置の利得がより重要で
ある場合には、第13図の平面図のレイアウトが使用さ
れ、スイツチング特性がより重要な場合には、第13A図
に示されているレイアウトが使用される。第13図及び第
13A図のレイアウトは異なるが、同一素子には同じ番号
が付されている。
3A図に示されている。これ等は横型PNP装置の２つの異
なる応用のためのものである。装置の利得がより重要で
ある場合には、第13図の平面図のレイアウトが使用さ
れ、スイツチング特性がより重要な場合には、第13A図
に示されているレイアウトが使用される。第13図及び第
13A図のレイアウトは異なるが、同一素子には同じ番号
が付されている。
上述の如き共通のベース・コレクタ構造体が所望の回路
の応用に使用されている。例えばPNP装置はメモリ・セ
ルの能動負荷として使用され得る。この応用については
1983 IEEEのInternational Salid−State Circuits Conference,“SESSION IX:FAST RAMs"第108乃至109頁を
参照すると良く理解されよう。さらに、I2L（集積注入
論理装置）もしくはMTL（混合トランジスタ論理装置）
はPNP装置のコレクタ及びPNP装置ベース・コンタクトが
共通である。
の応用に使用されている。例えばPNP装置はメモリ・セ
ルの能動負荷として使用され得る。この応用については
1983 IEEEのInternational Salid−State Circuits Conference,“SESSION IX:FAST RAMs"第108乃至109頁を
参照すると良く理解されよう。さらに、I2L（集積注入
論理装置）もしくはMTL（混合トランジスタ論理装置）
はPNP装置のコレクタ及びPNP装置ベース・コンタクトが
共通である。
本発明はその好ましい実施例を参照して説明されたが、
本発明の精神を離れる事なく種々の変更がなされ得る事
は理解されよう。例えば相補型双極構造体の一部である
横型PNPトランジスタは縦型トランジスタと別個に使用
され得る事が明らかであろう。さらに、各領域に反対導
電型添加物を使用して縦型NPNトランジスタでなく、縦
型PNPトランジスタが形成され得る。同様にして領域の
各々の導電型を逆にして横型PNPトランジスタでなく横
型NPNトランジスタを形成する事が可能である。さらに
より高いレベルのコンタクトを形成するために多結晶ケ
イ素層の表面上にはケイ化金属が形成され得る。
本発明の精神を離れる事なく種々の変更がなされ得る事
は理解されよう。例えば相補型双極構造体の一部である
横型PNPトランジスタは縦型トランジスタと別個に使用
され得る事が明らかであろう。さらに、各領域に反対導
電型添加物を使用して縦型NPNトランジスタでなく、縦
型PNPトランジスタが形成され得る。同様にして領域の
各々の導電型を逆にして横型PNPトランジスタでなく横
型NPNトランジスタを形成する事が可能である。さらに
より高いレベルのコンタクトを形成するために多結晶ケ
イ素層の表面上にはケイ化金属が形成され得る。
第１図乃至第５図は高パホーマンスの相補型双極性トラ
ンジスタ構造体を製造する第１の実施例を示した工程図
である。第６図乃至第12図は第１実施例よりパホーマン
スが高い相補型双極性トランジスタ構造体の製造工程の
互換実施例を示した工程図である。第13図及び第13A図
は上述実施例の横型PNPトランジスタの可能な２つのレ
イアウトを示した平面図である。 20……Ｐ−基板、21……Ｎ＋サブコレクタ、22……Ｎ−
エピタキシヤル層（コレクタ領域）、24……Ｎ＋貫通
体、25、26、27……絶縁体隔離体、30……第１のＰ＋多
結晶ケイ素層、32……絶縁体層、34……Ｎベース領域、
36……側壁絶縁体層、40……第２のＰ＋多結晶ケイ素
層、42……絶縁体層、44……Ｐベース領域、46……Ｐ＋
コレクタ領域、48……Ｐ＋エミツタ領域、50……Ｎ＋多
結晶ケイ素層、52……絶縁体、54……Ｎ＋エミツタ領
域。
ンジスタ構造体を製造する第１の実施例を示した工程図
である。第６図乃至第12図は第１実施例よりパホーマン
スが高い相補型双極性トランジスタ構造体の製造工程の
互換実施例を示した工程図である。第13図及び第13A図
は上述実施例の横型PNPトランジスタの可能な２つのレ
イアウトを示した平面図である。 20……Ｐ−基板、21……Ｎ＋サブコレクタ、22……Ｎ−
エピタキシヤル層（コレクタ領域）、24……Ｎ＋貫通
体、25、26、27……絶縁体隔離体、30……第１のＰ＋多
結晶ケイ素層、32……絶縁体層、34……Ｎベース領域、
36……側壁絶縁体層、40……第２のＰ＋多結晶ケイ素
層、42……絶縁体層、44……Ｐベース領域、46……Ｐ＋
コレクタ領域、48……Ｐ＋エミツタ領域、50……Ｎ＋多
結晶ケイ素層、52……絶縁体、54……Ｎ＋エミツタ領
域。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 ヤコブ・ライズマン アメリカ合衆国ニユーヨーク州ポーキプシ ー、バーナード・アベニユー38番地 (72)発明者 ポール・ジヤミン・ツアング アメリカ合衆国ニユーヨーク州ポーキプシ ー、サドルロツク・ドライブ50番地 (56)参考文献 特開 昭58−75870（ＪＰ，Ａ) 特開 昭57−1256（ＪＰ，Ａ) ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃ ｌｏｓｒｅ Ｂｕｌｌｅｔｉｎ Ｖｏｌ, 22Ｎｏ，７、ＰＰ，2939−2941（1979）, ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃ ｌｏｓｒｅ Ｂｕｌｌｅｔｉｎ Ｖｏｌ, 23Ｎｏ，12、ＰＰ，5388−5391（1981）, ＩＢＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｓｃ ｌｏｓｒｅ Ｂｕｌｌｅｔｉｎ Ｖｏｌ, 24Ｎｏ，３、ＰＰ，1745−1746（1981）,
Claims (1)
- 【請求項１】第１導電型の主表面及び第１導電型の埋設
領域を有し前記埋設領域が第１導電型の貫通領域によつ
て前記主表面につながっている単結晶半導体基体を準備
し、 コレクタ領域を形成すべき前記主表面の部分に接触する
ように前記主表面に第２導電型の不純物を含む第１導電
体層を形成し、 前記第１導電体層の上に上面絶縁層を形成し、 前記第１導電体層及び上面絶縁層がエミツタ領域及びベ
ース領域を形成すべき前記主表面の部分から除去される
ように前記第１導電体層及び上面絶縁層に実質的に垂直
な側壁を有する開口を形成し、 前記エミツタ領域及びベース領域を形成すべき前記主表
面の部分に第１導電型の不純物領域を形成し、 前記開口の実質的に垂直な側壁に側壁絶縁層を形成し、 加熱して前記第１導電体層から前記第２導電型の不純物
を前記基体中に拡散することにより第２導電型のコレク
タ領域を形成し、 前記上面絶縁層及び前記側壁絶縁層が形成された前記第
１導電体層を食刻マスクとして用いて前記基体に実質的
に垂直な側壁を有する溝を食刻形成し、 前記溝の底部に酸素をイオン注入して当該底部に酸化物
層を形成し、 前記溝内に第２導電型の不純物を含む第２導電体層を形
成し、 加熱して前記溝内の前記第２導電体層から前記第２導電
型の不純物を前記基体中に拡散することにより第２導電
型のエミツタ領域を形成する。 ことを含む横方向トランジスタの製造方法。
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|---|---|---|---|---|
| US4640721A (en) * | 1984-06-06 | 1987-02-03 | Hitachi, Ltd. | Method of forming bipolar transistors with graft base regions |
| US4748489A (en) * | 1985-03-22 | 1988-05-31 | Nec Corporation | Integrated circuit semiconductor device having improved isolation region |
| US4717677A (en) * | 1985-08-19 | 1988-01-05 | Motorola Inc. | Fabricating a semiconductor device with buried oxide |
| JPS6252966A (ja) * | 1985-09-02 | 1987-03-07 | Toshiba Corp | 半導体装置の製造方法 |
| US4669177A (en) * | 1985-10-28 | 1987-06-02 | Texas Instruments Incorporated | Process for making a lateral bipolar transistor in a standard CSAG process |
| US4728624A (en) * | 1985-10-31 | 1988-03-01 | International Business Machines Corporation | Selective epitaxial growth structure and isolation |
| US4755476A (en) * | 1985-12-17 | 1988-07-05 | Siemens Aktiengesellschaft | Process for the production of self-adjusted bipolar transistor structures having a reduced extrinsic base resistance |
| US5104816A (en) * | 1986-01-30 | 1992-04-14 | Texas Instruments Incorporated | Polysilicon self-aligned bipolar device including trench isolation and process of manufacturing same |
| EP0239652B1 (de) * | 1986-03-22 | 1991-07-24 | Deutsche ITT Industries GmbH | Verfahren zum Herstellen einer monolithisch integrierten Schaltung mit mindestens einem bipolaren Planartransistor |
| EP0250721B1 (de) * | 1986-07-04 | 1993-09-15 | Siemens Aktiengesellschaft | Integrierte Bipolar- und komplementäre MOS-Transistoren auf einem gemeinsamen Substrat enthaltende Schaltung und Verfahren zu ihrer Herstellung |
| US4812417A (en) * | 1986-07-30 | 1989-03-14 | Mitsubishi Denki Kabushiki Kaisha | Method of making self aligned external and active base regions in I.C. processing |
| US4731158A (en) * | 1986-09-12 | 1988-03-15 | International Business Machines Corporation | High rate laser etching technique |
| JPS63107167A (ja) * | 1986-10-24 | 1988-05-12 | Oki Electric Ind Co Ltd | 半導体集積回路装置の製造方法 |
| JP2503460B2 (ja) * | 1986-12-01 | 1996-06-05 | 三菱電機株式会社 | バイポ−ラトランジスタおよびその製造方法 |
| US5067002A (en) * | 1987-01-30 | 1991-11-19 | Motorola, Inc. | Integrated circuit structures having polycrystalline electrode contacts |
| US4837176A (en) * | 1987-01-30 | 1989-06-06 | Motorola Inc. | Integrated circuit structures having polycrystalline electrode contacts and process |
| US4962053A (en) * | 1987-01-30 | 1990-10-09 | Texas Instruments Incorporated | Bipolar transistor fabrication utilizing CMOS techniques |
| JPS63312674A (ja) * | 1987-06-16 | 1988-12-21 | Nissan Motor Co Ltd | 薄膜半導体装置 |
| JP2631673B2 (ja) * | 1987-12-18 | 1997-07-16 | 富士通株式会社 | 半導体装置とその製造方法 |
| US5468989A (en) * | 1988-06-02 | 1995-11-21 | Hitachi, Ltd. | Semiconductor integrated circuit device having an improved vertical bipolar transistor structure |
| US5318917A (en) * | 1988-11-04 | 1994-06-07 | Matsushita Electric Industrial Co., Ltd. | Method of fabricating semiconductor device |
| US4996164A (en) * | 1989-03-02 | 1991-02-26 | International Business Machines Corporation | Method for forming lateral PNP transistor |
| US5045911A (en) * | 1989-03-02 | 1991-09-03 | International Business Machines Corporation | Lateral PNP transistor and method for forming same |
| US4902639A (en) * | 1989-08-03 | 1990-02-20 | Motorola, Inc. | Process for making BiCMOS integrated circuit having a shallow trench bipolar transistor with vertical base contacts |
| JPH03201564A (ja) * | 1989-12-28 | 1991-09-03 | Toshiba Corp | ラテラル型半導体装置 |
| DE4000351A1 (de) * | 1990-01-08 | 1991-07-18 | Siemens Ag | Herstellverfahren fuer eine integrierte schaltungsanordnung mit zwei zueinander komplementaeren bipolartransistoren mit selbstjustiertem emitter-basis-komplex |
| US4980304A (en) * | 1990-02-20 | 1990-12-25 | At&T Bell Laboratories | Process for fabricating a bipolar transistor with a self-aligned contact |
| JPH03256332A (ja) * | 1990-03-06 | 1991-11-15 | Sharp Corp | 縦型バイポーラトランジスタ素子及び該素子を備えたｂｉ―ＣＭＯＳインバータ |
| KR100234550B1 (ko) * | 1990-04-02 | 1999-12-15 | 클라크 3세 존 엠 | 증가된 항복 전압을 지닌 트랜지스터 디바이스 및 제조방법 |
| US5061646A (en) * | 1990-06-29 | 1991-10-29 | Motorola, Inc. | Method for forming a self-aligned bipolar transistor |
| US5064774A (en) * | 1991-02-19 | 1991-11-12 | Motorola, Inc. | Self-aligned bipolar transistor process |
| JP2567642Y2 (ja) * | 1991-04-20 | 1998-04-02 | 日本電気アイシーマイコンシステム株式会社 | 横型バイポーラトランジスタ |
| JP3061891B2 (ja) * | 1991-06-21 | 2000-07-10 | キヤノン株式会社 | 半導体装置の製造方法 |
| US5187109A (en) * | 1991-07-19 | 1993-02-16 | International Business Machines Corporation | Lateral bipolar transistor and method of making the same |
| US5324672A (en) * | 1991-10-24 | 1994-06-28 | Sony Corporation | Manufacturing method for bipolar transistor |
| JPH07142419A (ja) * | 1993-11-15 | 1995-06-02 | Toshiba Corp | 半導体装置の製造方法 |
| JP2586315B2 (ja) * | 1993-11-30 | 1997-02-26 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5444004A (en) * | 1994-04-13 | 1995-08-22 | Winbond Electronics Corporation | CMOS process compatible self-alignment lateral bipolar junction transistor |
| US5581112A (en) * | 1995-10-23 | 1996-12-03 | Northern Telecom Limited | Lateral bipolar transistor having buried base contact |
| US5646055A (en) * | 1996-05-01 | 1997-07-08 | Motorola, Inc. | Method for making bipolar transistor |
| US5949114A (en) | 1996-11-07 | 1999-09-07 | Micron Technology, Inc. | Semiconductor device having increased breakdown voltage and method of fabricating same |
| US6093613A (en) | 1998-02-09 | 2000-07-25 | Chartered Semiconductor Manufacturing, Ltd | Method for making high gain lateral PNP and NPN bipolar transistor compatible with CMOS for making BICMOS circuits |
| JP2000012553A (ja) * | 1998-06-26 | 2000-01-14 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| DE69809728T2 (de) | 1998-07-30 | 2003-07-17 | Doornes Transmissie Bv | Treibriemen |
| US6404038B1 (en) * | 2000-03-02 | 2002-06-11 | The United States Of America As Represented By The Secretary Of The Navy | Complementary vertical bipolar junction transistors fabricated of silicon-on-sapphire utilizing wide base PNP transistors |
| JP2001274172A (ja) * | 2000-03-27 | 2001-10-05 | Toshiba Corp | 横型バイポーラトランジスタおよびその製造方法 |
| DE10328008B4 (de) | 2003-06-21 | 2008-04-03 | Infineon Technologies Ag | Integrierte Schaltungsanordnung mit pnp- und npn-Bipolartransistoren sowie Herstellungsverfahren |
| SG11201704558QA (en) * | 2014-12-08 | 2017-07-28 | Berkeley Lights Inc | Microfluidic device comprising lateral/vertical transistor structures and process of making and using same |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4089992A (en) * | 1965-10-11 | 1978-05-16 | International Business Machines Corporation | Method for depositing continuous pinhole free silicon nitride films and products produced thereby |
| US3524113A (en) * | 1967-06-15 | 1970-08-11 | Ibm | Complementary pnp-npn transistors and fabrication method therefor |
| US3615939A (en) * | 1969-01-15 | 1971-10-26 | Sprague Electric Co | Method of making a lateral transistor |
| US3971059A (en) * | 1974-09-23 | 1976-07-20 | National Semiconductor Corporation | Complementary bipolar transistors having collector diffused isolation |
| US3993513A (en) * | 1974-10-29 | 1976-11-23 | Fairchild Camera And Instrument Corporation | Combined method for fabricating oxide-isolated vertical bipolar transistors and complementary oxide-isolated lateral bipolar transistors and the resulting structures |
| US4104086A (en) * | 1977-08-15 | 1978-08-01 | International Business Machines Corporation | Method for forming isolated regions of silicon utilizing reactive ion etching |
| US4196440A (en) * | 1978-05-25 | 1980-04-01 | International Business Machines Corporation | Lateral PNP or NPN with a high gain |
| US4234362A (en) * | 1978-11-03 | 1980-11-18 | International Business Machines Corporation | Method for forming an insulator between layers of conductive material |
| EP0029887B1 (de) * | 1979-12-03 | 1983-07-13 | International Business Machines Corporation | Verfahren zum Herstellen eines vertikalen PNP-Transistors und so hergestellter Transistor |
| US4378630A (en) * | 1980-05-05 | 1983-04-05 | International Business Machines Corporation | Process for fabricating a high performance PNP and NPN structure |
| US4339767A (en) * | 1980-05-05 | 1982-07-13 | International Business Machines Corporation | High performance PNP and NPN transistor structure |
| FR2508704B1 (fr) * | 1981-06-26 | 1985-06-07 | Thomson Csf | Procede de fabrication de transistors bipolaires integres de tres petites dimensions |
| JPS5875870A (ja) * | 1981-10-30 | 1983-05-07 | Hitachi Ltd | 半導体装置 |
-
1983
- 1983-08-04 US US06/520,365 patent/US4546536A/en not_active Expired - Lifetime
-
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Non-Patent Citations (3)
| Title |
|---|
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| ＩＢＭＴｅｃｈｎｉｃａｌＤｉｓｃｌｏｓｒｅＢｕｌｌｅｔｉｎＶｏｌ，２３Ｎｏ，１２、ＰＰ，５３８８−５３９１（１９８１）， |
| ＩＢＭＴｅｃｈｎｉｃａｌＤｉｓｃｌｏｓｒｅＢｕｌｌｅｔｉｎＶｏｌ，２４Ｎｏ，３、ＰＰ，１７４５−１７４６（１９８１）， |
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