JP2631673B2 - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
- Publication number
- JP2631673B2 JP2631673B2 JP62318491A JP31849187A JP2631673B2 JP 2631673 B2 JP2631673 B2 JP 2631673B2 JP 62318491 A JP62318491 A JP 62318491A JP 31849187 A JP31849187 A JP 31849187A JP 2631673 B2 JP2631673 B2 JP 2631673B2
- Authority
- JP
- Japan
- Prior art keywords
- extraction layer
- substrate surface
- conductivity type
- emitter
- base
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Landscapes
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】 〔概要〕 半導体基板のｐウエル内に設けたベース拡散層コレク
タ、エミッタをｐ型ポリシリコン、ベースをｎ型ポリシ
リコンで形成したpnpバイポーラトランジスタおよびそ
の製造方法に関し、 遷移周波数（fT）が改善され、高速動作が可能で、製
作が簡単なバイポーラトランジスタを提供することを目
的とし、 半導体基板表面の両側に対向して形成された素子分離
絶縁膜と、該基板表面の一方の端部において、該基板表
面から該素子分離絶縁膜上に延在し、一導電型の不純物
を含む第１のポリシリコンからなるエミッタ引き出し層
と、該基板表面の他方の端部において、該基板表面から
該素子分離絶縁膜上に延在し、該ポリシリコンからなる
コレクタ引き出し層と、該エミッタ引き出し層と該コレ
クタ引き出し層とを覆う絶縁膜と、該エミッタ引き出し
層と該コレクタ引き出し層との間に、前記基板表面から
該絶縁膜上に延在し、前記一導電型とは反対の反対導電
型不純物を含む第２のポリシリコンからなるベース引き
出し層とを有し、少なくともエミッタ用の一導電型の拡
散層とベース引き出し層とを囲む反対導電型拡散層が一
導電型のウエル中に存在することを特徴とする半導体装
置、および半導体基板表面の両側に対向して素子分離絶
縁膜を形成する工程と、該基板表面の一方の端部におい
て、該基板表面から該素子分離絶縁膜上に延在し、一導
電型の不純物を含む第１のポリシリコンからなるエミッ
タ引き出し層を形成する工程と、該基板表面の他方の端
部において、該基板表面から該素子分離絶縁膜上に延在
し、該ポリシリコンからなるコレクタ引き出し層を形成
する工程と、該エミッタ引き出し層と該コレクタ引き出
し層とを覆う絶縁膜を形成する工程と、該エミッタ引き
出し層と該コレクタ引き出し層との間に、前記基板表面
から該絶縁膜上に延在し、前記一導電型とは反対の反対
導電型不純物を含む第２のポリシリコンからなるベース
引き出し層を形成する工程とを有し、少なくともエミッ
タ用の一導電型の拡散層とベース引き出し層とを囲む反
対導電型拡散層を一導電型のウエル中に形成することを
特徴とする半導体装置の製造方法を含み構成する。
タ、エミッタをｐ型ポリシリコン、ベースをｎ型ポリシ
リコンで形成したpnpバイポーラトランジスタおよびそ
の製造方法に関し、 遷移周波数（fT）が改善され、高速動作が可能で、製
作が簡単なバイポーラトランジスタを提供することを目
的とし、 半導体基板表面の両側に対向して形成された素子分離
絶縁膜と、該基板表面の一方の端部において、該基板表
面から該素子分離絶縁膜上に延在し、一導電型の不純物
を含む第１のポリシリコンからなるエミッタ引き出し層
と、該基板表面の他方の端部において、該基板表面から
該素子分離絶縁膜上に延在し、該ポリシリコンからなる
コレクタ引き出し層と、該エミッタ引き出し層と該コレ
クタ引き出し層とを覆う絶縁膜と、該エミッタ引き出し
層と該コレクタ引き出し層との間に、前記基板表面から
該絶縁膜上に延在し、前記一導電型とは反対の反対導電
型不純物を含む第２のポリシリコンからなるベース引き
出し層とを有し、少なくともエミッタ用の一導電型の拡
散層とベース引き出し層とを囲む反対導電型拡散層が一
導電型のウエル中に存在することを特徴とする半導体装
置、および半導体基板表面の両側に対向して素子分離絶
縁膜を形成する工程と、該基板表面の一方の端部におい
て、該基板表面から該素子分離絶縁膜上に延在し、一導
電型の不純物を含む第１のポリシリコンからなるエミッ
タ引き出し層を形成する工程と、該基板表面の他方の端
部において、該基板表面から該素子分離絶縁膜上に延在
し、該ポリシリコンからなるコレクタ引き出し層を形成
する工程と、該エミッタ引き出し層と該コレクタ引き出
し層とを覆う絶縁膜を形成する工程と、該エミッタ引き
出し層と該コレクタ引き出し層との間に、前記基板表面
から該絶縁膜上に延在し、前記一導電型とは反対の反対
導電型不純物を含む第２のポリシリコンからなるベース
引き出し層を形成する工程とを有し、少なくともエミッ
タ用の一導電型の拡散層とベース引き出し層とを囲む反
対導電型拡散層を一導電型のウエル中に形成することを
特徴とする半導体装置の製造方法を含み構成する。
本発明は、半導体基板のｐウエル内に設けたベース拡
散層コレクタ、エミッタをｐ型ポリシリコン、ベースを
ｎ型ポリシリコンで形成したpnpパイポーラトランジス
タおよびその製造方法に関する。
散層コレクタ、エミッタをｐ型ポリシリコン、ベースを
ｎ型ポリシリコンで形成したpnpパイポーラトランジス
タおよびその製造方法に関する。
従来のpnpラテラル型バイポーラトランジスタは第４
図に示され、図中、31はｐ型のシリコン基板、32はn+型
の埋込層、33はp+型の分離拡散層、34は絶縁膜（SiO
2膜）、35はn+型のベース領域、36はp+型のエミッタ領
域、37はp+型のコレクタ領域である。かかる構造のトラ
ンジスタは、エミッタ領域とコレクタ領域とがnpnバイ
ポーラトランジスタのベース領域と一緒に形成可能で、
トランジスタが簡単に作ることができる利点があり、補
助的な素子としては有益である。
図に示され、図中、31はｐ型のシリコン基板、32はn+型
の埋込層、33はp+型の分離拡散層、34は絶縁膜（SiO
2膜）、35はn+型のベース領域、36はp+型のエミッタ領
域、37はp+型のコレクタ領域である。かかる構造のトラ
ンジスタは、エミッタ領域とコレクタ領域とがnpnバイ
ポーラトランジスタのベース領域と一緒に形成可能で、
トランジスタが簡単に作ることができる利点があり、補
助的な素子としては有益である。
第４図に示されるトランジスタにおいて、分離拡散層
間の図に矢印で示す領域の幅は20μｍ程度と大である。
そのために、ベースの寄生容量、ベース・コレクタ間の
容量、ベース・コレクタ間の寄生抵抗が大になり、遷移
周波数（fT）が数十MHz程度しかとれない。fTが低いと
素子の高速動作が得られないから、製作が簡単な第４図
のデバイスを、高速動作が可能で補助的なものとしてで
はなくメイン（main）な素子として使用できることが要
請されている。
間の図に矢印で示す領域の幅は20μｍ程度と大である。
そのために、ベースの寄生容量、ベース・コレクタ間の
容量、ベース・コレクタ間の寄生抵抗が大になり、遷移
周波数（fT）が数十MHz程度しかとれない。fTが低いと
素子の高速動作が得られないから、製作が簡単な第４図
のデバイスを、高速動作が可能で補助的なものとしてで
はなくメイン（main）な素子として使用できることが要
請されている。
そこで本発明は、遷移周波数（fT）が改善され、高速
動作が可能で、製作が簡単なバイポーラトランジスタを
提供することを目的とする。
動作が可能で、製作が簡単なバイポーラトランジスタを
提供することを目的とする。
上記問題点は、半導体基板表面の両側に対向して形成
された素子分離絶縁膜と、該基板表面の一方の端部にお
いて、該基板表面から該素子分離絶縁膜上に延在し、一
導電型の不純物を含む第１のポリシリコンからなるエミ
ッタ引き出し層と、該基板表面の他方の端部において、
該基板表面から該素子分離絶縁膜上に延在し、該ポリシ
リコンからなるコレクタ引き出し層と、該エミッタ引き
出し層と該コレクタ引き出し層とを覆う絶縁膜と、該エ
ミッタ引き出し層と該コレクタ引き出し層との間に、前
記基板表面から該絶縁膜上に延在し、前記一導電型とは
反対の反対導電型不純物を含む第２のポリシリコンから
なるベース引き出し層とを有し、少なくともエミッタ用
の一導電型の拡散層とベース引き出し層とを囲む反対導
電型拡散層が一導電型のウエル中に存在することを特徴
とする半導体装置、および半導体基板表面の両側に対向
して素子分離絶縁膜を形成する工程と、該基板表面の一
方の端部において、該基板表面から該素子分離絶縁膜上
に延在し、一導電型の不純物を含む第１のポリシリコン
からなるエミッタ引き出し層を形成する工程と、該基板
表面の他方の端部において、該基板表面から該素子分離
絶縁膜上に延在し、該ポリシリコンからなるコレクタ引
き出し層を形成する工程と、該エミッタ引き出し層と該
コレクタ引き出し層とを覆う絶縁膜を形成する工程と、
該エミッタ引き出し層と該コレクタ引き出し層との間
に、前記基板表面から該絶縁膜上に延在し、前記一導電
型とは反対の反対導電型不純物を含む第２のポリシリコ
ンからなるベース引き出し層を形成する工程とを有し、
少なくともエミッタ用の一導電型の拡散層とベース引き
出し層とを囲む反対導電型拡散層を一導電型のウエル中
に形成することを特徴とする半導体装置の製造方法を提
供することによって解決される。
された素子分離絶縁膜と、該基板表面の一方の端部にお
いて、該基板表面から該素子分離絶縁膜上に延在し、一
導電型の不純物を含む第１のポリシリコンからなるエミ
ッタ引き出し層と、該基板表面の他方の端部において、
該基板表面から該素子分離絶縁膜上に延在し、該ポリシ
リコンからなるコレクタ引き出し層と、該エミッタ引き
出し層と該コレクタ引き出し層とを覆う絶縁膜と、該エ
ミッタ引き出し層と該コレクタ引き出し層との間に、前
記基板表面から該絶縁膜上に延在し、前記一導電型とは
反対の反対導電型不純物を含む第２のポリシリコンから
なるベース引き出し層とを有し、少なくともエミッタ用
の一導電型の拡散層とベース引き出し層とを囲む反対導
電型拡散層が一導電型のウエル中に存在することを特徴
とする半導体装置、および半導体基板表面の両側に対向
して素子分離絶縁膜を形成する工程と、該基板表面の一
方の端部において、該基板表面から該素子分離絶縁膜上
に延在し、一導電型の不純物を含む第１のポリシリコン
からなるエミッタ引き出し層を形成する工程と、該基板
表面の他方の端部において、該基板表面から該素子分離
絶縁膜上に延在し、該ポリシリコンからなるコレクタ引
き出し層を形成する工程と、該エミッタ引き出し層と該
コレクタ引き出し層とを覆う絶縁膜を形成する工程と、
該エミッタ引き出し層と該コレクタ引き出し層との間
に、前記基板表面から該絶縁膜上に延在し、前記一導電
型とは反対の反対導電型不純物を含む第２のポリシリコ
ンからなるベース引き出し層を形成する工程とを有し、
少なくともエミッタ用の一導電型の拡散層とベース引き
出し層とを囲む反対導電型拡散層を一導電型のウエル中
に形成することを特徴とする半導体装置の製造方法を提
供することによって解決される。
本発明においては、fTを改善する目的で、 （１）ベース、基板寄生容量を低減するために、ｐウエ
ル内にｎ型のベース領域を形成し、 （２）ベース・コレクタ容量低減のために、コレクタを
ポリシリコン引き出し部で形成し、 （３）ベース寄生抵抗を減少させるため、エミッタとコ
レクタの間からベース電極を出すトランジスタとするも
のである。
ル内にｎ型のベース領域を形成し、 （２）ベース・コレクタ容量低減のために、コレクタを
ポリシリコン引き出し部で形成し、 （３）ベース寄生抵抗を減少させるため、エミッタとコ
レクタの間からベース電極を出すトランジスタとするも
のである。
以下、本発明を図示の実施例により具体的に説明す
る。
る。
第１図は本発明実施例の断面図で、図中、11はｐ型の
半導体（シリコン）基板、12は絶縁膜（SiO2膜）、13は
ｐ型ウエル、14はｎ型のベース層、15はポリシリコン
膜、15aはコレクタコンタクト、15bはエミッタコンタク
ト、16aはコレクタ領域、16bはエミッタ領域、17は気相
成長法で堆積したSiO2膜（絶縁膜）、18はポリシリコン
のベースコンタクト、19はn+型領域（ベース領域）を示
す。ベースコンタクト18はnpnバイポーラトランジスタ
のエミッタ電極を兼ね、エミッタコンタクト15bはnpnバ
イポーラトランジスタのベース電極を兼ねるものであ
る。
半導体（シリコン）基板、12は絶縁膜（SiO2膜）、13は
ｐ型ウエル、14はｎ型のベース層、15はポリシリコン
膜、15aはコレクタコンタクト、15bはエミッタコンタク
ト、16aはコレクタ領域、16bはエミッタ領域、17は気相
成長法で堆積したSiO2膜（絶縁膜）、18はポリシリコン
のベースコンタクト、19はn+型領域（ベース領域）を示
す。ベースコンタクト18はnpnバイポーラトランジスタ
のエミッタ電極を兼ね、エミッタコンタクト15bはnpnバ
イポーラトランジスタのベース電極を兼ねるものであ
る。
第１図の例において、矢印で示すｐウエルの幅は６μ
ｍと短く形成されうるもので、そのために、（１）ベー
ス・基板寄生容量が低減し、（２）ベース・コレクタ容
量が減少し、さらに（３）エミッタとコレクタの間から
ベース電極を出しているのでベース寄生抵抗を小にする
ことができ、従来の問題点が解決され、製作が簡単で、
高速動作が可能なバイポーラトランジスタが得られる。
ｍと短く形成されうるもので、そのために、（１）ベー
ス・基板寄生容量が低減し、（２）ベース・コレクタ容
量が減少し、さらに（３）エミッタとコレクタの間から
ベース電極を出しているのでベース寄生抵抗を小にする
ことができ、従来の問題点が解決され、製作が簡単で、
高速動作が可能なバイポーラトランジスタが得られる。
第２図は第１図に示した本発明実施例の変形例の断面
図で、この例では、ｐウエル13がコレクタ領域となって
おり、ベース層14aはコレクタの下方にまで延在しない
構造となっている。この変形例で電流の流れる通路は矢
印で示す如く広くなっているので、大電流を流すことが
できる利点がある。
図で、この例では、ｐウエル13がコレクタ領域となって
おり、ベース層14aはコレクタの下方にまで延在しない
構造となっている。この変形例で電流の流れる通路は矢
印で示す如く広くなっているので、大電流を流すことが
できる利点がある。
次に、第３図を参照して、第２図のデバイスを形成す
る方法について説明する。
る方法について説明する。
第３図（ａ）参照： ｎ型シリコン基板11a（それはエピタキシャル層であ
ってもよい。）に通常の技術を用いて選択酸化法でSiO2
膜12を形成し、ウエル13を形成する。
ってもよい。）に通常の技術を用いて選択酸化法でSiO2
膜12を形成し、ウエル13を形成する。
第３図（ｂ）参照： ｎ型不純物をイオン注入してｎ型のベース層14aを形
成し、引き出し用のポリシリコン15を堆積し、ポリシリ
コンへｐ型の不純物拡散を行い、p+型領域16a,16bを形
成し、エッチングによって図示の引き出し部を形成す
る。
成し、引き出し用のポリシリコン15を堆積し、ポリシリ
コンへｐ型の不純物拡散を行い、p+型領域16a,16bを形
成し、エッチングによって図示の引き出し部を形成す
る。
第３図（ｃ）参照： CVD法でSiO2膜17を形成し、それにベースコンタクト
窓20をあけ、ベースコンタクトを作るためのポリシリコ
ン18を堆積し、それを図示の如くパターニングし、ベー
スコンタクト拡散によってn+型領域（ベース領域）19を
形成する。次いでAlを蒸着し、それをパターニングし
て、コレクタ電極21、ベース電極22、エミッタ電極23を
形成する（第３図（ｄ））。
窓20をあけ、ベースコンタクトを作るためのポリシリコ
ン18を堆積し、それを図示の如くパターニングし、ベー
スコンタクト拡散によってn+型領域（ベース領域）19を
形成する。次いでAlを蒸着し、それをパターニングし
て、コレクタ電極21、ベース電極22、エミッタ電極23を
形成する（第３図（ｄ））。
第１図〜第３図において、ベース領域にｎ型、エミッ
タとコレクタ領域にｐ型を用いて説明したが導電型はそ
れと反対にしてもよい。
タとコレクタ領域にｐ型を用いて説明したが導電型はそ
れと反対にしてもよい。
以上のように本発明によれば、ベース・基板寄生容
量、ベース・コレクタ容量およびベース寄生抵抗が減少
しfTを従来構造における20MHzから1GHzに向上すること
ができた。
量、ベース・コレクタ容量およびベース寄生抵抗が減少
しfTを従来構造における20MHzから1GHzに向上すること
ができた。
第１図は本発明実施例断面図、 第２図は本発明の他の実施例の断面図、 第３図（ａ）〜（ｄ）は第２図の装置を形成する工程の
断面図、 第４図は従来例断面図である。 第１図〜第３図において、 11,11aはシリコン基板、 12はSiO2膜、 13はｐウエル、 14,14aはベース層、 15はポリシリコン膜、 15aはコレクタコンタクト、 15bはエミッタコンタクト、 16aはコレクタ領域、 16bはエミッタ領域、 17はSiO2膜、 18はベースコンタクト、 19はベース領域、 20はベースコンタクト窓、 21はコレクタ電極、 22はベース電極、 23はエミッタ電極 を示す。
断面図、 第４図は従来例断面図である。 第１図〜第３図において、 11,11aはシリコン基板、 12はSiO2膜、 13はｐウエル、 14,14aはベース層、 15はポリシリコン膜、 15aはコレクタコンタクト、 15bはエミッタコンタクト、 16aはコレクタ領域、 16bはエミッタ領域、 17はSiO2膜、 18はベースコンタクト、 19はベース領域、 20はベースコンタクト窓、 21はコレクタ電極、 22はベース電極、 23はエミッタ電極 を示す。
Claims (2)
- 【請求項１】半導体基板表面の両側に対向して形成され
た素子分離絶縁膜と、 該基板表面の一方の端部において、該基板表面から該素
子分離絶縁膜上に延在し、一導電型の不純物を含む第１
のポリシリコンからなるエミッタ引き出し層と、 該基板表面の他方の端部において、該基板表面から該素
子分離絶縁膜上に延在し、該ポリシリコンからなるコレ
クタ引き出し層と、 該エミッタ引き出し層と該コレクタ引き出し層とを覆う
絶縁膜と、 該エミッタ引き出し層と該コレクタ引き出し層との間
に、前記基板表面から該絶縁膜上に延在し、前記一導電
型とは反対の反対導電型不純物を含む第２のポリシリコ
ンからなるベース引き出し層と を有し、 少なくともエミッタ用の一導電型の拡散層とベース引き
出し層とを囲む反対導電型拡散層が一導電型のウエル中
に存在することを特徴とする半導体装置。 - 【請求項２】半導体基板表面の両側に対向して素子分離
絶縁膜を形成する工程と、 該基板表面の一方の端部において、該基板表面から該素
子分離絶縁膜上に延在し、一導電型の不純物を含む第１
のポリシリコンからなるエミッタ引き出し層を形成する
工程と、 該基板表面の他方の端部において、該基板表面から該素
子分離絶縁膜上に延在し、該ポリシリコンからなるコレ
クタ引き出し層を形成する工程と、 該エミッタ引き出し層と該コレクタ引き出し層とを覆う
絶縁膜を形成する工程と、 該エミッタ引き出し層と該コレクタ引き出し層との間
に、前記基板表面から該絶縁膜上に延在し、前記一導電
型とは反対の反対導電型不純物を含む第２のポリシリコ
ンからなるベース引き出し層を形成する工程と を有し、 少なくともエミッタ用の一導電型の拡散層とベース引き
出し層とを囲む反対導電型拡散層を一導電型のウエル中
に形成することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62318491A JP2631673B2 (ja) | 1987-12-18 | 1987-12-18 | 半導体装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62318491A JP2631673B2 (ja) | 1987-12-18 | 1987-12-18 | 半導体装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01161763A JPH01161763A (ja) | 1989-06-26 |
| JP2631673B2 true JP2631673B2 (ja) | 1997-07-16 |
Family
ID=18099707
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62318491A Expired - Fee Related JP2631673B2 (ja) | 1987-12-18 | 1987-12-18 | 半導体装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2631673B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS55157257A (en) * | 1979-05-25 | 1980-12-06 | Nec Corp | Manufacture of mos integrated circuit |
| US4546536A (en) * | 1983-08-04 | 1985-10-15 | International Business Machines Corporation | Fabrication methods for high performance lateral bipolar transistors |
| JPS61214569A (ja) * | 1985-03-20 | 1986-09-24 | Hitachi Ltd | 半導体装置 |
-
1987
- 1987-12-18 JP JP62318491A patent/JP2631673B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01161763A (ja) | 1989-06-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5323055A (en) | Semiconductor device with buried conductor and interconnection layer | |
| EP0078501B1 (en) | Transistor-like semiconductor device and method of producing the same | |
| JPH0123949B2 (ja) | ||
| JP4608205B2 (ja) | サブコレクタとしての多数キャリア蓄積層を有するバイポーラ・トランジスタ | |
| JP2654607B2 (ja) | 半導体装置の製造方法 | |
| JP2631673B2 (ja) | 半導体装置とその製造方法 | |
| JP2528559B2 (ja) | ラテラルバイポ―ラトランジスタの製造方法 | |
| JP2663632B2 (ja) | 半導体装置及びその製造方法 | |
| JPH07235602A (ja) | Ｉｉｌ回路を有する半導体装置およびその製造方法 | |
| KR900001035A (ko) | 분리식 수직형 수퍼베타 바이폴라 트랜지스터를 제조하기 위한 방법 | |
| JPH09326399A (ja) | 半導体装置とその製造方法 | |
| JPH0157506B2 (ja) | ||
| JPH01253272A (ja) | バイポーラトランジスタ | |
| KR100271264B1 (ko) | 반도체 장치의 제조방법 | |
| JPS62281469A (ja) | 半導体装置 | |
| JPH09148338A (ja) | バイポーラトランジスタ | |
| JPS629226B2 (ja) | ||
| JPS59188970A (ja) | 半導体装置 | |
| JPH0574790A (ja) | 半導体装置及びその製造方法 | |
| JPS6123337A (ja) | 半導体装置 | |
| JPH03203333A (ja) | 半導体装置及びその製法 | |
| JPS62172757A (ja) | バイポ−ラトランジスタ | |
| JPH09252007A (ja) | 半導体装置及びその製造方法 | |
| JPS58210659A (ja) | 半導体装置およびその製造方法 | |
| JPH0350833A (ja) | 半導体装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |