JP2654607B2 - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JP2654607B2
JP2654607B2 JP6227650A JP22765094A JP2654607B2 JP 2654607 B2 JP2654607 B2 JP 2654607B2 JP 6227650 A JP6227650 A JP 6227650A JP 22765094 A JP22765094 A JP 22765094A JP 2654607 B2 JP2654607 B2 JP 2654607B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係り、特にバイポーラトランジスタのコレクタ引き出し
電極の構造の製造方法に関する。
【０００２】
【従来の技術】図５は従来の半導体装置の一例の断面図
を示す。従来の高速微細バイポーラトランジスタとして
は、自己整合技術と溝分離による素子分離を施した構造
が使われることが多い。この構造について、図５のＮＰ
Ｎ型バイポーラトランジスタを例に説明すると、まず、
Ｐ型シリコン基板３１上の溝分離領域３３で囲まれたＮ
＋ 埋め込み層３２とＮ− エピタキシャル層３５内に
ベース領域３６とエミッタ領域３７が自己整合的に形成
されており、各々多結晶シリコンベース電極４１と多結
晶シリコンエミッタ電極４２にて引き出されている。
【０００３】また、Ｎ＋ コレクタ引き出し層３４がＮ
＋ 埋め込み層３２に接続され、多結晶コレクタ電極４
０にて引き出されている。このＮ＋ コレクタ引き出し
層３４の形成は、普通、イオン注入法又は気相拡散法に
より絶縁物などをマスクにして不純物を導入後、熱処理
によりＮ＋ 埋め込み層に接続されるように拡散させて
形成するが、この時不純物は横方向にも拡散するためＮ
＋ コレクタ引き出し層３４は、ベース領域３６から十
分離れるように、横方向の距離にある程度余裕をもたせ
てある。
【０００４】この余裕がないと、ベース・コレクタ間の
接合耐圧が十分とれず、トランジスタの正常な動作が期
待できず、また、高濃度のＮ＋ コレクタ引き出し層か
ら発生する結晶欠陥がベース・エミッタ領域にまで達す
ることもあり、トランジスタ動作におけるリーク電流の
発生のおそれがあるため、トランジスタの製造歩留りを
著しく低下させる要因となる。
【０００５】
【発明が解決しようとする課題】上記の従来の半導体装
置では、エミッタとベースは自己整合技術を使って微細
化されているが、Ｎ＋ コレクタ引き出し層３４とベー
ス領域３６との間の距離を十分とらなければならない必
要上、コレクタ面積が縮小されず、トランジスタの微細
化が困難である。このため、Ｎ＋ 埋め込み層３２とＰ
型シリコン基板３１との間の接合容量、いわゆるコレク
タ・基板間容量やコレクタ抵抗の低減が困難である。
【０００６】そこで、近年、上記の問題点のうち、コレ
クタ・基板間容量の低下を図るため、シリコン・オン・
インシュレータ（ＳＯＩ：Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎ
ｓｕｌａｔｏｒ）基板上にバイポーラトランジスタを形
成する例が多くなってきた。図６はこの例を示す従来の
半導体装置の一例の断面図を示す。同図中、図５と同一
構成部分には同一符号を付してある。図６において、シ
リコン支持基板４３上にシリコン酸化膜４４を介して活
性領域が設けられ、この中にバイポーラトランジスタが
形成されている。
【０００７】ＳＯＩ基板上にバイポーラトランジスタを
形成する方法は、図５の従来装置と全く同一であり、単
にシリコン基板３１をＳＯＩ基板４３、４４に代えるだ
けで良い。図６の例では、コレクタ・基板間容量は、接
合容量ではなく、シリコン酸化膜４４による絶縁膜容量
として現れる。従って、このシリコン酸化膜４４を厚く
することにより、コレクタ・基板間容量が低減される。
現在の一般的な高速バイポーラトランジスタでは、シリ
コン酸化膜４４の厚さを０．５μｍ程度にすることによ
り、コレクタ・基板間容量は図５に示した従来装置の１
／２倍〜１／３倍になる。
【０００８】しかしながら、この図６の従来の半導体装
置では、実質的なコレクタ面積は変わらず、コレクタ抵
抗の低減は図れず、また、コレクタ・基板間を更に下げ
るためにはコレクタ面積そのものを縮小しなければなら
ないという問題がある。
【０００９】そこで、従来より、コレクタ引き出し層
を、よりベース・エミッタ側に近付けることにより、コ
レクタ面積の低減を図るようにした半導体装置が知られ
ている（特開平３−４５３９号公報及び特開昭６３−２
４６７２号公報）。
【００１０】図７は上記の従来の提案になる半導体装置
のうち特開平３−４５３９号公報記載の半導体装置の断
面図を示す。同図中、図５及び図６と同一構成部分には
同一符号を付してある。図７に示す従来の半導体装置
は、Ｐ型シリコン基板３１に形成された溝の底部にＮ+
埋め込み層３２を形成し、この溝の側壁に形成された第
１のシリコン酸化膜５１とＮ+埋め込み層３２に接する
Ｎ型多結晶シリコン膜４０が上記の溝の上端にまで引き
上げられてコレクタ引き出し電極を形成している。
【００１１】また、このＮ型多結晶シリコンコレクタ電
極４０の内側に形成された第２のシリコン酸化膜５２に
よって囲まれた領域に、Ｎ+埋め込み層３２から溝の途
中の深さまで形成されたＮ-エピタキシャル層３５と、
このエピタキシャル層３５と第２のシリコン酸化膜５２
に接し、周囲を取り囲むように形成されたＰ型の多結晶
シリコン膜からなるベース電極４１を有している。
【００１２】更に、この従来の半導体装置では、ベース
引き出し電極４１の内壁に形成された第３のシリコン酸
化膜５３に囲まれた領域に形成されたＮ型の多結晶シリ
コン膜によるエミッタ電極４２と、ベース電極４１及び
エミッタ電極４２の下方に形成されたＰ型拡散層による
ベース領域３６と、Ｎ型拡散層によるエミッタ領域３７
を有している。そして、多結晶シリコンコレクタ電極４
０、多結晶シリコンベース電極４１及び多結晶シリコン
エミッタ電極４２がそれぞれ第２及び第３のシリコン酸
化膜５２及び５３によって分離されている。
【００１３】この従来の半導体装置では、コレクタ、ベ
ース及びエミッタの各引き出し電極４０、４１及び４２
をそれぞれ自己整合的に形成することにより、微細な半
導体装置を溝内に形成するもので、コレクタ引き出し電
極は不純物添加された多結晶シリコンにより埋め込み層
３２から直接引き出される。
【００１４】しかし、この従来の半導体装置では、コレ
クタ、ベース・エミッタの間隔は非常に小さくなる反
面、その縮小に伴い、金属電極の間隔が小さくなるた
め、実際に作った場合、すべて金属電極の微細化技術に
よりコレクタ面積の縮小が制限されてしまい、意図した
ほどのコレクタ面積縮小効果がないと共に、製造工程が
非常に複雑であるという問題点がある。
【００１５】図８は上記の従来の提案になる半導体装置
のうち特開昭６３−２４６７２号公報記載の半導体装置
の断面図を示す。同図中、図５及び図６と同一構成部分
には同一符号を付してある。図８に示す従来の半導体装
置では、Ｐ型シリコン基板３１上に形成されたＮ+型埋
め込み層３２の上部にエピタキシャル層３５を成長させ
た後、表面に酸化膜及び窒化膜を堆積し、更に素子分離
用溝とこれよりも深さの浅いコレクタ引き出し用の溝と
をそれぞれエッチングにより形成し、素子分離用溝には
溝壁にシリコン酸化膜３８を形成後にＮ+型多結晶シリ
コンを充填して溝分離領域３３を形成し、また、コレク
タ引き出し用の溝には溝壁にシリコン酸化膜３８を形成
後にＮ+型多結晶シリコンを充填して多結晶シリコンコ
レクタ電極４０を形成する。
【００１６】しかし、この従来装置では、基本的に素子
分離用溝とは別にこれよりも浅いコレクタ引き出し用の
溝を形成しなければならないため、製造工程が複雑であ
ると共に、コレクタ引き出し部と素子分離用溝が異なる
ために両者間に無駄な領域が存在することとなり、コレ
クタ面積低減効果が小さいという問題がある。
【００１７】以上の２つの提案になる従来装置は不純物
添加された多結晶シリコンにより、コレクタを引き出し
を行うため、図５及び図６に示した従来装置のようなシ
リコン表面から不純物を拡散してコレクタを引き出す場
合に比し、コレクタ引き出し層とベース間の距離とを小
さくできるが、上記の諸問題が依然として存在する。
【００１８】 本発明は以上の点に鑑みなされたもの
で、バイポーラトランジスタのコレクタ面積、コレクタ
・基板間容量、コレクタ抵抗などを低減し得る半導体装
置の製造方法を提供することを目的とする。
【００１９】 また、本発明の他の目的は、簡単な製造
工程によりコレクタ面積の縮小された半導体装置を製造
する半導体装置の製造方法を提供することにある。
【００２０】
【課題を解決するための手段】本発明の半導体装置の製
造方法では、上記の目的を達成するため、半導体支持基
板上に第１の絶縁層を介して単結晶層が形成された基板
の該単結晶層に一導電型の埋め込み層を形成した後、一
導電型のエピタキシャル層を積層する第１の工程と、埋
め込み層及びエピタキシャル層を選択的に除去して、埋
め込み層及びエピタキシャル層による複数の島状単結晶
層を残す第２の工程と、島状単結晶層を有する基板全面
に一導電型の不純物が添加された多結晶半導体膜を被覆
する第３の工程と、多結晶半導体膜のうち、島状単結晶
層の側面に形成された多結晶半導体膜のみを残して他の
多結晶半導体膜を除去する第４の工程と、側面に多結晶
半導体膜が残された島状単結晶層を有する基板全面に第
２の絶縁層を被覆する第５の工程と、島状単結晶層上の
第２の絶縁層を研磨により除去する第６の工程と、多結
晶半導体膜をコレクタ引き出し電極の一部とするバイポ
ーラトランジスタを、島状単結晶層に形成する第７の工
程とを含むようにしたものである。
【００２１】
【００２２】また、本発明の半導体装置の製造方法で
は、前記第３及び第４の工程に代えて、複数の島状単結
晶層のそれぞれの側面に、一導電型の不純物を添加した
多結晶半導体膜を選択的に形成する第８の工程を含むよ
うにしてもよい。
【００２３】
【作用】本発明では、半導体基板上の第１の絶縁層を介
して半導体素子の活性領域を構成する複数の島状単結晶
層を形成し、各々の島状単結晶層の側面に形成された不
純物が添加された多結晶半導体膜を、バイポーラトラン
ジスタのコレクタ引き出し電極の一部として構成するよ
うにしたため、コレクタ面積を従来よりも低減できる。
【００２４】また、本発明では、第３の工程により島状
単結晶層を有する基板全面に一導電型の不純物が添加さ
れた多結晶半導体膜を被覆した後、第４の工程によりコ
レクタ引き出し電極の一部を構成するように、島状単結
晶層の側面に形成された多結晶半導体膜のみを残して他
の多結晶半導体膜を除去し、その後第５及び第６の工程
により島状単結晶層間を第２の絶縁層により分離するよ
うにしたため、従来に比べて製造工程を簡略化できる。
【００２５】更に、本発明では、多結晶半導体膜は、不
純物としてひ素が含まれているため、横方向の拡散がリ
ンよりも小さくできる。
【００２６】
【実施例】次に、本発明の実施例について説明する。図
１は本発明方法により製造された半導体装置の一実施例
の断面図、図２は本発明方法により製造された半導体装
置の一実施例の平面図を示す。本実施例は本発明による
コレクタ引き出し法と従来の自己整合法によるベース・
エミッタを組合せたものである。
【００２７】図１に示すように、一導電型の半導体基板
であるシリコン支持基板１上に第１の絶縁層としてシリ
コン酸化膜２が形成されており、この上に活性領域が設
けられてバイポーラトランジスタが形成されている。す
なわち、本実施例ではＳＯＩ基板上にバイポーラトラン
ジスタが形成されるものであるが、従来とは構造及び製
造方法が異なる。
【００２８】シリコン酸化膜２上のＮ+ 埋め込み層４、
Ｎ-エピタキシャル層５、ベース領域６、エミッタ領域
７及びＮ+拡散層９とから構成されるバイポーラトラン
ジスタの島状領域は複数設けられ、その各々は互いにシ
リコン酸化膜２及び３により分離されている。また、こ
の島状領域の側面にはＮ+多結晶シリコン８が形成され
ている。
【００２９】シリコン酸化膜３上にはシリコン酸化膜１
１が形成されている。また、上記のベース領域６には酸
化膜１１の除去された部分を介して多結晶シリコンコレ
クタ電極１３の一端が接触している。同様に、上記のエ
ミッタ領域７には、酸化膜１１及び１２のそれぞれ除去
された部分を介して多結晶シリコンベース電極１４の一
端が接触している。
【００３０】更に、Ｎ+多結晶シリコン８の側壁の一部
が多結晶シリコンコレクタ電極１０に接触している。す
なわち、コレクタの引き出しは、バイポーラトランジス
タの島状領域の側面のＮ+多結晶シリコン８により引き
出される。従って、本実施例では、シリコン表面からコ
レクタ引き出し層を拡散する場合に比べてコレクタ引き
出し領域をベース領域側に近付けられる構造である。
【００３１】コレクタ引き出しであるＮ+多結晶シリコ
ン８の周囲は、図１及び図２に示すように素子分離のた
めのシリコン酸化膜３が存在するため、前記特開昭６３
−２４６７２号公報記載の発明と比較してコレクタ面積
の低減ができる。また、本実施例では、コレクタ引き出
しであるＮ+多結晶シリコン８が、図２に示すようにバ
イポーラトランジスタの島状領域を囲むように形成され
ている。従って、本実施例では引き出し部が一側面だけ
の従来装置に比べてコレクタ抵抗を低減できる。
【００３２】次に、本発明になる半導体装置の製造方法
の一実施例について図３及び図４と共に説明する。本実
施例では、半導体基板としてＳＯＩ基板を用いる。特に
バイポーラトランジスタ用には、最近多く用いられる貼
り合わせＳＯＩ基板が適している。これは、表面を酸化
したシリコン基板と、通常のシリコン支持基板１とを貼
り合わせた後、酸化した方のシリコン基板を研磨して薄
い活性領域を残したものである。
【００３３】図３（ａ）に示すように、埋め込まれたシ
リコン酸化膜２の厚さ約０．５μｍ、活性層の厚さ約
１．５μｍのＳＯＩ基板の活性層に、高濃度のひ素（Ａ
ｓ）を拡散してＮ+埋め込み層４を形成した後、約１μ
ｍのＮ-エピタキシャル層５を成長させ、更に厚さ約２
００ｎｍのシリコン窒化膜１５を成長させる。
【００３４】次に、図３（ｂ）に示すように、将来バイ
ポーラトランジスタによる領域を島状に残すため、エッ
チングマスク（図示せず）を用いてバイポーラトランジ
スタを形成しない領域をシリコン酸化膜２上まで選択的
にエッチング除去する。続いて、公知の方法でエッチン
グマスクを除去した後、図３（ｃ）に示すように、高濃
度のＡｓを含有したＮ+多結晶シリコン８をシリコン窒
化膜１５上及びシリコン酸化膜２上にそれぞれ例えば約
５００ｎｍ程度の膜厚で被覆形成する。
【００３５】次に、図３（ｄ）に示すように、ＳＦ6等
のＦ系のガスあるいはＣｌ2等の塩素系ガスを用いて、
１０Ｐａ程度の圧力下でＮ+多結晶シリコン８を異方性
のドライエッチングし、埋め込み層４及びＮ-エピタキ
シャル層５の側壁のＮ+多結晶シリコン８を残して他の
部分を除去する。これにより、島状領域の側面にのみＮ
+多結晶シリコン８が残る。
【００３６】次に、図４（ａ）に示すように、Ｎ+多結
晶シリコン８、シリコン窒化膜１５及びシリコン酸化膜
２の各上面にそれぞれ厚いシリコン酸化膜３を被覆形成
する。このシリコン酸化膜３の厚さは、島状領域の段差
以上であればよい。
【００３７】続いて、図４（ｂ）に示すように、研磨に
よってシリコン酸化膜３をＮ+多結晶シリコン８とシリ
コン窒化膜１５の表面程度まで除去することにより、島
状領域がシリコン酸化膜３によって素子分離される。こ
のとき、シリコン窒化膜１５は研磨のストッパとなる。
つまり、適当な研磨条件を選ぶことでシリコン窒化膜１
５の研磨速度をシリコン酸化膜３のそれより遅くするこ
とができる。
【００３８】次に、図４（ｃ）に示すように、シリコン
窒化膜１５をりん酸系のウェットエッチングにより除去
する。以上により、Ｎ+多結晶シリコン８がコレクタ引
き出しのために形成される。この後は、島状領域内にベ
ース領域６やエミッタ領域７を形成する公知の製造工程
を経て最終的に図１に示した断面形状の半導体装置（バ
イポーラトランジスタ）が製造される。
【００３９】ところで、島状領域内にベース領域６やエ
ミッタ領域７を形成する公知の製造工程においては、様
々な熱処理が行われる。これにより、図１に示すよう
に、Ｎ+多結晶シリコン８内の不純物がＮ-エピタキシャ
ル層５内に拡散することで、Ｎ+拡散層９が形成され
る。このＮ+拡散層９の領域が大きくなると、Ｎ+拡散層
９がベース領域６に近付くため、リーク電流の発生のお
それがあるなどの種々の問題が生じる。
【００４０】そこで、本実施例では、Ｎ+多結晶シリコ
ン８内の不純物としてＡｓを選定している。従来のよう
に、シリコン表面からＮ+埋め込み層まで拡散によって
Ｎ+引き出し層を形成するには、一般的には拡散の速い
リン（Ｐ）を用いる。このため、横方向の拡散が大きく
なり、問題となっていたが、本実施例では拡散係数の小
さなＡｓを用いているため、上記の問題は発生しない。
【００４１】また、最近の高速バイポーラトランジスタ
は、高周波特性向上のため接合が浅く形成される傾向に
ある。本実施例は、島状領域内にベース領域６やエミッ
タ領域７を形成するのにあまり高温の熱処理を行わない
ため、このような接合を浅く形成するのに有利である。
【００４２】このように、本実施例によれば、ＳＯＩ基
板を使って島状に分離した素子領域の側面にコレクタ引
き出し用の多結晶シリコン８を形成するようにしたた
め、図７及び図８に示した従来装置を製造する方法に比
べて簡単な製造工程により、コレクタ面積、コレクタ・
基板間容量、コレクタ抵抗を低減することができる。
【００４３】この低減効果は、素子の種類、サイズなど
により異なるが、現在の一般的な高速バイポーラトラン
ジスタを従来例と本実施例と比較すると、コレクタ面
積、コレクタ・基板間容量はそれぞれ約３０〜４０％程
度、コレクタ抵抗は約２０％程度の低減効果がある。
【００４４】なお、本発明は上記の実施例に限定される
ものではなく、その他種々の変形例が考えられるもので
ある。例えば、図３及び図４に示した実施例では、図３
（ｃ）に示したように、高濃度のＡｓを含有したＮ+多
結晶シリコン８をシリコン窒化膜１５上及びシリコン酸
化膜２上全面に成長した後、Ｎ+多結晶シリコン８をエ
ッチングして島状領域の側面にのみＮ+多結晶シリコン
８を残した。
【００４５】これに対し、変形例は図３（ｂ）に示すよ
うに、Ｎ+埋め込み層４、Ｎ-エピタキシャル層５及びシ
リコン窒化膜１５が積層された島状領域の、シリコンが
露出している側面にのみ多結晶シリコンを選択成長させ
るものである。これにより、図３（ｂ）に示す状態から
図３（ｄ）に示す状態にすることができる。従って、こ
の場合にはより一層製造工程を短縮することができる。
【００４６】
【発明の効果】以上説明したように、本発明によれば、
半導体基板上の第１の絶縁層を介して半導体素子の活性
領域を構成する複数の島状単結晶層が形成され、各々の
島状単結晶層の側面に形成した不純物が添加された多結
晶半導体膜を、バイポーラトランジスタのコレクタ引き
出し電極の一部として構成することにより、コレクタ面
積を従来よりも低減できるようにしたため、コレクタ面
積と共にコレクタ・基板間容量及びコレクタ抵抗も低減
できる。
【００４７】また、本発明によれば、島状単結晶層を有
する基板全面に一導電型の不純物が添加された多結晶半
導体膜を被覆した後、コレクタ引き出し電極の一部を構
成するように、島状単結晶層の側面に形成された多結晶
半導体膜のみを残して他の多結晶半導体膜を除去し、そ
の後島状単結晶層間を第２の絶縁層により分離するよう
にしたため、従来に比べて製造工程を簡略化でき、よっ
て、製造時間を短縮できると共に、製造歩留りを向上で
きる。
【００４８】また、本発明方法によれば、複数の島状単
結晶層のそれぞれの側面に、一導電型の不純物を添加し
た多結晶半導体膜を選択的に形成するようにした場合
は、より一層製造工程を短縮することかできる。
【００４９】更に、本発明方法によれば、前記多結晶半
導体膜は、不純物としてひ素が含まれているため、横方
向の拡散がリンよりも小さく、多結晶半導体膜の不純物
が島状単結晶層内のエピタキシャル層内に拡散すること
で形成される拡散層とベース領域との間を極力広く保つ
ことができる。
【図面の簡単な説明】
【図１】本発明の一実施例の断面図である。
【図２】本発明の一実施例の平面図である。
【図３】本発明方法の一実施例の各工程の素子構造断面
図（その１）である。
【図４】本発明方法の一実施例の各工程の素子構造断面
図（その２）である。
【図５】従来装置の一例の断面図である。
【図６】従来装置の他の例の断面図である。
【図７】従来の提案になる半導体装置の一例の断面図で
ある。
【図８】従来の提案になる半導体装置の他の例の断面図
である。
【符号の説明】
１ シリコン支持基板 ２、１１、１２ シリコン酸化膜 ３ 素子分離用酸化膜 ４ Ｎ+埋め込み層 ５ Ｎ-エピタキシャル層 ６ ベース領域 ７ エミッタ領域 ８ Ｎ+多結晶シリコン ９ Ｎ+拡散層 １０ 多結晶シリコンコレクタ電極 １３ 多結晶シリコンベース電極 １４ 多結晶シリコンエミッタ電極

Claims (3)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体支持基板上に第１の絶縁層を介し
    て単結晶層が形成された基板の該単結晶層に一導電型の
    埋め込み層を形成した後、一導電型のエピタキシャル層
    を積層する第１の工程と、 該埋め込み層及びエピタキシャル層を選択的に除去し
    て、該埋め込み層及びエピタキシャル層による複数の島
    状単結晶層を残す第２の工程と、 該島状単結晶層を有する基板全面に一導電型の不純物が
    添加された多結晶半導体膜を被覆する第３の工程と、 該多結晶半導体膜のうち、前記島状単結晶層の側面に形
    成された多結晶半導体膜のみを残して他の多結晶半導体
    膜を除去する第４の工程と、 側面に前記多結晶半導体膜が残された前記島状単結晶層
    を有する基板全面に第２の絶縁層を被覆する第５の工程
    と、 前記島状単結晶層上の該第２の絶縁層を研磨により除去
    する第６の工程と、 前記多結晶半導体膜をコレクタ引き出し電極の一部とす
    るバイポーラトランジスタを、前記島状単結晶層に形成
    する第７の工程とを含むことを特徴とする半導体装置の
    製造方法。
  2. 【請求項２】 前記第３及び第４の工程に代えて、前記
    複数の島状単結晶層のそれぞれの側面に、一導電型の不
    純物を添加した多結晶半導体膜を選択的に形成する第８
    の工程を含むことを特徴とする請求項１記載の半導体装
    置の製造方法。
  3. 【請求項３】 前記第３の工程又は第８の工程で形成す
    る前記多結晶半導体膜は、不純物としてひ素が含まれて
    いることを特徴とする請求項１又は２記載の半導体装置
    の製造方法。
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