JPH0766284A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0766284A JPH0766284A JP21582693A JP21582693A JPH0766284A JP H0766284 A JPH0766284 A JP H0766284A JP 21582693 A JP21582693 A JP 21582693A JP 21582693 A JP21582693 A JP 21582693A JP H0766284 A JPH0766284 A JP H0766284A
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- Japan
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- substrate
- conductor
- insulating film
- forming
- groove
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Abstract
(57)【要約】
【目的】 ＳＯＩ基板を用いて素子分離用のトレンチ溝
を形成する際、溝形成の為のマスク材をエッチングする
時、露出した埋め込み酸化膜が同時にエッチングされ、
素子分離イールドが低下する。本提案はこの問題を解決
する事を目的とする。 【構成】 本提案では、埋め込み酸化膜にまで届くトレ
ンチを、非等方性エッチングで形成した後、基板全面に
ホトレジストを塗布し、全面露光する事によりこのレジ
ストをトレンチ溝内部のみに残置し、その後マスク材を
剥離し同時に埋め込み酸化膜がエッチングされるのを防
ぐ事により上記問題を解決する。
を形成する際、溝形成の為のマスク材をエッチングする
時、露出した埋め込み酸化膜が同時にエッチングされ、
素子分離イールドが低下する。本提案はこの問題を解決
する事を目的とする。 【構成】 本提案では、埋め込み酸化膜にまで届くトレ
ンチを、非等方性エッチングで形成した後、基板全面に
ホトレジストを塗布し、全面露光する事によりこのレジ
ストをトレンチ溝内部のみに残置し、その後マスク材を
剥離し同時に埋め込み酸化膜がエッチングされるのを防
ぐ事により上記問題を解決する。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置の製造方法
にかかり、特に基板にＳＯＩ（Silicon-On-Insulator）
ウェーハを用いた際のトランジスタ及び素子分離の製造
方法に関する。
にかかり、特に基板にＳＯＩ（Silicon-On-Insulator）
ウェーハを用いた際のトランジスタ及び素子分離の製造
方法に関する。
【０００２】
【従来の技術】半導体集積回路は最近ますます高密度
化、高性能化する傾向にあり、バイポーラＬＳＩにおい
ても、ディジタルＬＳＩを中心に高密度化、高速化の動
きが盛んである。
化、高性能化する傾向にあり、バイポーラＬＳＩにおい
ても、ディジタルＬＳＩを中心に高密度化、高速化の動
きが盛んである。
【０００３】前述の要求を満たすために、トレンチ素子
分離技術等を用いる事によりトランジスタの面積縮小を
はかり高集積化したり、自己整合技術を用いてエミッタ
面積を縮小して低消費電力化したりする方法が用いられ
ている（例えばIEDM、1987、p586）。又、トランジスタ
を高速化する為には、ベース幅を薄くしたり寄生抵抗、
容量などを減らす方法があり、前者の要求を満たす為
に、内部ベース形成にボロンのドープされたエピタキシ
ャル層を用いるといった方法もとられている（例えば、
IEDM、1987、p586）。一方、素子の寄生容量を低減する
為にＳＯＩ（Silicon-On-Insulator）基板上に素子を形
成する方法も提案されている（ＩＥＤＭ、１９８８、ｐ
８７０）。
分離技術等を用いる事によりトランジスタの面積縮小を
はかり高集積化したり、自己整合技術を用いてエミッタ
面積を縮小して低消費電力化したりする方法が用いられ
ている（例えばIEDM、1987、p586）。又、トランジスタ
を高速化する為には、ベース幅を薄くしたり寄生抵抗、
容量などを減らす方法があり、前者の要求を満たす為
に、内部ベース形成にボロンのドープされたエピタキシ
ャル層を用いるといった方法もとられている（例えば、
IEDM、1987、p586）。一方、素子の寄生容量を低減する
為にＳＯＩ（Silicon-On-Insulator）基板上に素子を形
成する方法も提案されている（ＩＥＤＭ、１９８８、ｐ
８７０）。
【０００４】以下に、トレンチ素子分離の工程を中心
に、ＳＯＩ−バイポーラトランジスタの代表的な従来技
術を説明し、その問題点を明らかにする。第二図は従来
例の製造工程を工程順に示すいずれも断面図である。
に、ＳＯＩ−バイポーラトランジスタの代表的な従来技
術を説明し、その問題点を明らかにする。第二図は従来
例の製造工程を工程順に示すいずれも断面図である。
【０００５】まずＳＯＩ基板としては活性層ＳｉはＮ型
のもの１０３を用いる。１０１は支持基板、１０２は埋
め込み酸化膜である（図２（ａ））。次にＮ＋埋め込み
層１０４を形成する。次にＮ型の比較的低濃度層（〜１
×１０16ｃｍ-3）のエピタキシャル層１０５を気相成長
方で１．０μｍ程度形成する。次いで常圧ＣＶＤなどＳ
ｉ基板と選択比の取れる材料でマスク１０６を形成し、
非等方性エッチング（ＲＩＥなど）でＳｉ基板に深い溝
を形成する（図２（ｂ））。この溝はトランジスタを電
気的に絶縁分離するため埋め込み酸化膜層１０２に届く
まで形成する必要がある。
のもの１０３を用いる。１０１は支持基板、１０２は埋
め込み酸化膜である（図２（ａ））。次にＮ＋埋め込み
層１０４を形成する。次にＮ型の比較的低濃度層（〜１
×１０16ｃｍ-3）のエピタキシャル層１０５を気相成長
方で１．０μｍ程度形成する。次いで常圧ＣＶＤなどＳ
ｉ基板と選択比の取れる材料でマスク１０６を形成し、
非等方性エッチング（ＲＩＥなど）でＳｉ基板に深い溝
を形成する（図２（ｂ））。この溝はトランジスタを電
気的に絶縁分離するため埋め込み酸化膜層１０２に届く
まで形成する必要がある。
【０００６】その後、このマスク材１０６を剥離し、次
いで酸化膜等の絶縁膜を埋め込む事により素子分離領域
としてトレンチ領域１０７を形成する。次に真性素子領
域とコレクタコンタクト部を分離する電極間分離領域に
絶縁酸化膜１０８を形成する（図２（ｃ））。
いで酸化膜等の絶縁膜を埋め込む事により素子分離領域
としてトレンチ領域１０７を形成する。次に真性素子領
域とコレクタコンタクト部を分離する電極間分離領域に
絶縁酸化膜１０８を形成する（図２（ｃ））。
【０００７】その後、第一の多結晶シリコン１０９を厚
さ２０００オングストローム程度成長させ、コレクタコ
ンタクト部と真性素子領域上に残置する。次にコレクタ
コンタクト部にリンをイオン注入し、高濃度コレクタコ
ンタクト領域１１０を形成する。次に、前記多結晶シリ
コン膜１０９のエミッタベース領域にボロンを５０Ｋｅ
Ｖ，１×１０16ｃｍ-2程度の条件でイオン注入する。ひ
き続き全面にてＣＶＤシリコン酸化膜１２０を２０００
オングストローム程度被着する。
さ２０００オングストローム程度成長させ、コレクタコ
ンタクト部と真性素子領域上に残置する。次にコレクタ
コンタクト部にリンをイオン注入し、高濃度コレクタコ
ンタクト領域１１０を形成する。次に、前記多結晶シリ
コン膜１０９のエミッタベース領域にボロンを５０Ｋｅ
Ｖ，１×１０16ｃｍ-2程度の条件でイオン注入する。ひ
き続き全面にてＣＶＤシリコン酸化膜１２０を２０００
オングストローム程度被着する。
【０００８】次に、トランジスタの真性領域上の第一の
ＣＶＤ酸化膜と第一の多結晶シリコン１０９を基板が露
出するまで写真蝕刻法及びエッチング法により除去し開
口幅１μｍ程度の開口部１１１を形成する。次いで、８
５０℃程度の水素燃焼酸化により開口部に露出した基板
と第一の多結晶シリコン１０９に酸化膜１１２を形成す
ると共に第一の多結晶シリコン１０９に添加させていた
ボロンを基板に拡散し、ｎｐｎトランジスタの外部ベー
ス１１３をそれぞれ形成する。
ＣＶＤ酸化膜と第一の多結晶シリコン１０９を基板が露
出するまで写真蝕刻法及びエッチング法により除去し開
口幅１μｍ程度の開口部１１１を形成する。次いで、８
５０℃程度の水素燃焼酸化により開口部に露出した基板
と第一の多結晶シリコン１０９に酸化膜１１２を形成す
ると共に第一の多結晶シリコン１０９に添加させていた
ボロンを基板に拡散し、ｎｐｎトランジスタの外部ベー
ス１１３をそれぞれ形成する。
【０００９】次いで、ボロンを３×１０18ｃｍ-3程度注
入し１０００オングストローム程度の真性ベース相１１
４を形成する。その後、窒化膜を２０００オングストロ
ーム程度開口部に残置してサイドウォール１１５を形成
し、開口部にシリコンを露出させる。次いで第二の多結
晶シリコン１１６を厚さ２０００オングストローム程度
全面に被着する。次いで砒素を高濃度に添加する。次い
で所望の熱処理を施して第二の多結晶シリコンに添加さ
れた砒素をエピタキシャル層に拡散してエミッタ領域１
１７を形成する（図２（ｄ））。その後、さらに基板全
面にアルミニウムを被着し、写真蝕刻法及びエッチング
法を用いて電極配線を形成し、バイポーラトランジスタ
を形成する（図示せず）。
入し１０００オングストローム程度の真性ベース相１１
４を形成する。その後、窒化膜を２０００オングストロ
ーム程度開口部に残置してサイドウォール１１５を形成
し、開口部にシリコンを露出させる。次いで第二の多結
晶シリコン１１６を厚さ２０００オングストローム程度
全面に被着する。次いで砒素を高濃度に添加する。次い
で所望の熱処理を施して第二の多結晶シリコンに添加さ
れた砒素をエピタキシャル層に拡散してエミッタ領域１
１７を形成する（図２（ｄ））。その後、さらに基板全
面にアルミニウムを被着し、写真蝕刻法及びエッチング
法を用いて電極配線を形成し、バイポーラトランジスタ
を形成する（図示せず）。
【００１０】
【発明が解決しようとする課題】しかしながらこの方法
では、埋め込み酸化膜にまで届くトレンチ領域を形成す
る際、Ｓｉ基板に非等方性エッチング（ＲＩＥなど）で
溝を形成する際にエッチングマスクとして用いた常圧Ｃ
ＶＤを剥離する時、露出した埋め込み酸化膜がエッチン
グされ、直後の絶縁膜埋め込み工程で埋め込みきれず、
ボイド１１８が発生し（図２（ｅ））、素子分離イール
ドが低下するという問題があった。
では、埋め込み酸化膜にまで届くトレンチ領域を形成す
る際、Ｓｉ基板に非等方性エッチング（ＲＩＥなど）で
溝を形成する際にエッチングマスクとして用いた常圧Ｃ
ＶＤを剥離する時、露出した埋め込み酸化膜がエッチン
グされ、直後の絶縁膜埋め込み工程で埋め込みきれず、
ボイド１１８が発生し（図２（ｅ））、素子分離イール
ドが低下するという問題があった。
【００１１】Ｓｉ−ＲＩＥのマスクとしてのＣＶＤシリ
コン酸化膜は厚さ８０００オングストローム程度である
が、通常ＲＩＥ後は４０００オングストローム程度にな
る。通常のＳｉ−ＬＳＩプロセスでは約３０％のマージ
ンを見込むので、実際は５０００オングストローム程度
のエッチングを行う。通常のバイポーラトランジスタの
場合、ＳＯＩ基板の活性層の厚さは２〜３μｍであり、
素子分離用のトレンチ溝の開口幅は１μｍ程度であるの
で、この溝のアスペクト比は常に２以上である。埋め込
み酸化膜の厚さが５０００オングストローム程度の場合
は、マスク材ＣＶＤシリコン酸化膜のエッチング後は、
その断面形状は図２（ｅ）の様になり、これは今日のい
かなる堆積方式をもってしても埋め込む事は不可能であ
る。
コン酸化膜は厚さ８０００オングストローム程度である
が、通常ＲＩＥ後は４０００オングストローム程度にな
る。通常のＳｉ−ＬＳＩプロセスでは約３０％のマージ
ンを見込むので、実際は５０００オングストローム程度
のエッチングを行う。通常のバイポーラトランジスタの
場合、ＳＯＩ基板の活性層の厚さは２〜３μｍであり、
素子分離用のトレンチ溝の開口幅は１μｍ程度であるの
で、この溝のアスペクト比は常に２以上である。埋め込
み酸化膜の厚さが５０００オングストローム程度の場合
は、マスク材ＣＶＤシリコン酸化膜のエッチング後は、
その断面形状は図２（ｅ）の様になり、これは今日のい
かなる堆積方式をもってしても埋め込む事は不可能であ
る。
【００１２】
【課題を解決するための手段】本発明では、埋め込み酸
化膜にまで届くトレンチを、非等方性エッチング（ＲＩ
Ｅなど）で埋め込み酸化膜に溝を形成した後、基板全面
にホトレジストを塗布し、前記溝内部にのみホトレジス
トを残置し、その後マスク材を剥離し、その後前記溝内
部にのみ残置されたホトレジストを硫酸過酸化水溶液等
によりエッチング除去し、酸化膜等の絶縁物質を埋め込
む事により形成する事により上記問題を解決する。
化膜にまで届くトレンチを、非等方性エッチング（ＲＩ
Ｅなど）で埋め込み酸化膜に溝を形成した後、基板全面
にホトレジストを塗布し、前記溝内部にのみホトレジス
トを残置し、その後マスク材を剥離し、その後前記溝内
部にのみ残置されたホトレジストを硫酸過酸化水溶液等
によりエッチング除去し、酸化膜等の絶縁物質を埋め込
む事により形成する事により上記問題を解決する。
【００１３】
【作用】本発明では、埋め込み酸化膜にまで届くトレン
チを、非等方性エッチング（ＲＩＥなど）で形成した
後、基板全面にホトレジストを塗布し、前記溝内部にの
みホトレジストを残置し、その後マスク材を剥離し、同
時に埋め込み酸化膜がエッチングされるのを防ぐことに
より上記問題を解決する。
チを、非等方性エッチング（ＲＩＥなど）で形成した
後、基板全面にホトレジストを塗布し、前記溝内部にの
みホトレジストを残置し、その後マスク材を剥離し、同
時に埋め込み酸化膜がエッチングされるのを防ぐことに
より上記問題を解決する。
【００１４】
【実施例】以下、本発明の一実施例に付き図面を参照し
て説明する。図１（ａ）〜（ｈ）は一実施例のＳＯＩ縦
型バイポーラトランジスタの製造方法を工程順に示す断
面図である。まずＳＯＩ基板としては活性層シリコン３
は２μｍ程度のものを用いる。次いで比較的高濃度な
（〜１×１０20ｃｍ-3）Ｎ型拡散層４を形成する。１は
支持基板、２は第一の絶縁膜としての酸化膜である（図
１（ａ））。次にＮ型の比較的低濃度層（〜１×１０16
ｃｍ-3）のエピタキシャル層５を気相成長方で１．０μ
ｍ程度形成する。次いで常圧ＣＶＤなどＳｉ基板と選択
比の取れる材料でマスク６を形成し、非等方性エッチン
グ（ＲＩＥなど）でＳｉ基板に深い溝７を形成する。こ
の溝７は前述の通りトランジスタを電気的に絶縁分離す
るため、埋め込み酸化膜２に届くまで形成する必要があ
る（図１（ｂ））。
て説明する。図１（ａ）〜（ｈ）は一実施例のＳＯＩ縦
型バイポーラトランジスタの製造方法を工程順に示す断
面図である。まずＳＯＩ基板としては活性層シリコン３
は２μｍ程度のものを用いる。次いで比較的高濃度な
（〜１×１０20ｃｍ-3）Ｎ型拡散層４を形成する。１は
支持基板、２は第一の絶縁膜としての酸化膜である（図
１（ａ））。次にＮ型の比較的低濃度層（〜１×１０16
ｃｍ-3）のエピタキシャル層５を気相成長方で１．０μ
ｍ程度形成する。次いで常圧ＣＶＤなどＳｉ基板と選択
比の取れる材料でマスク６を形成し、非等方性エッチン
グ（ＲＩＥなど）でＳｉ基板に深い溝７を形成する。こ
の溝７は前述の通りトランジスタを電気的に絶縁分離す
るため、埋め込み酸化膜２に届くまで形成する必要があ
る（図１（ｂ））。
【００１５】その後、基板全面にホトレジスト（ポジレ
ジスト）８を塗布し、全面露光する事により前述溝内部
にのみホトレジストを残置し（図１（ｃ））、その後Ｎ
Ｈ４Ｆ水溶液等でマスク材を剥離し同時に埋め込み酸化
膜がエッチングされるのを防ぐ（図１（ｄ））。
ジスト）８を塗布し、全面露光する事により前述溝内部
にのみホトレジストを残置し（図１（ｃ））、その後Ｎ
Ｈ４Ｆ水溶液等でマスク材を剥離し同時に埋め込み酸化
膜がエッチングされるのを防ぐ（図１（ｄ））。
【００１６】その後、前記溝７内部にのみ残置されたホ
トレジストを硫酸過酸化水素水溶液等によりエッチング
除去し（図１（ｅ））、第三の絶縁物として酸化膜９を
埋め込む（図１（ｆ））。次に真性素子領域とコレクタ
コンタクト部を分離する電極間分離領域に第四の絶縁と
して酸化膜１０を形成する（図１（ｇ））。
トレジストを硫酸過酸化水素水溶液等によりエッチング
除去し（図１（ｅ））、第三の絶縁物として酸化膜９を
埋め込む（図１（ｆ））。次に真性素子領域とコレクタ
コンタクト部を分離する電極間分離領域に第四の絶縁と
して酸化膜１０を形成する（図１（ｇ））。
【００１７】次いで基板全面に第一の導電体として多結
晶シリコン１１を厚さ２０００オングストローム程度成
長させ、コレクタコンタクト部と真性素子領域上に残置
する。次にコレクタコンタクト部にリンをイオン注入
し、高濃度コレクタコンタクト領域１２を形成する。次
に、前記多結晶シリコン膜１１のエミッタベース領域に
ボロンを５０ＫｅＶ，１×１０16ｃｍ-2程度の条件でイ
オン注入する。ひき続き全面に第五の絶縁膜としてＣＶ
Ｄシリコン酸化膜１３を２０００オングストローム程度
被着する。
晶シリコン１１を厚さ２０００オングストローム程度成
長させ、コレクタコンタクト部と真性素子領域上に残置
する。次にコレクタコンタクト部にリンをイオン注入
し、高濃度コレクタコンタクト領域１２を形成する。次
に、前記多結晶シリコン膜１１のエミッタベース領域に
ボロンを５０ＫｅＶ，１×１０16ｃｍ-2程度の条件でイ
オン注入する。ひき続き全面に第五の絶縁膜としてＣＶ
Ｄシリコン酸化膜１３を２０００オングストローム程度
被着する。
【００１８】次に、トランジスタの真性領域上のＣＶＤ
酸化膜１３と多結晶シリコン１１を基板が露出するまで
写真蝕刻法及びエッチング法により除去し開口幅１μｍ
程度の開口部１４を形成する。次いで、８５０℃程度の
水素燃焼酸化により開口部に露出した基板と第一の多結
晶シリコン１１に第六の絶縁膜として酸化膜１５を形成
すると共に第一の多結晶シリコン１１に添加させていた
ボロンを基板に拡散し、ｎｐｎトランジスタの外部ベー
ス１６を形成する。
酸化膜１３と多結晶シリコン１１を基板が露出するまで
写真蝕刻法及びエッチング法により除去し開口幅１μｍ
程度の開口部１４を形成する。次いで、８５０℃程度の
水素燃焼酸化により開口部に露出した基板と第一の多結
晶シリコン１１に第六の絶縁膜として酸化膜１５を形成
すると共に第一の多結晶シリコン１１に添加させていた
ボロンを基板に拡散し、ｎｐｎトランジスタの外部ベー
ス１６を形成する。
【００１９】次いでボロンを３×１０18ｃｍ-3程度注入
し１０００オングストローム程度の真性ベース層１７を
形成する。その後、第七の絶縁膜として窒化膜を２００
０オングストローム程度開口部に残置してサイドウォー
ル１８を形成し開口部にシリコンを露出させる。次いで
第二の導電体として多結晶シリコン１９を厚さ２０００
オングストローム程度全面に被着する。次いで砒素を高
濃度に添加する。次いで所望の熱処理を施して第二の導
電体なる多結晶シリコン１９に添加された砒素をエピタ
キシャル層に拡散してエミッタ領域２０を形成する。
（図１（ｈ））。その後、さらに基板全面にアルミニウ
ムを被着し、写真蝕刻法及びエッチング法を用いて電極
配線を形成しバイポーラトランジスタを形成する（図示
せず）。
し１０００オングストローム程度の真性ベース層１７を
形成する。その後、第七の絶縁膜として窒化膜を２００
０オングストローム程度開口部に残置してサイドウォー
ル１８を形成し開口部にシリコンを露出させる。次いで
第二の導電体として多結晶シリコン１９を厚さ２０００
オングストローム程度全面に被着する。次いで砒素を高
濃度に添加する。次いで所望の熱処理を施して第二の導
電体なる多結晶シリコン１９に添加された砒素をエピタ
キシャル層に拡散してエミッタ領域２０を形成する。
（図１（ｈ））。その後、さらに基板全面にアルミニウ
ムを被着し、写真蝕刻法及びエッチング法を用いて電極
配線を形成しバイポーラトランジスタを形成する（図示
せず）。
【００２０】従来の方法では、埋め込み酸化膜にまで届
くトレンチ領域を形成する際、Ｓｉ基板に非等方性エッ
チング（ＲＩＥなど）で溝を形成する時にエッチングマ
スクとして用いた常圧ＣＶＤを剥離する時、露出した埋
め込み酸化膜がエッチングされ、直後の絶縁膜埋め込み
工程で埋め込みきれず、ボイドが発生し、素子分離イー
ルドが低下するという問題があった。
くトレンチ領域を形成する際、Ｓｉ基板に非等方性エッ
チング（ＲＩＥなど）で溝を形成する時にエッチングマ
スクとして用いた常圧ＣＶＤを剥離する時、露出した埋
め込み酸化膜がエッチングされ、直後の絶縁膜埋め込み
工程で埋め込みきれず、ボイドが発生し、素子分離イー
ルドが低下するという問題があった。
【００２１】上記本発明の実施例によれば、埋め込み酸
化膜にまで届くトレンチを、非等方性エッチング（ＲＩ
Ｅなど）で形成した後、基板全面にホトレジストを塗布
し、前記溝内部にのみホトレジストを残置し、その後マ
スク材を剥離し同時に埋め込み酸化膜がエッチングされ
るのを防ぎ、その後、前記溝内部にのみ残置されたホト
レジストを硫酸過酸化水素水溶液等によりエッチング除
去し、酸化膜等の絶縁物質を埋め込む事により形成す
る。よって良好な素子分離イールドを有する高速高性能
なバイポーラ集積回路を得ることが出来る。
化膜にまで届くトレンチを、非等方性エッチング（ＲＩ
Ｅなど）で形成した後、基板全面にホトレジストを塗布
し、前記溝内部にのみホトレジストを残置し、その後マ
スク材を剥離し同時に埋め込み酸化膜がエッチングされ
るのを防ぎ、その後、前記溝内部にのみ残置されたホト
レジストを硫酸過酸化水素水溶液等によりエッチング除
去し、酸化膜等の絶縁物質を埋め込む事により形成す
る。よって良好な素子分離イールドを有する高速高性能
なバイポーラ集積回路を得ることが出来る。
【００２２】
【発明の効果】本技術によれば、良好な素子分離イール
ドを有するバイポーラ集積回路を得ることができる。
ドを有するバイポーラ集積回路を得ることができる。
【図１】 本発明の一実施例のＳＯＩ縦型バイポーラト
ランジスタの製造方法を工程順に断面図。
ランジスタの製造方法を工程順に断面図。
【図２】 従来例のＳＯＩ縦型バイポーラトランジスタ
の製造方法を工程順に示すいずれも断面図。
の製造方法を工程順に示すいずれも断面図。
１…支持基板（単結晶シリコン） ２…シリコン酸化膜
３…単結晶シリコン ４…Ｎ＋コレクタ層 ５…Ｎ−コレクタ層 ６…ＣＶＤ
シリコン酸化膜 ７…トレンチ溝 ８…レジスト ９，１０，１３…シリ
コン酸化膜 １１，１９…多結晶シリコン １２…Ｎ＋コレクタコン
タクト領域 １６…外部ベース領域 １７…内部ベース領域 １８…
窒化膜 ２０…エミッタ領域
３…単結晶シリコン ４…Ｎ＋コレクタ層 ５…Ｎ−コレクタ層 ６…ＣＶＤ
シリコン酸化膜 ７…トレンチ溝 ８…レジスト ９，１０，１３…シリ
コン酸化膜 １１，１９…多結晶シリコン １２…Ｎ＋コレクタコン
タクト領域 １６…外部ベース領域 １７…内部ベース領域 １８…
窒化膜 ２０…エミッタ領域
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73
Claims (1)
- 【請求項１】第一の絶縁膜が埋め込まれたＳＯＩ構造を
持つシリコン基板に、高濃度第一導電型埋め込み層を形
成する工程と、第一導電型エピタキシャル層を全面に成
長させる工程と、第二の絶縁膜をマスクに、基板に非等
方性エッチングで第一の絶縁膜が露出するまで深い溝を
形成する工程と、基板全面にホトレジストを塗布し前記
溝内部にのみホトレジストを残置する工程と、基板上に
露出した第二の絶縁膜を除去する工程と、次いで前記溝
内部にのみ残置されたホトレジストを除去する工程と、
前記溝内部に第三の絶縁膜を埋め込み素子分離領域を形
成する工程と、エミッタベース形成予定領域とコレクタ
コンタクト形成予定領域以外の領域に第四の絶縁膜を形
成する工程と、基板全面にベース層として第一の導電体
を被着する工程と、前記第一の導電体を真性素子領域上
に残置する工程と、前記第一の導電体のトンジスタ部に
第二導電型の不純物を添加する工程と、基板全面に第五
の絶縁膜を被着する工程と、トランジスタの真性領域上
の第五の絶縁膜と第一の導体膜を基板が露出するまで写
真蝕刻法及びエッチング法により除去し開口部を形成す
る工程と、開口部に露出した基板と第一の導電体に第六
の絶縁膜を形成すると共に第一の導電体に添加されてい
た不純物を基板に拡散させる工程と、前記開口部に第二
導電型の不純物を添加し真性ベース層を形成する工程
と、第七の絶縁膜を前記開口部に残置してサイドウォー
ルを形成すると共に前記開口部の基板を露出させる工程
と、基板全面に第二の導電体を被着する工程と、前記第
二の導電体に第一導電型不純物を高濃度に添加する工程
と、第二の導電体に添加された第一導電型の不純物をエ
ピタキシャル層に拡散してトランジスタのエミッタ層を
形成する工程を含む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21582693A JPH0766284A (ja) | 1993-08-31 | 1993-08-31 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21582693A JPH0766284A (ja) | 1993-08-31 | 1993-08-31 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0766284A true JPH0766284A (ja) | 1995-03-10 |
Family
ID=16678904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21582693A Pending JPH0766284A (ja) | 1993-08-31 | 1993-08-31 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0766284A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6503812B2 (en) * | 2001-01-12 | 2003-01-07 | Stmicroelectronics S. A. | Fabrication process for a semiconductor device with an isolated zone |
| US6762477B2 (en) | 2000-03-24 | 2004-07-13 | Renesas Technology Corp. | Semiconductor device |
-
1993
- 1993-08-31 JP JP21582693A patent/JPH0766284A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6762477B2 (en) | 2000-03-24 | 2004-07-13 | Renesas Technology Corp. | Semiconductor device |
| US6503812B2 (en) * | 2001-01-12 | 2003-01-07 | Stmicroelectronics S. A. | Fabrication process for a semiconductor device with an isolated zone |
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