JP3176758B2 - 半導体装置の製造方法 - Google Patents
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Description
に関し、より詳しくは、半導体基板に形成される素子
と、その素子から引き出される電極を備えた半導体装置
の製造方法に関する。近年の高度情報化社会の発展に伴
い、より高速に情報処理を行うコンピュータやより多く
の情報伝達を行える短波長領域での通信が望まれてい
る。こうした要求に応えるためには、より高速に動作す
るLSIが必要であり、さらには、LSIの構成要素と
なる高速動作のトランジスタが必要である。
ライン型高速バイポーラトランジスタの断面構造を図1
7に示す。図17において、単結晶の半導体基板100 の
上には、N+ 型半導体埋め込み層101 とN- 型半導体層
102 が形成されている。N- 型半導体層102 のうちの素
子形成領域及びその中のコレクタコンタクト領域103
は、フィールド絶縁膜104 により囲まれている。また、
素子領域のN- 型半導体層102 には、バイポーラトラン
ジスタを構成するP型の外部ベース層105 とP型の内部
ベース層106 が形成され、また、内部ベース層106 の上
層部にはN型エミッタ層107 が形成されている。さら
に、外部ベース層105 には、不純物を含有する多結晶半
導体よりなるベース引出電極108 が接続され、そのベー
ス引出電極108 はN- 型半導体層102 の表面に形成され
た薄い絶縁膜109 に沿ってフィールド酸化膜104 の上に
引き出されている。
引出電極108 には、その上を覆う層間絶縁膜110 に形成
された開口部111 を通して金属製のベース電極112 が形
成されている。ベース引出電極108 のうちエミッタ層10
7 寄りの側壁には、絶縁材よりなるサイドウォール113
が形成され、さらに、サイドウォール113 に囲まれたエ
ミッタ層107 の上には不純物を含有する多結晶半導体よ
りなるエミッタ引出電極114 と金属製のエミッタ電極11
5 が形成されている。
2 はコレクタ層となり、上記したコレクタコンタクト領
域には、N- 型半導体層102 へのドナーの導入によりN
+ 型コレクタ引出層116 が埋め込み層101 に達する深さ
に形成されている。また、コレクタ引出層116 の上には
層間絶縁膜110の開口部117 を通してコレクタ電極118
が形成されている。
7 は、その上の各引出電極108,114に含まれる不純物の
拡散によって自己整合的に形成されている。また、内側
のベース層10は、イオン注入により自己整合的に形成さ
れる。ところで、このような構造のバイポーラトランジ
スタを得る方法は一つではなく、幾つかの方法が知られ
ているが、その構造の大きな特徴は、以下のように4つ
にまとめることができる。
た素子形成領域の中央のベース領域で、(2) 半導体基板
上に絶縁膜、導電膜及び絶縁膜を貫く開口部が形成さ
れ、また、(3) その開口部の内壁或いはその開口部に隣
接する部分には、前記導電膜と半導体基板とを接続する
導電体層又は半導体層が設けられ、さらに、(4) この導
電体層或いは半導体層から絶縁され、かつ開口部内で半
導体基板に接するエミッタ引出用の導電膜が形成され
る。
接続する導電体層又は半導体層”については各種技術で
製造方法が異なるが、構造的にはほぼ同じになってい
る。バイポーラトランジスタやMOSトランジスタを高
速動作させるためには、寄生容量の削減が必要不可欠で
ある。上記した従来型のトランジスタは、ベース層105,
106 及びエミッタ層107 が自己整合により微小に形成さ
れるために、ベース・エミッタ間、及びベース・コレク
タ間の寄生容量が削減されるので、高速なトランジスタ
動作が可能になっている。
ためには、ベース面積の縮小化を図ってベース・コレク
タ間の接合容量の削減をはかるばかりではなく、コレク
タ層となるN- 型半導体層とベース引出電極との間の寄
生容量をも削減して、ベース・コレクタ間のトータルな
寄生容量を減らす必要がある。
寄生容量は、ベース引出電極108 とコレクタ層(102) と
の間隔、およびその間に存在する絶縁材質の誘電率で決
まる。しかし、その間隔を広げると、ベース引出電極10
8 の位置が高くなり、エミッタ引出電極114 が形成され
る開口部のアスペクト比が大きくなるため、結果的にエ
ミッタ引出電極114 やベース引出電極108 の全長が長く
なってそれらの抵抗が増え、高速化のもう一つの重要な
要因となる寄生抵抗の増大を招き、トランジスタ動作速
度を低下させてしまう。
02) の間隔を増やさずに、それらの寄生容量を減らすに
は誘電率を小さい絶縁材をそれらの間に介在させること
が望ましい。例えば、特開平1−137651号公報に
提案されているように、電極間の寄生容量を減らすため
に、それら間に空洞を設けることも考えられる。
(A) に示すように下側配線電極130の上に絶縁性支持部1
31 を形成し、ついで、図18(B) に示すように空洞と
なる部分にSOG(spin on glass) 132 を充填した後
に、図18(C) に示すような上側配線電極133 を形成
し、さらに、図18(D) に示すように空洞部分のSOG
132 をウェットエッチングにより除去するといった工程
を経ている。なお、図中符号134 は、下地絶縁膜を示し
ている。
図17に示すような構造のバイポーラトランジスタの引
出電極はトランジスタの一部をなし、しかも、そのトラ
ンジスタは微細な面積であるので、トランジスタ自身の
容量を低減するためには上記公報に記載された技術だけ
では不十分であって、セルフアライン型トランジスタの
製造に合った新たな半導体装置の製造方法が必要とな
る。
ては、上記したバイポーラトランジスタの他にMOSト
ランジスタ、静電誘導型トランジスタもある。本発明は
このような問題に鑑みてなされたものであって、半導体
素子の寄生容量を低減できる半導体装置の製造方法を提
供することを目的とする。
図4に例示するように、半導体素子が形成される下地半
導体層2の上に、第一の絶縁膜6、第一の導電体膜7及
び第二の絶縁膜8を順に積層する工程と、前記第一の絶
縁膜6、前記第一の導電体膜7及び前記第二の絶縁膜8
をパターニングして開口部9を形成し、該開口部9から
前記下地半導体層2の上面を露出する工程と、前記開口
部9の近傍にある前記第一の導電体膜7と前記下地半導
体層2を接続する第二の導電体膜11を形成し、つい
で、前記開口部9を完全に閉塞せずに該第二の導電体膜
11を覆う絶縁性サイドウォール12を形成する工程
と、前記絶縁性サイドウォール12の中央の前記開口部
9を通り、前記下地半導体層2の表面に直接又は絶縁膜
を介して第一の電極14を形成する工程と、前記第一の
導電体膜7と前記第二の絶縁膜8をパターニングして前
記開口部9の周囲に残存させ、残存した前記第一の導電
体膜7及び前記第二の導電体膜11を第二の電極18と
なすとともに、前記第一の絶縁膜の一部を露出する工程
と、等方性エッチングにより前記第一の絶縁膜18を除
去することによって前記第二の電極18と前記半導体膜
2との間に空隙19を形成する工程とを有することを特
徴とする半導体装置の製造方法によって達成する。
の電極18を形成した後に、前記第二の電極18をサイ
ドエッチングすることにより前記第二の絶縁膜8の端部
を前記第二の電極18の上に庇状に突出させる工程と、
前記空隙19を形成した後に、前記第二の絶縁膜8のう
ち前記第二の電極18から突出した部分を溶融して下方
に湾曲させる工程とを有することを特徴とする請求項1
記載の半導体装置の製造方法によって達成する。
体素子が形成される下地半導体層2の上に第一の絶縁膜
6と第一の導電体膜7を形成する工程と、前記第一の絶
縁膜6と前記第一の導電体膜7をパターニングして電極
形成領域に残存させる工程と、全体に第二の絶縁膜30
を形成してパターニングされた前記第一の導電体膜7を
覆う工程と、前記第二の絶縁膜30、前記第一の導電体
膜7及び前記第一の絶縁膜6をパターニングして開口部
31を形成する工程と、前記開口部31からエッチャン
トを供給して前記第一の絶縁膜6を除去し、前記第一の
導電体膜7と下地半導体層2との間に空隙33を形成す
る工程と、前記開口部31の近傍にある前記第一の導電
体膜7と前記下地半導体層2とを接続する半導体膜35
を形成する工程とを有することを特徴とする半導体装置
の製造方法によって達成する。
ル法により成長され、これにより、前記開口部31から
表出している領域の下地半導体層2の上にも単結晶の半
導体膜34が成長されていることを特徴とする請求項3
記載の半導体装置の製造方法によって達成する。また
は、図9〜図11に例示するように、半導体素子が形成
される下地半導体層2の上に第一の絶縁膜6を形成する
工程と、前記第一の絶縁膜6のうち前記半導体素子の形
成領域の中央寄りの位置に第一の開口部6aを形成する
工程と、前記第一の絶縁膜6と前記第一の開口部6aを
覆う第一の導電体膜7を積層する工程と、前記第一の導
電体膜7と前記第一の絶縁膜6をパターニングして前記
第一の開口部6aとその周囲に残存させる工程と、全体
に第二の絶縁膜51を積層する工程と、前記第一の導電
体膜7と前記第二の絶縁膜51をパターニングして前記
第一の開口部6aの中にそれよりも狭い第二の開口部5
2を形成し、パターニングされた前記第一の導電体膜7
を下地半導体層2に接続される電極50となすととも
に、前記第一の絶縁膜6のパターンの周縁に第三の開口
部53を形成する工程と、前記第三の開口部53からエ
ッチャントを供給し、前記第一の絶縁膜6を等方性エッ
チングして前記電極50と前記下地半導体層2との間に
空隙54を形成する工程とを有することを特徴とする半
導体装置の製造方法によって達成する。
に開口部を設けた後に、第一の導電体膜と下地半導体層
とを接続する第二の導電体膜をその開口部の近傍に形成
するとともに、その開口部の内壁の上に絶縁性サイドウ
ォールを介して第二の電極を形成し、ついで、第一の導
電体膜をパターニングした後に第一の導電体膜の下の絶
縁膜をエッチングにより除去して第一の導電体膜と下地
半導体層との間に空隙を形成するようにしている。
ジスタを構成する開口部内の複数の膜によって第一の導
電体膜を強固に支持しながら、第一の導電体膜の下に空
隙を形成しているので、その空隙の形成方法はセルフア
ライン型のトランジスタの製造に最適な方法である。ま
た、別の発明によれば、下地半導体層の上にある第一の
絶縁膜と第一の導電体膜をパターニングして、該第一の
導電体膜よりなる電極を形成した後に、全体を第二の絶
縁膜で覆い、ついで、該電極の一部に開口部を設け、そ
の開口部を通して電極の下の第一の絶縁膜をエッチング
除去し、これにより電極と下地半導体層との間に空隙を
形成するようにしている。
ってその電極を支持した状態で、その下に空隙を形成し
ているので、後の工程においてもそのままの状態を保持
することになり、セルフアライン型トランジスタの製造
工程における開口部の形成工程を利用しているので、そ
の間隙の形成方法はセルフアライン型トランジスタの製
造に最適な方法である。
スタを構成する電極とその下の下地半導体層との間に空
隙を形成すると、その間隙に絶縁材を介在させた場合に
比べて誘電率の縮小化が図れるので、下地半導体層・電
極間の寄生容量は約1/3に低減される。
いて説明する。 (a)本発明の第1実施例の説明 図1〜図4は、本発明の第1実施例の工程を示す断面図
であり、より具体的にはバイポーラトランジスタを形成
する工程である。
ンよりなる半導体基板1の上には、シリコンよりなるN
- 型半導体層2が約1μmの厚さにエピタキシャル成長
され、このN- 型半導体層2と半導体基板1の間には、
N+ 型埋め込み層3が形成されている。N- 型半導体層
3のうちのベース形成領域Aの周辺とコレクタコンタク
ト領域Bの周囲には、厚さ6000Åのフィールド酸化
膜4が選択酸化法(LOCOS法)により形成されてい
る。また、コレクタコンタクト領域には、燐や砒素等の
N型不純物拡散により、N- 型半導体層2を貫通するN
+ 型コレクタコンタクト層5が埋め込み層3に達する深
さに形成されている。
よってSi3N4 膜6と多結晶シリコン膜7とSiO2膜8とを
順に2000Å、3000Å、5000Åずつ積層す
る。多結晶シリコン膜7を成長する。さらに、イオン注
入法を用いて硼素を約1×10 21/cm3 の濃度で多結晶
シリコン膜7中に含有させる。次に、リソグラフィー技
術を用いて、ベース形成領域にあるSiO2膜8からSi3N 4
膜6までをエッチングして、図1(C) に示すようなN-
型半導体層2の一部を露出させる開口部9を形成する。
続いて、開口部9を通して硼素イオンをN- 型半導体層
2に注入し、これを活性化してベース層10を形成す
る。
結晶シリコン膜11を1000Åの厚さに積層する。つ
いで、全体に図示しないレジストを塗布した後に、その
レジストと多結晶シリコン膜11を略垂直方向に異方性
エッチングし、それらを開口部9内にのみ残存させる。
そして、レジストを除去してから、多結晶シリコン膜1
1をさらに異方性エッチングして、図2(A) に示すよう
に、開口部9の側壁に絶縁膜8の上端よりも低い位置に
残存させるとともに、開口部9の中央でベース層10の
表面を露出させるようなホールを形成する。
を異方性エッチングすることにより、図2(B) に示すよ
うに、開口部9の側壁にある多結晶シリコン膜11を覆
い隠す絶縁性サイドウォール12を形成する。この場
合、そのサイドウォール12により開口部9を完全に埋
め込まないで、ベース層10の表面の中央部分を露出さ
せるような条件でSiO2膜をエッチングする。
第三の多結晶シリコン膜13を形成する。そして、開口
部9及びその周辺を覆うレジストパターン(不図示)を
形成し、そのレジストパターンを用いて第三の多結晶シ
リコン膜13をパターニングして、図2(C) に示すよう
に開口部9の内部とその周辺に残存させる。パターニン
グされた第三の多結晶シリコン膜13は、エミッタ引出
電極14となる。
0分の条件でアニールし、第三の多結晶シリコン膜13
内のN型不純物をベース層10の上部に拡散させてエミ
ッタ層15を形成する。同時に、第一の多結晶シリコン
膜7の中のP型不純物を、開口部9の側壁にある多結晶
シリコン膜11を通してN- 型半導体層2の上部に拡散
させ、P+ 型の外部ベース層16を形成する。
ターン17によりベース層10からその周囲のフィール
ド酸化膜4の上に至る領域を覆った後に、そのレジスト
パターン17から露出したSiO2膜8と第一の多結晶シリ
コン膜7を順にエッチングする。レジストパターン17
の下に残った多結晶シリコン膜10、11はベース引出
電極18となる。
イルによって、N- 型半導体層2及びフィールド酸化膜
4の上にあるSi3N4 膜6を除去する。これによれば、ベ
ース引出電極18とその上のSiO2膜8は、上記した開口
部9内に存在する多結晶シリコン膜11、絶縁性サイド
ウォール12及びエミッタ電極14によって支持される
ので、ベース引出電極18を構成する多結晶シリコン膜
7は湾曲せず、その下にある半導体層2との間には空隙
19が形成される。
VD法によりSiO2膜20を3000Åの厚さに気相成長
する。この場合、膜成長のためのガス圧力、温度等は、
SiO2がほぼ垂直方向に堆積するような回り込みの悪い条
件にする。これによれば、ベース引出電極18の外周部
分はSiO2膜20によって支持されることになるので、そ
の後の工程では、ベース引出電極18が湾曲する危険性
はなくなり、N- 型半導体層2との空隙19が消滅する
ことはない。
中央領域で屈曲してベース層10に接続しているだけで
あり、それ以外の部分は半導体層2から完全に浮いた状
態になっているために、その空間がSiO2によって充填さ
れる従来に比べて誘電率は約1/3に低下し、ベース・
コレクタ間の寄生容量が低減する。また、ベース引出電
極14となる多結晶シリコン膜7の下に空隙19を形成
する方法として、上記した開口部9内のエミッタ引出電
極14、SiO2膜12等によってその多結晶シリコン膜7
を支持するようにしているので、従来技術で説明したよ
うな上側電極を支持するための絶縁性支持部をベース引
出電極14の一部の下に介在させる必要はなくなり、そ
の絶縁性支持部をパターニングするためのマージンが不
要になる。
電極18及びエミッタ引出電極14を覆うSiO2膜20を
パターニングし、ベース引出電極18とエミッタ引出電
極14の上にビアホール21,22を形成するととも
に、コレクタコンタクト層5の上に開口部23を形成す
る。続いて、図4(B) に示すように、スパッタ法により
全体にアルミニウム膜を形成した後に、そのアルミニウ
ム膜をリソグラフィー法によりパターニングして、ベー
ス引出電極18に繋がるベース電極24と、エミッタ引
出電極14に繋がるエミッタ電極25と、コレクタコン
タクト層5に接続されるコレクタ電極26を形成する。
これにより、バイポーラトランジスタが完成する。
除去した後に、ベース引出電極の周囲を支えるSiO2膜を
形成しているが、その支持方法はそれに限るものではな
く、その一例を以下に説明する。図5は、本発明の第2
実施例の工程を示す断面図であり、第1実施例と同じ符
号は同じ要素を示している。
エミッタ電極14を形成するまでの工程は、第1実施例
と殆ど同じであるので、図2(C) に示すように、エミッ
タ電極14が形成された後の工程から説明する。ただ
し、ベース引出電極18を構成する多結晶シリコン膜7
を覆う絶縁膜は、SiO2膜8の代わりにPSG膜27を用
いている。
での工程を説明する。まず、レジストを塗布し、これを
露光、現像することにより、ベース引出電極を形成する
領域よりも5000Å程度はみ出した領域を覆うレジス
トパターン28を形成する。そして、そのレジストパタ
ーン28をマスクにして、PSG膜27とその下の多結
晶シリコン膜7をパターニングした後に、HFとHNO3の混
合液を使用して多結晶シリコン膜7を側方から横方向に
約5000Åの大きさにサイドエッチングして庇を形成
する。これにより残存した多結晶シリコン膜7と開口部
9内の多結晶シリコン膜11をベース引出電極29とす
る。
に、図5(B) に示すように、リン酸ボイルによりSi3N4
膜6を選択的に除去する。この状態では、第1実施例と
同様に、中央に存在するエミッタ引出電極14とその外
周部分の多結晶シリコン膜11及びSiO2膜12によって
ベース引出電極29が支持され、ベース引出電極29と
半導体層2との間には空隙が形成される。その空隙に
は、部分的にも絶縁材を介して支えられることもない。
膜27をメルトすることにより、庇状に広がったその周
縁部は、図5(C) に示すように、下側に湾曲してフィー
ルド絶縁膜4に接触するようになる。これにより、ベー
ス引出電極29の周囲は、PSG膜27の湾曲部分によ
りフィールド酸化膜4上で支持されることになる。この
ような支持方法によれば、これに続いてSiO2膜を形成す
る際に、第1実施例のようにわざわざ回り込みの悪い成
膜条件に設定することなく、ベース引出電極と半導体層
との空隙を保持することが可能になる。
ールを形成し、ついで、アルミニウムよりなるベース電
極、エミッタ電極及びコレクタ電極を形成することにな
るが、その方法は第1実施例と同じであるので、説明を
省略する。なお、PSG膜は、他の低融点絶縁膜なら何
でもよく、BPSG、BSG等も使用できる。
であり、バイポーラトランジスタを形成する工程を示し
ている。この実施例においても、第1実施例と同様に、
P型の半導体基板1の上には、N+ 型の埋め込み層3と
N- 型の半導体層2が形成され、素子形成領域とコレク
タコンタクト領域の周囲にあるN- 型の半導体層の表面
には、フィールド酸化膜4が形成されている。また、N
- 型半導体層2のうちのコレクタコンタクト領域には、
不純物拡散によりN+ 型のコレクタコンタクト層5が形
成されている。
素含有の多結晶シリコン膜7とをCVD法によりそれぞ
れ1000Å、3000Åの厚さに積層した後に、これ
らの膜6,7をリソグラフィー法により図6(A) に示す
ようにパターニングし、それらの膜6,7をベース形成
領域とその周辺のフィールド酸化膜4に至る範囲に残存
させる。続いて、全体にSiO2膜30を成長する。
4 膜6、多結晶シリコン膜7及びSiO2膜30をパターニ
ングし、図6(B) に示すように、ベース形成領域の上に
開口部31を形成する。続いて、燐酸ボイルにより開口
部31を通してSi3N4 膜6を除去すると、Si3N 4 膜6の
上にある多結晶シリコン膜7は、図6(C) に示すように
その上のSiO2膜30により支持されて半導体層2側に落
下せず、その多結晶シリコン膜7と半導体層2との間に
は空隙33が形成される。
成長法によりシリコンを選択的にエピタキシャル成長す
ると、図7(A) に示すように、開口部31から露出した
N-型半導体層2の上には単結晶のシリコン層34が成
長する一方、開口部31近傍の多結晶シリコン層7の下
から多結晶シリコン35が成長してその多結晶シリコン
35と単結晶のシリコン層34が上下から接続すること
になる。この場合、絶縁膜上にはシリコンが成長しな
い。
半導体層2の高さが増す一方で、開口部31近傍にある
多結晶シリコン膜7の周辺が下方及び側方に成長して厚
さが増し、図7(A) に示すように、半導体層2に接続さ
れてベース引出電極36を構成する。この後に、開口部
31から露出している半導体層34の表面に硼素をイオ
ン注入し、アニールによりその不純物を活性化すること
により、開口部31の下にP型の内部ベース層37aを
形成するとともに、ベース引出電極36を構成する多結
晶シリコン膜7中の不純物を半導体層2に拡散させてP
+ 型の外部ベース層37bを形成する。
性エッチングすることにより、図7(B) に示すように、
開口部31の内周で多結晶シリコン35を覆う絶縁性の
サイドウォール38を形成する。この後に、第1実施例
と同様な方法によってエミッタ引出電極39を形成する
とともに、その中の不純物を内部ベース層37aの上層
部に拡散してエミッタ層40を形成する。
してベース引出電極36とコレクタコンタクト層5の上
に開口部41、42を形成する。ついで、アルミニウム
膜を形成し、これをパターニングすることにより、エミ
ッタ電極43、コレクタ電極44及びベース電極45を
形成する。以上のような方法により形成されたベース引
出電極36は、第1実施例と同様にその下の半導体層2
との間に空隙33を有しているので、その間の誘電率が
低下してベース・コレクタ寄生容量が低減する。しか
も、ベース層37a,37bの上面はエピタキシャル成
長により選択的に高くなっているので、空隙33を狭く
することなく、ベース引出電極36と外部ベース層37
bとの接続部分は短くなり、ベース引出電極36の抵抗
が減少する。
る。第3実施例と同じ符号は同一要素を示し、N- 型半
導体層2の上のSi3N4 膜6を除去するまでの工程は、第
3実施例と同様である。そのSi3N4 膜6の除去に続い
て、図8(A) に示すように、回り込みの悪い条件で全体
に第二の多結晶シリコン膜46を気相成長する。これに
より、ゲート引出電極となる多結晶シリコン膜7のうち
開口部31の周辺以外では殆どシリコンが成長せず、多
結晶シリコン膜7と半導体層7の間には空隙33が形成
されたままの状態となる。
に、レジストとその下の多結晶シリコン膜46を垂直方
向に異方性エッチングし、それらを開口部31内にのみ
残存させる。続いて、開口部31内のレジストを除去し
た後に、その中の多結晶シリコン膜46を異方性エッチ
ングし、図8(B) に示すように開口部31の内側壁の絶
縁膜30の最上端よりも低い位置にのみ残存させ、この
多結晶シリコン膜46とこれに接続された多結晶シリコ
ン膜7とによってベース引出電極47を形成する。
より、開口部31の下に内部ベース層37aと外部ベー
ス層37bを形成する。続いて、第3実施例で述べたよ
うな方法により、図8(C) に示すような絶縁性のサイド
ウォール38と不純物含有多結晶シリコンよりなるエミ
ッタ引出電極39を形成し、さらに、その不純物を固相
拡散して内部ベース層37aの上層部にエミッタ層40
を形成する。そしてエミッタ引出電極39の上にはエミ
ッタ電極43を形成し、コレクタコンタクト層5の上に
はコレクタ電極44を形成し、ベース引出電極47の上
にはベース電極45を形成する。
口部31を形成した後に、ベース引出電極47となる多
結晶シリコン膜7の下のSi3N4 膜6を除去し、多結晶シ
リコン膜7と半導体層2との間に空隙33を形成してい
る。これにより、多結晶シリコン膜7はSiO2膜30によ
り支持され、しかも、開口部31の内側壁の多結晶シリ
コン膜46や絶縁性サイドウォール39により支持され
るので、ベース引出電極47を構成する多結晶シリコン
膜7の下の空隙33はそのまま保持され、ベース・コレ
クタ寄生容量が低減する。
11は、その配置を示す平面図であり、第4実施例と同
一符号は同じ要素を示している。図9(A) において、半
導体基板1の上にN+ 型埋め込み層3、N- 型半導体層
2、フィールド酸化膜4及びコレクタコンタクト層5が
所定の領域に形成されていることは、前の実施例と同じ
である。
後にリソグラフィー法によってベース形成領域にあるSi
3N4 膜6を除去し、開口部6aを形成する。続いて、P
型不純物を含有する多結晶シリコン膜7を積層すれば、
ベース形成領域において半導体層2と多結晶シリコン膜
7が接続する。次に、Si3N4 膜6及び多結晶シリコン膜
7をパターニングすることにより、ベース形成領域から
その周辺のフィールド酸化膜4の上に至る範囲にその多
結晶シリコン膜7及びSi3N4 膜6を残存させる。
よりSiO2膜51を5000Åの膜厚に成長した後に、多
結晶シリコン膜7とその上のSiO2膜51をパターニング
して図9(C) に示すように内部ベース領域の上に開口部
52を形成するとともに、外部ベース領域で多結晶シリ
コン膜7が半導体層2に接続した状態にする。パターニ
ングされた多結晶シリコン膜7はベース引出電極50と
なる。
ース領域の上に開口部52を形成するだけでなく、図1
1の平面図に示すように、略平面矩形状にパターニング
されたSi3N4 膜6の周縁の一部を露出するような開口部
53を1箇所又は複数箇所に形成しておく。続いて、Si
3N4 膜6周辺の開口部53を通してボイルド燐酸を供給
することにより、図10(A) に示すように多結晶シリコ
ン膜7の下のSi3N4 膜6を除去してそこに空隙54を形
成する。空隙54の形成後に、開口部52からP型不純
物を導入して半導体層2に内部ベース層55を形成する
とともに、そのアニールの際にベース引出電極50から
半導体層2にP型不純物を拡散させて外部ベース層56
を形成する。
(不図示)を形成した後に、これをRIE法により略垂
直方向に異方性エッチングし、図10(B) に示すよう
に、そのSiO2膜を開口部52の内壁に残してこれを絶縁
性サイドウォール57にするとともに、その開口部52
から半導体層4の一部が露出するような状態にする。同
時に、ベース引出電極50の側方にある開口部53(図
11)の側壁にもサイドウォール(不図示)が形成さ
れ、これにより、ベース引出電極50の下に形成される
空隙54の周囲は完全に閉塞されることになる。
多結晶シリコンよりなるエミッタ電極58を形成し、そ
の中に含有されたN型不純物を拡散させて内部ベース層
55の上層部にエミッタ層58を形成する。続いて、ベ
ース電極59、コレクタ電極60、エミッタ電極61を
形成することになるが、その詳細は、第4実施例で既述
しているので省略する。
3N4 膜6を除去する段階(図10(A))で、開口部52
の周縁でベース引出電極50の一部が半導体層2に接し
ているので、新たに多結晶シリコンを成長してこれを異
方性エッチングして、開口部52の周辺に残す必要がな
い。
る。図12(A) において、P型半導体基板1の上には、
N+ 型埋め込み層3とN-型半導体層2が形成され、ま
た、素子形成領域にあるN- 型半導体層12の上面には
フィールド酸化膜4が形成されている。また、素子形成
領域の一側寄りには、フィールド酸化膜4に囲まれたコ
レクタコンタクト層5がN+ 型埋め込み層3に達する深
さに形成されている。この状態は、第1実施例と同じ構
造である。
(不図示)を熱酸化法により形成した後に、CVD法に
よってSi3N4 膜6を2000Å、P型不純物を含有した
多結晶シリコン膜7を3000Å、SiO2膜8を5000
Åの厚さに形成する。続いて、リソグラフィー法によ
り、N- 型半導体層2の上に積層された膜をパターニン
グし、内部ベース領域の上に開口部62を形成する。
の側方にあるSi3N4 膜6を横方にエッチングし、つい
で、その下の薄いSiO2膜(不図示)をフッ酸により除去
する。その断面は、図12(A) に示すようになる。この
場合、上側のSiO2膜8も僅かにエッチングされるが支障
はない。これにより、多結晶シリコン膜7が開口部62
近傍で庇状に迫り出した状態となっている。
ス圧力等を調整して、CVD法により多結晶シリコン6
3を成長し、SiO2膜8、開口部62の内部にだけでな
く、庇状の多結晶シリコン膜7の下にも多結晶シリコン
63が充填されるような厚さに積層する。この後に、多
結晶シリコン63を等方性エッチングすることにより、
その多結晶シリコン63を庇状の多結晶シリコン膜7の
下にだけ残存させる。これによりSi3N4 膜6の上の多結
晶シリコン膜7は、図12(B) に示すように、半導体層
2のベース領域に接続する。
P型不純物を導入し、例えば900℃で活性化のための
アニールを行うと、開口部62の下にはP型の内部ベー
ス層64が形成されるとともに、多結晶シリコン膜7か
ら拡散されたP型不純物によって、多結晶シリコン63
の下にはP+ 型の外部ベース層65が形成される。この
後に、第1実施例と同様にして、全体にSiO2膜66を積
層し、これをRIE法により略垂直方向に異方性エッチ
ングすることにより、図12(C) に示すように、そのSi
O2膜66を開口部62の側部に残存させてサイドウォー
ル67を形成するとともに、そのサイドウォール67の
中央から内部ベース層62の一部を露出させるようにす
る。
ターニングし、それらの膜を素子形成領域とその周辺の
フィールド酸化膜4に至る範囲に残存させて図13(A)
に示すような断面にする。これによりパターニングされ
た多結晶シリコン膜7とその下の多結晶シリコン63に
よりベース引出電極69を構成する。また、内部ベース
層64の上層部にはエミッタ引出電極68からの不純物
拡散によりエミッタ層70が形成される。
燐酸ボイルによってSi3N4 膜6を除去し、その下の薄い
SiO2膜(不図示)をフッ酸を用いて除去する。これによ
り、ベース引出電極69の下には絶縁材が介在せずに図
13(B) に示す空隙71が形成されることになる。この
後に、図13(C) に示すように、回り込みの悪い条件で
CVD法によりSiO2膜72を形成したのちに、そのSiO2
膜72をパターニングしてベース引出電極69、エミッ
タ引出電極68、コレクタコンタクト層5に開口部を形
成し、それらの開口部を通してエミッタ電極73、コレ
クタ電極74及びベース電極75を形成する。その詳細
は、第1実施例の図3(C) と図4(A) 〜図4(B) に示す
工程と同じであるので省略する。
9と半導体層2の間に空隙71が形成されるので、ベー
ス・コレクタ間の寄生容量が低減する。また、その空隙
71を形成する場合に、ベース引出電極69のうちの外
部ベース層65との接触部分とその側部に隣接する絶縁
性サイドウォール67及びエミッタ引出電極68によっ
てベース引出電極69が支持され、ベース引出電極69
が全工程において傾かないので、その下に絶縁性の支持
体を介在させる必要がなくなる。
るSiO2膜を形成する方法としては、図5に示すようにベ
ース引出電極69の上のSiO2膜8の代わりにPSG膜を
使用し、そのPSG膜を庇状にパターニングした後に熱
処理によりその庇部分を湾曲させてフィールド酸化膜4
に接触する構造としてもよい。 (g)本発明の第7実施例の説明 上記した実施例では、バイポーラトランジスタの形成方
法について説明したが、静電誘導型トランジスタ(SI
T)についても同様に適用でき、次に、その実施例を説
明する。
り、その製造工程の多くは上述した実施例に従い、図1
に示すと同じ符号は同一要素を示している。その相違点
は、前記ベース引出電極がゲート引出電極76となり、
前記エミッタ引出電極がソース引出電極77となり、N
+ 型の前記コレクタコンタクト層はドレインコンタクト
層78となり、素子形成領域のN- 型半導体層2はコレ
クタ層ではなくドレイン層79として機能することであ
る。
ベース層を形成するための不純物は導入されず、しか
も、ゲート引出電極76中のP型不純物が半導体層2に
拡散して形成されるP型層はゲート層80となり、ま
た、ソース引出電極77に含有される不純物は燐、砒素
等であり、その不純物が半導体層2中に拡散して形成さ
れる層がN+ 型のソース層81になることである。
される電極はドレイン電極82、ソース引出電極77に
接続される電極はソース電極83となり、また、ゲート
引出電極76に接続される電極はゲート電極84とな
る。この実施例においても、前記した実施例の方法にし
たがってゲート引出電極76の下には空隙85が形成さ
れるので、ドレイン層となるN- 半導体層2の上にゲー
ト引出電極76を支持するための絶縁材を設ける必要は
なくなる。
来に比べて約1/3となる。なお、ドレインをソースと
し、ソースをドレインとして使用してもよく、これによ
り上記した各部の名称も変更される。 (h)本発明の第8実施例の説明 前記した実施例では、バイポーラトランジスタの形成方
法とこれに類似したSITの形成方法について説明した
が、MOSトランジスタについてもソース/ドレイン引
出電極の下に空隙を設けることもできる。
示す工程を示す断面図である。図15(A) において、P
型シリコンよりなる半導体基板85の上には、素子形成
領域を囲むフィールド酸化膜86が選択酸化法により形
成されている。また、その上には、Si3N4 膜87が10
00Å、N型不純物含有の多結晶シリコン膜88が30
00Å、SiO2膜89が3000ÅずつCVD法により積
層されている。
87、多結晶シリコン膜88及びSiO2膜89をパターニ
ングし、図15(B) に示すように、素子形成領域のほぼ
中央に開口部90を形成する。この開口部90は、紙面
に垂直の方向(不図示)に長く、フィールド酸化膜86
で囲まれた素子形成領域を2分割するように形成され
る。
部90周囲の多結晶シリコン膜88の側部に絶縁膜89
の最上端よりも低く位置する多結晶シリコンよりなるサ
イドウォールサイドウォール91と絶縁性サイドウォー
ル92を形成し、それらを半導体基板85に接続すると
ともに、その中央から半導体層85の表面の一部を露出
させる。その詳細は第1実施例に記載しているので省略
する。
85の表面を熱酸化して膜厚が数百〜数十Åのゲート酸
化膜93を形成する。そして、不純物を含有する多結晶
シリコン膜をCVD法により成長した後に、開口部90
の中にそれを残存させてゲート電極94を形成する(図
15(D))。この後に、図16(A) に示すように、開口部
90によって多結晶シリコン膜88が二分されるソース
/ドレイン引出領域をレジストパターン95で覆うとと
もに、そのレジストパターン95によりゲート電極94
も同時に被覆する。ついで、レジストパターン95から
露出したSiO2膜89、多結晶シリコン膜88をエッチン
グする。
シリコン膜88とその側部の多結晶シリコン製サイドウ
ォール91はゲート電極94を中心に二分されてソース
引出電極96sとドレイン引出電極96sとなる。次
に、レジストパターン95を除去してから、Si3N4 膜8
7を燐酸ボイルにより除去することにより、図16(B)
に示すように、ソース引出電極96sとドレイン引出電
極96dを半導体基板85の表面から浮き上がらせ、そ
の間に空隙97s,97dを形成する。
O2膜98を形成し、ついでこれをパターニングしてソー
ス引出電極96s、ドレイン引出電極96d及びゲート
電極94の上に開口部を設け、これらに繋がる配線電極
99g,99s,99dを形成すると、図16(C) に示
すようなMOSFETが完成する。なお、半導体基板8
5には、ソース引出電極96s、ドレイン引出電極96
d中のN型不純物の固相拡散によりソース層Sとドレイ
ン層Dが形成される。
に、ソース引出電極96s、ドレイン引出電極96dの
下に間隙を形成する際に、それらの引出電極は、その中
央でゲート電極94、サイドウォール92等によって支
持されているので、その下に支持物を設けることなくそ
の浮き上がり状態が保持される。なお、ソース引出電極
96s、ドレイン引出電極96dと半導体基板85との
間に空隙97s,97dを形成する方法は上記した例に
限るものではなく、前記した第2実施例〜第6実施例に
示した方法を適用してもよい。
引出電極、SITのゲート引出電極、MOSトランジス
タのソース/ドレイン引出電極とその下の半導体層との
間に空隙を形成する方法として、それらの引出電極の下
のSi3N4 膜を選択エッチングするようにしたが、その材
料はSi3N4 膜に限るものではない。
する一方、その引出電極を覆う絶縁膜をSi3N4 膜として
もよい。この場合には、SiO2膜を選択エッチングするた
めにフッ酸を使用する。
となる第一の導電体膜に開口部を設けた後に、第一の導
電体膜と下地半導体層とを接続する第二の導電体膜をそ
の開口部の近傍に形成するとともに、その開口部の内壁
の上に絶縁性サイドウォールを介して第二の電極を形成
し、ついで、第一の導電体膜をパターニングした後に第
一の導電体膜の下の絶縁膜をエッチングにより除去して
第一の導電体膜と下地半導体層との間に空隙を形成する
ようにしている。
ジスタを構成する開口部内の複数の膜によって第一の導
電体膜を強固に支持しながら、第一の導電体膜の下に空
隙を形成しているので、セルフアライン型のトランジス
タの製造に最適な方法により電極の下に空隙を形成でき
る。また、別の発明によれば、下地半導体層の上にある
第一の絶縁膜と第一の導電体膜をパターニングして、該
第一の導電体膜よりなる電極を形成した後に、全体を第
二の絶縁膜で覆い、ついで、該電極の一部に開口部を設
け、その開口部を通して電極の下の第一の絶縁膜をエッ
チング除去し、これにより電極と下地半導体層との間に
空隙を形成するようにしている。
ってその電極を支持した状態で、その下に空隙を形成し
ているので、後の工程においてもそのままの状態を保持
することになり、セルフアライン型トランジスタの製造
工程における開口部の形成工程を利用しているので、セ
ルフアライン型トランジスタの製造に最適な方法により
電極の下に空隙を形成できる。
スタを構成する電極とその下の下地半導体層との間に空
隙を形成すると、その間隙に絶縁材を介在させた場合に
比べて誘電率の縮小化が図れるので、下地半導体層・電
極間の寄生容量を約1/3に低減できる。
1)である。
2)である。
3)である。
4)である。
る。
1)である。
2)である。
る。
1)である。
の2)である。
である。
の1)である。
の2)である。
の1)である。
の2)である。
ある。
Claims (5)
- 【請求項1】半導体素子が形成される下地半導体層
(2)の上に、第一の絶縁膜(6)、第一の導電体膜
(7)及び第二の絶縁膜(8)を順に積層する工程と、 前記第一の絶縁膜(6)、前記第一の導電体膜(7)及
び前記第二の絶縁膜(8)をパターニングして開口部
(9)を形成し、該開口部(9)から前記下地半導体層
(2)の上面を露出する工程と、 前記開口部(9)の近傍にある前記第一の導電体膜
(7)と前記下地半導体層(2)を接続する第二の導電
体膜(11)を形成し、ついで、前記開口部(9)を完
全に閉塞せずに該第二の導電体膜(11)を覆う絶縁性
サイドウォール(12)を形成する工程と、 前記絶縁性サイドウォール(12)の中央の前記開口部
(9)を通り、前記下地半導体層(2)の表面に直接又
は絶縁膜を介して第一の電極(14)を形成する工程
と、 前記第一の導電体膜(7)と前記第二の絶縁膜(8)を
パターニングして前記開口部(9)の周囲に残存させ、
残存した前記第一の導電体膜(7)及び前記第二の導電
体膜(11)を第二の電極(18)となすとともに、前
記第一の絶縁膜の一部を露出する工程と、 等方性エッチングにより前記第一の絶縁膜(18)を除
去することによって前記第二の電極(18)と前記半導
体膜(2)との間に空隙(19)を形成する工程とを有
することを特徴とする半導体装置の製造方法。 - 【請求項2】前記第二の電極(18)を形成した後に、
前記第二の電極(18)をサイドエッチングすることに
より前記第二の絶縁膜(8)の端部を前記第二の電極
(18)の上に庇状に突出させる工程と、前記空隙(1
9)を形成した後に、前記第二の絶縁膜(8)のうち前
記第二の電極(18)から突出した部分を溶融して下方
に湾曲させる工程とを有することを特徴とする請求項1
記載の半導体装置の製造方法。 - 【請求項3】半導体素子が形成される下地半導体層
(2)の上に第一の絶縁膜(6)と第一の導電体膜
(7)を形成する工程と、 前記第一の絶縁膜(6)と前記第一の導電体膜(7)を
パターニングして電極形成領域に残存させる工程と、 全体に第二の絶縁膜(30)を形成してパターニングさ
れた前記第一の導電体膜(7)を覆う工程と、 前記第二の絶縁膜(30)、前記第一の導電体膜(7)
及び前記第一の絶縁膜(6)をパターニングして開口部
(31)を形成する工程と、 前記開口部(31)からエッチャントを供給して前記第
一の絶縁膜(6)を除去し、前記第一の導電体膜(7)
と下地半導体層(2)との間に空隙(33)を形成する
工程と、 前記開口部(31)の近傍にある前記第一の導電体膜
(7)と前記下地半導体層(2)とを接続する半導体膜
(35)を形成する工程とを有することを特徴とする半
導体装置の製造方法。 - 【請求項4】前記半導体膜(35)はエピタキシャル法
により成長され、これにより、前記開口部(31)から
表出している領域の下地半導体層(2)の上にも単結晶
の半導体膜(34)が成長されていることを特徴とする
請求項3記載の半導体装置の製造方法。 - 【請求項5】半導体素子が形成される下地半導体層
(2)の上に第一の絶縁膜(6)を形成する工程と、 前記第一の絶縁膜(6)のうち前記半導体素子の形成領
域の中央寄りの位置に第一の開口部(6a)を形成する
工程と、 前記第一の絶縁膜(6)と前記第一の開口部(6a)を
覆う第一の導電体膜(7)を積層する工程と、 前記第一の導電体膜(7)と前記第一の絶縁膜(6)を
パターニングして前記第一の開口部(6a)とその周囲
に残存させる工程と、 全体に第二の絶縁膜(51)を積層する工程と、 前記第一の導電体膜(7)と前記第二の絶縁膜(51)
をパターニングして前記第一の開口部(6a)の中にそ
れよりも狭い第二の開口部(52)を形成し、パターニ
ングされた前記第一の導電体膜(7)を下地半導体層
(2)に接続される電極(50)となすとともに、前記
第一の絶縁膜(6)のパターンの周縁に第三の開口部
(53)を形成する工程と、 前記第三の開口部(53)からエッチャントを供給し、
前記第一の絶縁膜(6)を等方性エッチングして前記電
極(50)と前記下地半導体層(2)との間に空隙(5
4)を形成する工程とを有することを特徴とする半導体
装置の製造方法。
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