JP2622047B2 - 半導体デバイスおよびその製造方法 - Google Patents
半導体デバイスおよびその製造方法Info
- Publication number
- JP2622047B2 JP2622047B2 JP3339183A JP33918391A JP2622047B2 JP 2622047 B2 JP2622047 B2 JP 2622047B2 JP 3339183 A JP3339183 A JP 3339183A JP 33918391 A JP33918391 A JP 33918391A JP 2622047 B2 JP2622047 B2 JP 2622047B2
- Authority
- JP
- Japan
- Prior art keywords
- forming
- ribbon
- manufacturing
- semiconductor device
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000004519 manufacturing process Methods 0.000 title claims description 31
- 239000004065 semiconductor Substances 0.000 title claims description 22
- 238000000034 method Methods 0.000 claims description 28
- 239000000758 substrate Substances 0.000 claims description 23
- 125000006850 spacer group Chemical group 0.000 claims description 13
- 239000011810 insulating material Substances 0.000 claims description 9
- 239000002019 doping agent Substances 0.000 claims description 6
- 229910021332 silicide Inorganic materials 0.000 claims description 5
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 4
- 239000013078 crystal Substances 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 3
- 239000000463 material Substances 0.000 claims description 3
- 239000007943 implant Substances 0.000 claims description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 26
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 15
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 15
- 229910052710 silicon Inorganic materials 0.000 description 15
- 239000010703 silicon Substances 0.000 description 15
- 235000012239 silicon dioxide Nutrition 0.000 description 13
- 239000000377 silicon dioxide Substances 0.000 description 13
- 238000002955 isolation Methods 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 230000000873 masking effect Effects 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000005245 sintering Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
- H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System the conductive layers comprising semiconducting material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41708—Emitter or collector electrodes for bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66272—Silicon vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/732—Vertical transistors
- H01L29/7322—Vertical transistors having emitter-base and base-collector junctions leaving at the same surface of the body, e.g. planar transistor
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/01—Bipolar transistors-ion implantation
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/123—Polycrystalline diffuse anneal
Description
【０００１】
【産業上の利用分野】本発明は一般にトランジスタのエ
ミッタとコレクタとの間にアイソレーションフィールド
酸化物領域を設ける必要をなくしたバイポーラトランジ
スタを有する半導体デバイスを製造する方法に関する。
ミッタとコレクタとの間にアイソレーションフィールド
酸化物領域を設ける必要をなくしたバイポーラトランジ
スタを有する半導体デバイスを製造する方法に関する。
【０００２】
【従来の技術】シリコンバイポーラトランジスタは、し
ばしば、単一の多結晶シリコン層の別個の部分がトラン
ジスタのコレクタ、ベースおよびエミッタとのコンタク
トを形成する方法を使用して製造される。トランジスタ
のスイッチング速度を増大させるためには、エミッタ
は、トランジスタの寄生能力を減少させるためにできる
限り小さく形成しなければならない。ホトリソグラフィ
ー技術は、得られるデバイスの寸法に対して本来低い制
限を設けている。それ故に、デバイスの寸法を減少させ
るためにホトリソグラフィーに依存しない技術が求めら
れてきた。
ばしば、単一の多結晶シリコン層の別個の部分がトラン
ジスタのコレクタ、ベースおよびエミッタとのコンタク
トを形成する方法を使用して製造される。トランジスタ
のスイッチング速度を増大させるためには、エミッタ
は、トランジスタの寄生能力を減少させるためにできる
限り小さく形成しなければならない。ホトリソグラフィ
ー技術は、得られるデバイスの寸法に対して本来低い制
限を設けている。それ故に、デバイスの寸法を減少させ
るためにホトリソグラフィーに依存しない技術が求めら
れてきた。
【０００３】このような技術の一例がバートン(Burton)
氏に発行された米国特許第4,722,908 号明細書に例示さ
れている。この米国特許には、下層のベース領域および
エミッタ領域を形成するためのドーパント源の役目をな
しかつこれらのデバイスのためのコンタクトの役目をす
るポリシリコン側壁部が形成され、ポリシリコン側壁部
の厚さが慣用のポリシリコン付着技術により正確に制御
可能でありかつ下層のデバイス領域の幅を決定するバイ
ポーラトランジスタ製造方法が開示されている。この方
法を使用して約0.０５ミクロンの幅を有するデバイスが
得られ、これは慣用のホトリソグラフィー技術を使用し
て得られる約１ミクロンの幅の制限に対して非常に大き
な改良となる。
氏に発行された米国特許第4,722,908 号明細書に例示さ
れている。この米国特許には、下層のベース領域および
エミッタ領域を形成するためのドーパント源の役目をな
しかつこれらのデバイスのためのコンタクトの役目をす
るポリシリコン側壁部が形成され、ポリシリコン側壁部
の厚さが慣用のポリシリコン付着技術により正確に制御
可能でありかつ下層のデバイス領域の幅を決定するバイ
ポーラトランジスタ製造方法が開示されている。この方
法を使用して約0.０５ミクロンの幅を有するデバイスが
得られ、これは慣用のホトリソグラフィー技術を使用し
て得られる約１ミクロンの幅の制限に対して非常に大き
な改良となる。
【０００４】
【発明が解決しようとする課題】バトーン氏の米国特許
に記載の方法には、いくつかの欠点がある。第一に、こ
の設計では、トランジスタのコレクタコンタクト領域と
エミッタとの間にこれらの間の短絡を阻止するために付
加的なアイソレーションフィールド酸化物領域を形成す
ることが必要である。その結果、トランジスタ構造が特
にコンパクトでなくなる。第二に、狭いエミッタを形成
するために使用される同じポリシリコン側壁形成技術が
ベースコンタクトを形成するためにも使用される。その
結果、ベースコンタクトもまた狭く、したがってベース
コンタクトの抵抗が増大する。したがって、狭いエミッ
タから得られる動作速度の増大とベースコンタクトの抵
抗の望ましくない増大との間に同時に達成できないかね
合いがある。
に記載の方法には、いくつかの欠点がある。第一に、こ
の設計では、トランジスタのコレクタコンタクト領域と
エミッタとの間にこれらの間の短絡を阻止するために付
加的なアイソレーションフィールド酸化物領域を形成す
ることが必要である。その結果、トランジスタ構造が特
にコンパクトでなくなる。第二に、狭いエミッタを形成
するために使用される同じポリシリコン側壁形成技術が
ベースコンタクトを形成するためにも使用される。その
結果、ベースコンタクトもまた狭く、したがってベース
コンタクトの抵抗が増大する。したがって、狭いエミッ
タから得られる動作速度の増大とベースコンタクトの抵
抗の望ましくない増大との間に同時に達成できないかね
合いがある。
【０００５】
【課題を解決するための手段】したがって、上記に鑑
み、本発明の一つの目的は、コンパクトなトランジスタ
構造が得られる改良された半導体デバイスを製造する方
法を提供することにある。
み、本発明の一つの目的は、コンパクトなトランジスタ
構造が得られる改良された半導体デバイスを製造する方
法を提供することにある。
【０００６】本発明の別の一つの目的は、ある重要なデ
バイスの寸法をホトリソグラフィーに依存しない技術に
より確立することにより極めて小さくすることができる
改良された半導体デバイスの製造方法を提供することに
ある。
バイスの寸法をホトリソグラフィーに依存しない技術に
より確立することにより極めて小さくすることができる
改良された半導体デバイスの製造方法を提供することに
ある。
【０００７】本発明のこれらの目的およびその他の目的
は、コレクタとエミッタとの間にアイソレーションフィ
ールド酸化物領域を設ける必要をなくし、それによりト
ランジスタのサイズをかなり減少させる半導体デバイス
製造方法により達成される。
は、コレクタとエミッタとの間にアイソレーションフィ
ールド酸化物領域を設ける必要をなくし、それによりト
ランジスタのサイズをかなり減少させる半導体デバイス
製造方法により達成される。
【０００８】この方法においては、コレクタコンタクト
領域は、基体の活性単結晶半導体部分内に（少なくとも
部分的に）形成され、その後絶縁材料の層が基体上に形
成される。非絶縁材料のアイランドが絶縁層の一部分上
に形成され、そして表面に隣接したベース領域がアイラ
ンドにより蔽われていない活性部分の一部分に形成され
る。
領域は、基体の活性単結晶半導体部分内に（少なくとも
部分的に）形成され、その後絶縁材料の層が基体上に形
成される。非絶縁材料のアイランドが絶縁層の一部分上
に形成され、そして表面に隣接したベース領域がアイラ
ンドにより蔽われていない活性部分の一部分に形成され
る。
【０００９】非絶縁材料の薄いリボンがアイランドの第
１側壁部に沿って形成されかつベース領域と接触する。
このリボンは該リボンの下方のベース領域の一部分内に
表面と隣接したエミッタ領域を形成するために使用され
る。
１側壁部に沿って形成されかつベース領域と接触する。
このリボンは該リボンの下方のベース領域の一部分内に
表面と隣接したエミッタ領域を形成するために使用され
る。
【００１０】非絶縁材料のアイランドの下方の絶縁層の
残りの部分およびコレクタコンタクト領域の上方の非絶
縁材料の第２側壁リボンはエミッタ領域およびコレクタ
領域を相互に電気的に絶縁して、それによりこれらの二
つの領域の間の基体にアイソレーション領域を設ける必
要をなくすことができる。その結果、例えば、バートン
の米国特許に記載の構造よりもかなりコンパクトなトラ
ンジスタ構造が得られる。そのほかに、エミッタ領域を
形成するために使用される薄い側壁リボンがベースコン
タクトの形成に使用されず、その結果、ベースコンタク
トは依然として比較的に大きく、したがって、その抵抗
は小さい。
残りの部分およびコレクタコンタクト領域の上方の非絶
縁材料の第２側壁リボンはエミッタ領域およびコレクタ
領域を相互に電気的に絶縁して、それによりこれらの二
つの領域の間の基体にアイソレーション領域を設ける必
要をなくすことができる。その結果、例えば、バートン
の米国特許に記載の構造よりもかなりコンパクトなトラ
ンジスタ構造が得られる。そのほかに、エミッタ領域を
形成するために使用される薄い側壁リボンがベースコン
タクトの形成に使用されず、その結果、ベースコンタク
トは依然として比較的に大きく、したがって、その抵抗
は小さい。
【００１１】
【実施例】本発明の前記の目的、特徴および利点ならび
に付加的な目的、特徴および利点は添付図面について記
載した好ましい一実施例の以下の詳細な説明からさらに
明らかになろう。
に付加的な目的、特徴および利点は添付図面について記
載した好ましい一実施例の以下の詳細な説明からさらに
明らかになろう。
【００１２】さて、本発明のさらに詳細な考慮すべき事
項について述べると、図１ないし図１１は本発明による
コンパクトなバイポーラトランジスタ構造１０を構成す
るために使用される製造工程を例示している。特に、図
１は埋込みコレクタ領域としての役目をするｎ＋埋込み
層１２が慣用の技術により形成された単結晶シリコン基
体１１を示す。シリコン基体１１および埋込み層１２の
頂部上には、極めて平坦な上面１５を有する活性単結晶
シリコンデバイス部分１４を含むｎエピタキシャル層が
形成されている。図１に第１部分１６および第２部分１
７を示した平坦化された環状のアイソレーションフィー
ルド酸化物領域が活性デバイス部分１４を横方向に包囲
している。
項について述べると、図１ないし図１１は本発明による
コンパクトなバイポーラトランジスタ構造１０を構成す
るために使用される製造工程を例示している。特に、図
１は埋込みコレクタ領域としての役目をするｎ＋埋込み
層１２が慣用の技術により形成された単結晶シリコン基
体１１を示す。シリコン基体１１および埋込み層１２の
頂部上には、極めて平坦な上面１５を有する活性単結晶
シリコンデバイス部分１４を含むｎエピタキシャル層が
形成されている。図１に第１部分１６および第２部分１
７を示した平坦化された環状のアイソレーションフィー
ルド酸化物領域が活性デバイス部分１４を横方向に包囲
している。
【００１３】活性デバイス部分１４においては、アイソ
レーションフィールド酸化物部分１７の隣りにｎ＋コレ
クタコンタクト領域１８が設けられている。コレクタコ
ンタクト領域１８は上面１５から活性領域１４を通して
埋込みコレクタ領域１２まで下方に延びている。
レーションフィールド酸化物部分１７の隣りにｎ＋コレ
クタコンタクト領域１８が設けられている。コレクタコ
ンタクト領域１８は上面１５から活性領域１４を通して
埋込みコレクタ領域１２まで下方に延びている。
【００１４】二酸化珪素の層２０が上面１５に沿って付
着されまたは熱成長せしめられる。もしも二酸化珪素の
層２０が熱成長せしめられると、層２０によるフィール
ド酸化物部分１６および１７の被覆が最小になる。それ
故に、図１ないし図９に例示した部分１６および１７上
の二酸化珪素の層２０の厚さがかなり誇張して示してあ
ることに留意すべきである。
着されまたは熱成長せしめられる。もしも二酸化珪素の
層２０が熱成長せしめられると、層２０によるフィール
ド酸化物部分１６および１７の被覆が最小になる。それ
故に、図１ないし図９に例示した部分１６および１７上
の二酸化珪素の層２０の厚さがかなり誇張して示してあ
ることに留意すべきである。
【００１５】二酸化珪素の層２０を形成する方法におい
ては、上面１５のうちの小部分が除去されることに留意
すべきである。字義どおりの意味で述べると、コレクタ
コンタクト領域１８が上面１５と隣接して形成されると
きに、二酸化珪素の層２０の形成後にコレクタコンタク
ト領域１８が隣接するのは同じ上面ではない。しかしな
がら、この説明の目的のために、上面１５は、製造方法
のある特定の工程が実施されるときに存在する活性部分
１４のすべての上面であると定義することにする。
ては、上面１５のうちの小部分が除去されることに留意
すべきである。字義どおりの意味で述べると、コレクタ
コンタクト領域１８が上面１５と隣接して形成されると
きに、二酸化珪素の層２０の形成後にコレクタコンタク
ト領域１８が隣接するのは同じ上面ではない。しかしな
がら、この説明の目的のために、上面１５は、製造方法
のある特定の工程が実施されるときに存在する活性部分
１４のすべての上面であると定義することにする。
【００１６】二酸化珪素の層２０の頂部上には、非単結
晶シリコン（アモルファスシリコンまたはポリシリコ
ン）の層２２が付着される。非単結晶シリコン層２２
は、好ましくは、以下に述べる理由から、ｎ＋不純物、
例えば、砒素が添加される。
晶シリコン（アモルファスシリコンまたはポリシリコ
ン）の層２２が付着される。非単結晶シリコン層２２
は、好ましくは、以下に述べる理由から、ｎ＋不純物、
例えば、砒素が添加される。
【００１７】次に、図２に例示したように、非単結晶シ
リコン層２２上に中央に配置されたホトレジストアイラ
ンド２４を形成するために、慣用のホトレジストマスキ
ング工程が使用される。その後、非単結晶シリコン層２
２が図３に例示したようにエッチングされ、そしてホト
レジストアイランド２４が剥離されて中央に配置された
非単結晶シリコンアイランド２６を形成する。
リコン層２２上に中央に配置されたホトレジストアイラ
ンド２４を形成するために、慣用のホトレジストマスキ
ング工程が使用される。その後、非単結晶シリコン層２
２が図３に例示したようにエッチングされ、そしてホト
レジストアイランド２４が剥離されて中央に配置された
非単結晶シリコンアイランド２６を形成する。
【００１８】さて、図４を参照すると、非単結晶シリコ
ンアイランド２６の一部分およびコレクタコンタクト領
域１８上にベース移植片用のマスクとして作用するホト
レジスト層２８を形成するために、別のホトレジストマ
スキング工程が使用される。その後、ドーパントが活性
部分１４中に移植されて、上面１５に隣接してＰベース
領域３０を形成する。ドーパントの用量はｎ＋非単結晶
シリコンアイランド２６へのいかなる影響をも回避する
ために十分に少なくしてある。図４に例示したように、
活性部分１４のｎ−物質はベース領域３０をコレクタコ
ンタクト領域１８から横方向に離隔している。
ンアイランド２６の一部分およびコレクタコンタクト領
域１８上にベース移植片用のマスクとして作用するホト
レジスト層２８を形成するために、別のホトレジストマ
スキング工程が使用される。その後、ドーパントが活性
部分１４中に移植されて、上面１５に隣接してＰベース
領域３０を形成する。ドーパントの用量はｎ＋非単結晶
シリコンアイランド２６へのいかなる影響をも回避する
ために十分に少なくしてある。図４に例示したように、
活性部分１４のｎ−物質はベース領域３０をコレクタコ
ンタクト領域１８から横方向に離隔している。
【００１９】次に、図５に例示したようにベース領域３
０上の二酸化珪素の層２０の部分が非単結晶シリコンア
イランド２６をエッチングしないドライエッチングによ
りエッチングされ、除去される。所望されれば、図４お
よび図５に例示した工程を逆にして、二酸化珪素の層２
０をエッチングした後にベース領域３０を形成すること
ができることに留意すべきである。
０上の二酸化珪素の層２０の部分が非単結晶シリコンア
イランド２６をエッチングしないドライエッチングによ
りエッチングされ、除去される。所望されれば、図４お
よび図５に例示した工程を逆にして、二酸化珪素の層２
０をエッチングした後にベース領域３０を形成すること
ができることに留意すべきである。
【００２０】次に、ホトレジスト層２８が図６に例示し
たように剥離され、そしてデバイスが短時間または迅速
な熱アニールにさらされてドーパントが添加されたベー
ス領域３０内のイオンを活性化させる。
たように剥離され、そしてデバイスが短時間または迅速
な熱アニールにさらされてドーパントが添加されたベー
ス領域３０内のイオンを活性化させる。
【００２１】さて、図７を参照すると、次の工程はトラ
ンジスタ構造１０の頂面全体にわたって２００オングス
トロームないし５０００オングストロームの範囲内の厚
さを有する非単結晶シリコンの薄層３２を付着させるこ
とである。非単結晶シリコン層３２は、もしもアイラン
ド２６にそれ程ドーパントが添加されていなければ、ｎ
＋ドーパント、例えば、砒素を添加することができる。
ンジスタ構造１０の頂面全体にわたって２００オングス
トロームないし５０００オングストロームの範囲内の厚
さを有する非単結晶シリコンの薄層３２を付着させるこ
とである。非単結晶シリコン層３２は、もしもアイラン
ド２６にそれ程ドーパントが添加されていなければ、ｎ
＋ドーパント、例えば、砒素を添加することができる。
【００２２】次に、図８に例示したように、薄い非単結
晶シリコン層３２のすべての水平方向の部分および二酸
化珪素の層２０のいかなる下層の残りの部分が異方性エ
ッチングされてアイランド２６の側壁部に沿って第１お
よび第２の非単結晶シリコン側壁リボン３４および３６
を形成する。第１側壁リボン３４はベース領域３６と接
触するように延び、一方第２側壁リボン３６は二酸化珪
素の層２０のみと接触するように延びている。その後、
側壁リボン３４および３６は、アニールされて砒素ドー
ピングをアイランド２６または第１側壁リボン３４を通
してベース領域３０中に注入され、それにより上面１５
と隣接してｎ＋エミッタ領域４０を形成する。ｎ＋エミ
ッタ領域４０のサイズは第１側壁リボン３４の厚さに正
比例する。
晶シリコン層３２のすべての水平方向の部分および二酸
化珪素の層２０のいかなる下層の残りの部分が異方性エ
ッチングされてアイランド２６の側壁部に沿って第１お
よび第２の非単結晶シリコン側壁リボン３４および３６
を形成する。第１側壁リボン３４はベース領域３６と接
触するように延び、一方第２側壁リボン３６は二酸化珪
素の層２０のみと接触するように延びている。その後、
側壁リボン３４および３６は、アニールされて砒素ドー
ピングをアイランド２６または第１側壁リボン３４を通
してベース領域３０中に注入され、それにより上面１５
と隣接してｎ＋エミッタ領域４０を形成する。ｎ＋エミ
ッタ領域４０のサイズは第１側壁リボン３４の厚さに正
比例する。
【００２３】図９ないし図１１に例示した方法の最終工
程はトランジスタ構造１０のためのコンタクトを規定し
かつ形成することである。先づ、二酸化珪素または窒化
珪素の厚い等角の誘電体層４２がトランジスタ構造１０
の頂面上に付着され、そして二酸化珪素の層２０のいか
なる下層の部分と共にプラズマエッチングされる。この
プラズマエッチングは種々のシリコン層のいかなる部分
をもエッチングするものではなく、第１および第２の側
壁絶縁スペーサ４４および４６を残す。これにより、ア
イソレーションフィールド酸化物領域の第１部分１６と
第１スペーサ４４との間にベース領域３０の露出部分４
８と、第２スペーサ４６とアイソレーションフィールド
酸化物の第２部分１７との間にコレクタコンタクト領域
１８の露出部分５０が残る。それ故に、露出部分４８お
よび５０のサイズはスペーサ４４および４６のそれぞれ
の厚さにより決定される。
程はトランジスタ構造１０のためのコンタクトを規定し
かつ形成することである。先づ、二酸化珪素または窒化
珪素の厚い等角の誘電体層４２がトランジスタ構造１０
の頂面上に付着され、そして二酸化珪素の層２０のいか
なる下層の部分と共にプラズマエッチングされる。この
プラズマエッチングは種々のシリコン層のいかなる部分
をもエッチングするものではなく、第１および第２の側
壁絶縁スペーサ４４および４６を残す。これにより、ア
イソレーションフィールド酸化物領域の第１部分１６と
第１スペーサ４４との間にベース領域３０の露出部分４
８と、第２スペーサ４６とアイソレーションフィールド
酸化物の第２部分１７との間にコレクタコンタクト領域
１８の露出部分５０が残る。それ故に、露出部分４８お
よび５０のサイズはスペーサ４４および４６のそれぞれ
の厚さにより決定される。
【００２４】次に慣用の金属被覆形成方法、例えば、珪
化物形成方法が使用されて、ベース領域３０、アイラン
ド２６およびコレクタコンタクト領域１８のそれぞれの
露出部分上に複数個の金属化領域５２、５４および５６
が形成され、その後ベース、エミッタおよびコレクタの
コンタクトが形成される。珪化物形成方法の工程は基体
１１全体の上に金属のブランケットを付着させ、次いで
金属を露出したシリコン領域と反応させる焼結工程を行
なって珪化物を形成することを含む。最後に、種々の絶
縁領域における反応していない金属が選択的に剥離され
て珪化物の領域のみを残す。
化物形成方法が使用されて、ベース領域３０、アイラン
ド２６およびコレクタコンタクト領域１８のそれぞれの
露出部分上に複数個の金属化領域５２、５４および５６
が形成され、その後ベース、エミッタおよびコレクタの
コンタクトが形成される。珪化物形成方法の工程は基体
１１全体の上に金属のブランケットを付着させ、次いで
金属を露出したシリコン領域と反応させる焼結工程を行
なって珪化物を形成することを含む。最後に、種々の絶
縁領域における反応していない金属が選択的に剥離され
て珪化物の領域のみを残す。
【００２５】その結果、得られたバイポーラトランジス
タ構造１０はいくつかの理由から有利である。第一に、
このトランジスタ構造は、コレクタをエミッタから絶縁
するために中央に配置されるフィールド酸化物領域が必
要でないので、従来のトランジスタ構造よりもかなりコ
ンパクトである。そのかわりに、二酸化珪素の層２０が
コレクタとエミッタとの間を絶縁する作用をする。ま
た、ベースコンタクトのサイズは、ベースコンタクトの
抵抗を増大させないでエミッタ領域４０をできるだけ小
さく形成することができるように、エミッタ領域４０を
形成するために使用された側壁リボン３４の幅により制
御されない。
タ構造１０はいくつかの理由から有利である。第一に、
このトランジスタ構造は、コレクタをエミッタから絶縁
するために中央に配置されるフィールド酸化物領域が必
要でないので、従来のトランジスタ構造よりもかなりコ
ンパクトである。そのかわりに、二酸化珪素の層２０が
コレクタとエミッタとの間を絶縁する作用をする。ま
た、ベースコンタクトのサイズは、ベースコンタクトの
抵抗を増大させないでエミッタ領域４０をできるだけ小
さく形成することができるように、エミッタ領域４０を
形成するために使用された側壁リボン３４の幅により制
御されない。
【００２６】以上、本発明を好ましい一実施例について
開示したが、種々の変更および変型を特許請求の範囲に
記載した本発明の範囲から逸脱することなく実施しうる
ことは理解されよう。例えば、開示した実施例がＮＰＮ
バイポーラトランジスタの製造に関しているが、同じ方
法をＰＮＰトランジスタの構成にも適用できることは容
易に明らかであろう。また、この明細書に記載した好ま
しい実施例は埋込みコレクタ領域を有する垂直なバイポ
ーラトランジスタの構造に関するものであるが、本発明
の概念をその他のトランジスタ構造、例えば、埋込みコ
レクタ領域を有していない横方向のデバイスにも適用で
きることは理解されよう。
開示したが、種々の変更および変型を特許請求の範囲に
記載した本発明の範囲から逸脱することなく実施しうる
ことは理解されよう。例えば、開示した実施例がＮＰＮ
バイポーラトランジスタの製造に関しているが、同じ方
法をＰＮＰトランジスタの構成にも適用できることは容
易に明らかであろう。また、この明細書に記載した好ま
しい実施例は埋込みコレクタ領域を有する垂直なバイポ
ーラトランジスタの構造に関するものであるが、本発明
の概念をその他のトランジスタ構造、例えば、埋込みコ
レクタ領域を有していない横方向のデバイスにも適用で
きることは理解されよう。
【図１】本発明によるバイポーラトランジスタの一連の
製造工程を例示したシリコン基体の横断面側面図であ
る。
製造工程を例示したシリコン基体の横断面側面図であ
る。
【図２】本発明によるバイポーラトランジスタの一連の
製造工程を例示したシリコン基体の横断面側面図であ
る。
製造工程を例示したシリコン基体の横断面側面図であ
る。
【図３】本発明によるバイポーラトランジスタの一連の
製造工程を例示したシリコン基体の横断面側面図であ
る。
製造工程を例示したシリコン基体の横断面側面図であ
る。
【図４】本発明によるバイポーラトランジスタの一連の
製造工程を例示したシリコン基体の横断面側面図であ
る。
製造工程を例示したシリコン基体の横断面側面図であ
る。
【図５】本発明によるバイポーラトランジスタの一連の
製造工程を例示したシリコン基体の横断面側面図であ
る。
製造工程を例示したシリコン基体の横断面側面図であ
る。
【図６】本発明によるバイポーラトランジスタの一連の
製造工程を例示したシリコン基体の横断面側面図であ
る。
製造工程を例示したシリコン基体の横断面側面図であ
る。
【図７】本発明によるバイポーラトランジスタの一連の
製造工程を例示したシリコン基体の横断面側面図であ
る。
製造工程を例示したシリコン基体の横断面側面図であ
る。
【図８】本発明によるバイポーラトランジスタの一連の
製造工程を例示したシリコン基体の横断面側面図であ
る。
製造工程を例示したシリコン基体の横断面側面図であ
る。
【図９】本発明によるバイポーラトランジスタの一連の
製造工程を例示したシリコン基体の横断面側面図であ
る。
製造工程を例示したシリコン基体の横断面側面図であ
る。
【図１０】本発明によるバイポーラトランジスタの一連
の製造工程を例示したシリコン基体の横断面側面図であ
る。
の製造工程を例示したシリコン基体の横断面側面図であ
る。
【図１１】本発明によるバイポーラトランジスタの一連
の製造工程を例示したシリコン基体の横断面側面図であ
る。
の製造工程を例示したシリコン基体の横断面側面図であ
る。
１０ バイポーラトランジスタ構造 １１ 基体 １４ 活性デバイス部分 １５ 上面 １６ 第１酸化物領域 １７ 第２酸化物領域 １８ コレクタコンタクト領域 ２０ 二酸化珪素の層 ２６ アイランド ３０ ベース領域 ３２ 非単結晶シリコン層 ３４ 第１リボン ３６ 第２リボン ４０ エミッタ領域 ４２ 誘電体層 ４４ 絶縁スペーサ ４６ 絶縁スペーサ ５２ 金属化領域 ５４ 金属化領域 ５６ 金属化領域
Claims (9)
- 【請求項１】 バイポーラトランジスタを有する半導体
デバイスを製造する方法において、 ａ）上面を有する活性単結晶半導体部分を備えた基体内
にコレクタ領域（１４）を形成し、前記コレクタ領域は
前記上面と隣接しかつ少なくとも部分的に前記活性部分
内に配置されたコレクタコンタクト領域（１８）を含
み、 ｂ）前記活性部分の前記上面に沿って絶縁層（２０）を
形成し、 ｃ）前記絶縁層の一部分上に非絶縁材料のアイランド
（２６）を形成し、 ｄ）前記活性部分の一部分にベース領域（３０）を前記
上面と隣接して形成し、 ｅ）前記ベース領域（３０）の位置の上に延びる前記絶
縁層（２０）の露出部分を除去し、 ｆ）前記アイランド（２６）の第１側壁部に沿って非絶
縁材料の第１リボン（３４）を形成して、それにより前
記第１リボン（３４）を前記ベース領域（３０）に沿っ
て前記活性部分と接触させ、そして ｇ）前記第１リボンの下方の前記ベース領域の一部分に
エミッタ領域（４０）を前記上面と隣接して形成する、
連続的な諸工程を含む半導体デバイスの製造方法。 - 【請求項２】 請求項１に記載の半導体デバイスの製造
方法において、さらに、前記アイランドの第２側壁部に
沿って非絶縁材料の第２リボンを形成して、それにより
前記第２リボンを少なくとも前記絶縁層により前記活性
部分から隔離する工程を含み、前記第２リボンが前記第
１リボンよりも前記コレクタコンタクト領域に近く配置
される半導体デバイスの製造方法。 - 【請求項３】 請求項２に記載の半導体デバイスの製造
方法において、非絶縁材料の第１リボンおよび第２リボ
ンを形成する工程がさらに、 （ｉ）前記基体、アイランドおよび絶縁層上に非絶縁材
料の薄層を付着させ、そして （ｉｉ）前記アイランドの第１側壁部および第２側壁部
のそれぞれに沿って前記第１リボンおよび第２リボンの
みが残るまで前記薄層を異方性にエッチングすることを
含む半導体デバイスの製造方法。 - 【請求項４】 請求項３に記載の半導体デバイスの製造
方法において、前記リボンおよび前記アイランドが主と
して非単結晶半導体材料からなる半導体デバイスの製造
方法。 - 【請求項５】 請求項４に記載の半導体デバイスの製造
方法において、前記第１リボンおよび第２リボンのそれ
ぞれと隣接しかつ前記ベース領域および前記コレクタコ
ンタクト領域の部分の上方にそれぞれ配置された第１誘
電体スペーサおよび第２誘電体スペーサを形成する工程
を含む半導体デバイスの製造方法。 - 【請求項６】 請求項５に記載の半導体デバイスの製造
方法において、第１誘電体スペーサおよび第２誘電体ス
ペーサを形成する工程がさらに、 （ｉ）前記基体、アイランドおよび絶縁層の上に誘電体
層を形成し、そして （ｉｉ）前記誘電性絶縁層をエッチングして、それによ
り前記第１誘電体スペーサおよび第２誘電体スペーサを
形成することを含む半導体デバイスの製造方法。 - 【請求項７】 請求項５に記載の半導体デバイスの製造
方法において、前記スペーサにより蔽われていない前記
アイランドならびに前記ベース領域および前記コレクタ
コンタクト領域の一部に、エミッタ、ベースおよびコレ
クタの各金属化領域を珪化物形成方法により形成する工
程を含む半導体デバイスの製造方法。 - 【請求項８】 請求項１に記載の半導体デバイスの製造
方法において、エミッタ領域を形成する工程が前記基体
をアニールし、そしてそれにより前記第１リボン内のド
ーパントを前記ベース領域中に注入して前記エミッタ領
域を形成することを含む半導体デバイスの製造方法。 - 【請求項９】 請求項１に記載の半導体デバイスの製造
方法において、エミッタ領域を形成する工程が前記基体
をアニールし、そしてそれにより前記アイランド内のド
ーパントを前記第１リボンを通して前記ベース領域中に
注入して前記エミッタ領域を形成することを含む半導体
デバイスの製造方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/633,906 US5204275A (en) | 1990-12-26 | 1990-12-26 | Method for fabricating compact bipolar transistor |
| US07/633906 | 1990-12-26 | ||
| US7/633906 | 1990-12-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04294545A JPH04294545A (ja) | 1992-10-19 |
| JP2622047B2 true JP2622047B2 (ja) | 1997-06-18 |
Family
ID=24541622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3339183A Expired - Lifetime JP2622047B2 (ja) | 1990-12-26 | 1991-12-24 | 半導体デバイスおよびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5204275A (ja) |
| EP (1) | EP0493853B1 (ja) |
| JP (1) | JP2622047B2 (ja) |
| DE (1) | DE69131093T2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100292330B1 (ko) * | 1992-05-01 | 2001-09-17 | 이데이 노부유끼 | 반도체장치와그제조방법및실리콘절연기판의제조방법 |
| BE1007670A3 (nl) * | 1993-10-25 | 1995-09-12 | Philips Electronics Nv | Werkwijze voor het vervaardigen van een halfgeleiderinrichting waarbij een halfgeleiderzone wordt gevormd door diffusie vanuit een strook polykristallijn silicium. |
| FR2716294B1 (fr) | 1994-01-28 | 1996-05-31 | Sgs Thomson Microelectronics | Procédé de réalisation d'un transistor bipolaire pour protection d'un circuit intégré contre les décharges électrostatiques. |
| US6528861B1 (en) | 2001-06-15 | 2003-03-04 | National Semiconductor Corporation | High performance bipolar transistor architecture |
Family Cites Families (15)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4712125A (en) * | 1982-08-06 | 1987-12-08 | International Business Machines Corporation | Structure for contacting a narrow width PN junction region |
| JPS59220968A (ja) * | 1983-05-31 | 1984-12-12 | Fujitsu Ltd | 半導体装置の製造方法 |
| US4641170A (en) * | 1983-12-12 | 1987-02-03 | International Business Machines Corporation | Self-aligned lateral bipolar transistors |
| JPS60216580A (ja) * | 1984-04-12 | 1985-10-30 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS60216581A (ja) * | 1984-04-12 | 1985-10-30 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPS61237466A (ja) * | 1985-04-15 | 1986-10-22 | Canon Inc | バイポ−ラトランジスタの製造方法 |
| US4678537A (en) * | 1985-05-23 | 1987-07-07 | Sony Corporation | Method of manufacturing semiconductor devices |
| US4722909A (en) * | 1985-09-26 | 1988-02-02 | Motorola, Inc. | Removable sidewall spacer for lightly doped drain formation using two mask levels |
| DE3787110D1 (de) * | 1986-03-21 | 1993-09-30 | Siemens Ag | Verfahren zur Herstellung einer Bipolartransistorstruktur für Höchstgeschwindigkeitsschaltung. |
| JPS62243361A (ja) * | 1986-04-15 | 1987-10-23 | Matsushita Electronics Corp | 半導体装置の製造方法 |
| US4722908A (en) * | 1986-08-28 | 1988-02-02 | Fairchild Semiconductor Corporation | Fabrication of a bipolar transistor with a polysilicon ribbon |
| DE3882251T2 (de) * | 1987-01-30 | 1993-10-28 | Texas Instruments Inc | Verfahren zum Herstellen eines bipolaren Transistors unter Verwendung von CMOS-Techniken. |
| JPS6445164A (en) * | 1987-08-13 | 1989-02-17 | Hitachi Ltd | Semiconductor device |
| JPH01291461A (ja) * | 1988-05-18 | 1989-11-24 | Mitsubishi Electric Corp | 半導体装置，およびその製造方法 |
| JPH02126642A (ja) * | 1988-11-07 | 1990-05-15 | Hitachi Ltd | 半導体装置及びその製造方法 |
-
1990
- 1990-12-26 US US07/633,906 patent/US5204275A/en not_active Expired - Fee Related
-
1991
- 1991-12-18 EP EP91203334A patent/EP0493853B1/en not_active Expired - Lifetime
- 1991-12-18 DE DE69131093T patent/DE69131093T2/de not_active Expired - Fee Related
- 1991-12-24 JP JP3339183A patent/JP2622047B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0493853A1 (en) | 1992-07-08 |
| EP0493853B1 (en) | 1999-04-07 |
| US5204275A (en) | 1993-04-20 |
| DE69131093D1 (de) | 1999-05-12 |
| DE69131093T2 (de) | 1999-10-14 |
| JPH04294545A (ja) | 1992-10-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4481706A (en) | Process for manufacturing integrated bi-polar transistors of very small dimensions | |
| US4318751A (en) | Self-aligned process for providing an improved high performance bipolar transistor | |
| US5166767A (en) | Sidewall contact bipolar transistor with controlled lateral spread of selectively grown epitaxial layer | |
| JPS6226590B2 (ja) | ||
| EP0224717B1 (en) | Self-aligned channel stop | |
| JPH0851216A (ja) | メサ分離ｓｏｉトランジスタおよびそれの製造方法 | |
| JP3261127B2 (ja) | バイポーラトランジスタ及びその製造方法 | |
| JP3132101B2 (ja) | 半導体装置の製造方法 | |
| JPS61276262A (ja) | 突起部を有する半導体デバイス構造体及びその製造方法 | |
| US4871684A (en) | Self-aligned polysilicon emitter and contact structure for high performance bipolar transistors | |
| EP0409132B1 (en) | Method of fabricating a structure having self-aligned diffused junctions | |
| EP0518611B1 (en) | Method of fabricating a semiconductor structure having MOS and bipolar devices | |
| JPH0521450A (ja) | 半導体装置及びその製造方法 | |
| EP0786816B1 (en) | Bipolar transistor having an improved epitaxial base region and method of fabricating the same | |
| JPS6362270A (ja) | ポリシリコンのリボンを具備するバイポ−ラトランジスタの製造 | |
| JPH0241170B2 (ja) | ||
| US6287929B1 (en) | Method of forming a bipolar transistor for suppressing variation in base width | |
| US5396099A (en) | MOS type semiconductor device having a high ON current/OFF current ratio | |
| JP2622047B2 (ja) | 半導体デバイスおよびその製造方法 | |
| US4721685A (en) | Single layer poly fabrication method and device with shallow emitter/base junctions and optimized channel stopper | |
| CA1312679C (en) | Sidewall contact bipolar transistor with controlled lateral spread of selectively grown epitaxial layer | |
| JP2565162B2 (ja) | バイポ−ラトランジスタおよびその製造方法 | |
| JPH0482180B2 (ja) | ||
| KR0137568B1 (ko) | 바이폴라 트랜지스터의 제조방법 | |
| KR950008251B1 (ko) | Psa 바이폴라 소자의 제조방법 |