JPH0482180B2 - - Google Patents
Info
- Publication number
- JPH0482180B2 JPH0482180B2 JP61147979A JP14797986A JPH0482180B2 JP H0482180 B2 JPH0482180 B2 JP H0482180B2 JP 61147979 A JP61147979 A JP 61147979A JP 14797986 A JP14797986 A JP 14797986A JP H0482180 B2 JPH0482180 B2 JP H0482180B2
- Authority
- JP
- Japan
- Prior art keywords
- oxide film
- thickness
- polycrystalline silicon
- layer
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 43
- 238000000034 method Methods 0.000 claims description 36
- 150000004767 nitrides Chemical class 0.000 claims description 34
- 238000001312 dry etching Methods 0.000 claims description 15
- 238000004519 manufacturing process Methods 0.000 claims description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 9
- 229910052710 silicon Inorganic materials 0.000 claims description 9
- 239000010703 silicon Substances 0.000 claims description 9
- 238000001020 plasma etching Methods 0.000 claims description 8
- 229910052785 arsenic Inorganic materials 0.000 claims description 6
- 229910052796 boron Inorganic materials 0.000 claims description 6
- 238000009792 diffusion process Methods 0.000 claims description 6
- 239000012535 impurity Substances 0.000 claims description 6
- 239000004065 semiconductor Substances 0.000 claims description 6
- 238000001947 vapour-phase growth Methods 0.000 claims description 6
- -1 Arsenic ions Chemical class 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 5
- 238000000206 photolithography Methods 0.000 claims description 5
- 238000001039 wet etching Methods 0.000 claims description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 claims description 4
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims description 3
- 238000000151 deposition Methods 0.000 claims description 3
- 239000012808 vapor phase Substances 0.000 claims description 3
- 238000009279 wet oxidation reaction Methods 0.000 claims description 3
- 238000009740 moulding (composite fabrication) Methods 0.000 claims description 2
- 238000007740 vapor deposition Methods 0.000 claims 2
- 238000002955 isolation Methods 0.000 description 7
- 238000000927 vapour-phase epitaxy Methods 0.000 description 5
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 229910052751 metal Inorganic materials 0.000 description 2
- 239000002184 metal Substances 0.000 description 2
- 229910052698 phosphorus Inorganic materials 0.000 description 2
- 239000011574 phosphorus Substances 0.000 description 2
- 241000293849 Cordylanthus Species 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 238000009825 accumulation Methods 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 210000003323 beak Anatomy 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 238000001259 photo etching Methods 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 238000012545 processing Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
- H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/28525—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table the conductive layers comprising semiconducting material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
- H01L21/306—Chemical or electrical treatment, e.g. electrolytic etching
- H01L21/308—Chemical or electrical treatment, e.g. electrolytic etching using masks
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/011—Bipolar transistors
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/051—Etching
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/117—Oxidation, selective
-
- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
- Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y10S148/00—Metal treatment
- Y10S148/124—Polycrystalline emitter
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Ceramic Engineering (AREA)
- Bipolar Transistors (AREA)
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、半導体素子の製造方法に関し詳しく
は超高周波領域でも作動する高速バイポーラトラ
ンジスターの製造方法に関する。
は超高周波領域でも作動する高速バイポーラトラ
ンジスターの製造方法に関する。
［従来の技術］
一般に集積回路に良好な電気的特性を付与する
には、これを構成する各素子の作動速度の特性と
電力消費の特性の良いことが要求される。特にコ
ンピユータの中央処理装置や通信用集積回路等高
速を要する部分に多く使われるバイポーラ回路
は、今後システム自体が一段と複雑になるにつ
れ、各素子の速度特性だけでなく素子自体の大き
さにおいても多くの改善を要する。
には、これを構成する各素子の作動速度の特性と
電力消費の特性の良いことが要求される。特にコ
ンピユータの中央処理装置や通信用集積回路等高
速を要する部分に多く使われるバイポーラ回路
は、今後システム自体が一段と複雑になるにつ
れ、各素子の速度特性だけでなく素子自体の大き
さにおいても多くの改善を要する。
第３図にＰ−Ｎ接合による従来のバイポーラト
ランジスターの断面を示す。バイポーラ集積回路
の製造に今まで使用されている接合面による素子
隔離の方法は、側面拡散の影響および空乏領域の
存在等を考慮すれば、第３図に示した部分１１の
大きさをある限界以上は縮められないので、素子
面積の縮小には多くの制約があつた。そのため素
子自体が持つている抵抗成分と容量成分をより以
上縮められず、作動の速度および電力消費の面に
おいてあまりいい結果を得られなかつた。
ランジスターの断面を示す。バイポーラ集積回路
の製造に今まで使用されている接合面による素子
隔離の方法は、側面拡散の影響および空乏領域の
存在等を考慮すれば、第３図に示した部分１１の
大きさをある限界以上は縮められないので、素子
面積の縮小には多くの制約があつた。そのため素
子自体が持つている抵抗成分と容量成分をより以
上縮められず、作動の速度および電力消費の面に
おいてあまりいい結果を得られなかつた。
上記の問題を解決するために最近バイポーラト
ランジスター製造技術が開発された。第４図に示
した酸化膜（SiO2）による素子の隔離方法と多
結晶シリコン層２１によるエミツタ２２とベース
２４の自己整合を合わせて得られたトランジスタ
ーをPSA（Polysilicon Self−aligend）トランジ
スターという。
ランジスター製造技術が開発された。第４図に示
した酸化膜（SiO2）による素子の隔離方法と多
結晶シリコン層２１によるエミツタ２２とベース
２４の自己整合を合わせて得られたトランジスタ
ーをPSA（Polysilicon Self−aligend）トランジ
スターという。
この技術を適用して集積回路を製造すると素子
の面積の縮小が可能であり、エミツタ２２、ベー
ス２４を浅い接合で形成するので、素子内に存在
する抵抗成分と容量成分が減つて、作動速度、電
力消費、集積度等の全てに良い結果をもたらす。
の面積の縮小が可能であり、エミツタ２２、ベー
ス２４を浅い接合で形成するので、素子内に存在
する抵抗成分と容量成分が減つて、作動速度、電
力消費、集積度等の全てに良い結果をもたらす。
第４図はPSA方式によつて作製されたバイポ
ーラNPNトランジスターの断面図である。なお、
多結晶シリコンによりエミツタとベースが自己整
合されたPSAバイポーラNPNトランジスターの
製造に当つては、ベース領域に存在する直列抵抗
成分を少なくするために、P-活性ベースの領域
とベースの外部導線の役をするP+多結晶シリコ
ン層との間に、第４図の部分２３のように不純物
の濃度の高いP+非活性ベースの領域を形成して
おく。しかし、この面積が広ければこの部分で生
ずる少数のキヤリアの蓄積が大きくなり、容量成
分が増加して作動の速度はかえつて落ちることに
なる。これを解決するために新しい工法によつて
作られたトランジスターが有る。
ーラNPNトランジスターの断面図である。なお、
多結晶シリコンによりエミツタとベースが自己整
合されたPSAバイポーラNPNトランジスターの
製造に当つては、ベース領域に存在する直列抵抗
成分を少なくするために、P-活性ベースの領域
とベースの外部導線の役をするP+多結晶シリコ
ン層との間に、第４図の部分２３のように不純物
の濃度の高いP+非活性ベースの領域を形成して
おく。しかし、この面積が広ければこの部分で生
ずる少数のキヤリアの蓄積が大きくなり、容量成
分が増加して作動の速度はかえつて落ちることに
なる。これを解決するために新しい工法によつて
作られたトランジスターが有る。
これは第５図で示すように、P+多結晶シリコ
ン層３１の下の部分の厚さ1500Åの酸化膜３２を
ウエツトエツチングにより約4000〜6000Å過多エ
ツチングした後、減圧気相成長法によつてP+多
結晶シリコンを埋めて熱処理し、第５図に示した
幅4000〜6000Åの非活性ベース領域３３を形成す
る。
ン層３１の下の部分の厚さ1500Åの酸化膜３２を
ウエツトエツチングにより約4000〜6000Å過多エ
ツチングした後、減圧気相成長法によつてP+多
結晶シリコンを埋めて熱処理し、第５図に示した
幅4000〜6000Åの非活性ベース領域３３を形成す
る。
しかしこのようにして作られたバイポーラ
NPNトランジスターは、PSAトランジスターに
比べ作動速度特性の面では著しく改善されたが、
非活性ベース領域の幅がウエツトエツチングによ
り決まるから工程の調節がむずかしく、しかも
NPNトランジスターにおいてエミツタが形成さ
れる部分が露出した状態で工程が進行するので、
工程中に特にドライエツチングの過程でトランジ
スターの作動領域のシリコン表面が損傷され、素
子の電気的特性が悪くなる可能性がある。
NPNトランジスターは、PSAトランジスターに
比べ作動速度特性の面では著しく改善されたが、
非活性ベース領域の幅がウエツトエツチングによ
り決まるから工程の調節がむずかしく、しかも
NPNトランジスターにおいてエミツタが形成さ
れる部分が露出した状態で工程が進行するので、
工程中に特にドライエツチングの過程でトランジ
スターの作動領域のシリコン表面が損傷され、素
子の電気的特性が悪くなる可能性がある。
［発明が解決しようとする問題点］
本発明は上述した従来の欠点を解決し、素子面
積が小さく、動作速度が速く、電気特性が良好な
半導体素子を製造する方法を提供することを目的
とする。
積が小さく、動作速度が速く、電気特性が良好な
半導体素子を製造する方法を提供することを目的
とする。
［問題点を解決するための手段］
このような目的を達成するために、本発明の半
導体素子の製造方法は、ウエハーの表面に砒素イ
オンを注入し、1200℃で拡散してN+埋込層を形
成し、その上に燐がドーピングされたＮ型エピタ
キシヤル層を厚さ1.6μｍに形成し、マスクとして
酸化膜形成部位表面の5500Åをエツチングし、そ
の後P+型不純物をイオン注入し、925℃で湿式酸
化法により10KÅの厚さの酸化膜１を形成して各
素子を分離する半導体素子の製造方法において、
ボロンをイオン注入してトランジスターのベース
領域２を形成し、ウエハー全面に減圧気相成長法
により、厚さ3000Åの多結晶シリコン層を形成
し、多結晶シリコン層に不純物（砒素）をイオン
注入してN+型にする工程と、N+型層上に減圧気
相成長法により厚さ2000Åの１次酸化膜層４と１
次窒化膜層６を形成する工程と、写真食刻により
エミツタ１５およびコレクタ１６になる多結晶シ
リコンの部位をまず決定して余分の部分をドライ
エツチングで除去し、N+多結晶シリコン層３を
酸化膜の下で過多エツチングしてエミツタ幅５を
2μｍより小さく形成する工程と、厚さ2500Åの
２次酸化膜を減圧気相成長し、側面の酸化膜８だ
けを残して反応性イオンエツチングで多結晶シリ
コン上面の酸化膜８′を全てエツチングする工程
と、その上に厚さ2000〜3000Åの２次窒化膜９を
形成し、プラズマエツチングで上部の２次窒化膜
層９′を除去する工程と、ドライエツチングによ
り多結晶シリコン層の周囲のシリコン表面を約
1500Åエツチングする工程と、エツチングされた
多結晶シリコン層に500Åの酸化膜を成長させ、
さらにその上に厚さ700Åの３次窒化膜層１１を
減圧気相成長で堆積させる工程と、ブラズマエツ
チングにより３次窒化膜層の上部窒化膜１１′を
除去する工程と、厚さ2500Åの酸化膜１２を成長
させる工程と、ウエツトエツチングにより１次、
２次および３次窒化膜（６，９および１１）を除
去した開放部に多結晶シリコンを減圧気相成長に
よつて3000Å堆積し、熱拡散によりボロンをドー
ピングしてP+型に形成する工程と、写真食刻お
よびドライエツチングによりP+多結晶シリコン
層１３を形成し、熱拡散してP+非活性ベース領
域１４を形成する工程とを含んでなることを特徴
とする。
導体素子の製造方法は、ウエハーの表面に砒素イ
オンを注入し、1200℃で拡散してN+埋込層を形
成し、その上に燐がドーピングされたＮ型エピタ
キシヤル層を厚さ1.6μｍに形成し、マスクとして
酸化膜形成部位表面の5500Åをエツチングし、そ
の後P+型不純物をイオン注入し、925℃で湿式酸
化法により10KÅの厚さの酸化膜１を形成して各
素子を分離する半導体素子の製造方法において、
ボロンをイオン注入してトランジスターのベース
領域２を形成し、ウエハー全面に減圧気相成長法
により、厚さ3000Åの多結晶シリコン層を形成
し、多結晶シリコン層に不純物（砒素）をイオン
注入してN+型にする工程と、N+型層上に減圧気
相成長法により厚さ2000Åの１次酸化膜層４と１
次窒化膜層６を形成する工程と、写真食刻により
エミツタ１５およびコレクタ１６になる多結晶シ
リコンの部位をまず決定して余分の部分をドライ
エツチングで除去し、N+多結晶シリコン層３を
酸化膜の下で過多エツチングしてエミツタ幅５を
2μｍより小さく形成する工程と、厚さ2500Åの
２次酸化膜を減圧気相成長し、側面の酸化膜８だ
けを残して反応性イオンエツチングで多結晶シリ
コン上面の酸化膜８′を全てエツチングする工程
と、その上に厚さ2000〜3000Åの２次窒化膜９を
形成し、プラズマエツチングで上部の２次窒化膜
層９′を除去する工程と、ドライエツチングによ
り多結晶シリコン層の周囲のシリコン表面を約
1500Åエツチングする工程と、エツチングされた
多結晶シリコン層に500Åの酸化膜を成長させ、
さらにその上に厚さ700Åの３次窒化膜層１１を
減圧気相成長で堆積させる工程と、ブラズマエツ
チングにより３次窒化膜層の上部窒化膜１１′を
除去する工程と、厚さ2500Åの酸化膜１２を成長
させる工程と、ウエツトエツチングにより１次、
２次および３次窒化膜（６，９および１１）を除
去した開放部に多結晶シリコンを減圧気相成長に
よつて3000Å堆積し、熱拡散によりボロンをドー
ピングしてP+型に形成する工程と、写真食刻お
よびドライエツチングによりP+多結晶シリコン
層１３を形成し、熱拡散してP+非活性ベース領
域１４を形成する工程とを含んでなることを特徴
とする。
［作用］
本発明により製作されたバイポーラNPNトラ
ンジスターは、P+非活性ベース領域の幅が必要
に応じて2000〜3000Åの範囲内で正確に製造され
るので、他のトランジスターに比べてこの面積は
最大限に狭くすることができる。
ンジスターは、P+非活性ベース領域の幅が必要
に応じて2000〜3000Åの範囲内で正確に製造され
るので、他のトランジスターに比べてこの面積は
最大限に狭くすることができる。
本発明により製造されたNPNトランジスター
はN+多結晶シリコンによるエミツタが工程の初
期に形成され、全工程を通じてトランジスタの作
動領域が多結晶シリコン層により保護され表面が
損われないので、各素子が良好な電気的特性をも
つ個別素子を得るばかりが、ウエハー全体におい
ても収率がよい。
はN+多結晶シリコンによるエミツタが工程の初
期に形成され、全工程を通じてトランジスタの作
動領域が多結晶シリコン層により保護され表面が
損われないので、各素子が良好な電気的特性をも
つ個別素子を得るばかりが、ウエハー全体におい
ても収率がよい。
［実施例］
本発明の実施例を第１図ＡないしＦを参照して
詳細に説明する。
詳細に説明する。
第１図Ａは酸化膜１による素子の分離までの実
施例を示す断面図である。これを具体的に説明す
るとP-型シリコンウエハーの表面に、厚さ10KÅ
の酸化膜をマスクとして砒素をイオン注入した
後、1200℃で拡散を行つてN+埋込層を形成し、
酸化膜を完全に除いてから、燐をドーピングした
0.2Ωcmの比抵抗を有する厚さ1.6μｍのＮ型エピ
タキシヤル層を成長させた。
施例を示す断面図である。これを具体的に説明す
るとP-型シリコンウエハーの表面に、厚さ10KÅ
の酸化膜をマスクとして砒素をイオン注入した
後、1200℃で拡散を行つてN+埋込層を形成し、
酸化膜を完全に除いてから、燐をドーピングした
0.2Ωcmの比抵抗を有する厚さ1.6μｍのＮ型エピ
タキシヤル層を成長させた。
次は素子を分離する酸化膜と厚さ2000Åの窒化
膜（Si3N4）をマスク物質として、分離酸化膜１
が形成される部分のシリコンの表面を約5500Åエ
ツチングして、P+分離層を形成するためにイオ
ン注入を行い、925℃で湿式酸化法により厚さ
10KÅの酸化膜１を成長させた。次にボロンをイ
オン注入してベース２を形成し、ウエハー全面に
厚さ3000Åの多結晶シリコン膜を減圧気相成長法
により覆い、砒素イオン注入をしてN+型となし
た。その上に厚さ2000Åの１次酸化膜層４と厚さ
2000Åの１次窒化膜６を減圧気相成長法で覆う。
ここで写真食刻法でエミツタとコレクターが形成
される。多結晶シリコン部分３を定めドライエツ
チングで不必要な部分を除去する。この工程にお
いて、最終の多結晶シリコン層はドライエツチン
グの際約500Å残してウエツトエツチングするこ
とにより、シリコンの表面を保護し、N+多結晶
シリコン層の除去された部分７の如く酸化膜下部
分は過多腐食され、形成されたエミツタ幅５はあ
らかじめ定まつた幅2μｍよりずつと狭く形成さ
れた。
膜（Si3N4）をマスク物質として、分離酸化膜１
が形成される部分のシリコンの表面を約5500Åエ
ツチングして、P+分離層を形成するためにイオ
ン注入を行い、925℃で湿式酸化法により厚さ
10KÅの酸化膜１を成長させた。次にボロンをイ
オン注入してベース２を形成し、ウエハー全面に
厚さ3000Åの多結晶シリコン膜を減圧気相成長法
により覆い、砒素イオン注入をしてN+型となし
た。その上に厚さ2000Åの１次酸化膜層４と厚さ
2000Åの１次窒化膜６を減圧気相成長法で覆う。
ここで写真食刻法でエミツタとコレクターが形成
される。多結晶シリコン部分３を定めドライエツ
チングで不必要な部分を除去する。この工程にお
いて、最終の多結晶シリコン層はドライエツチン
グの際約500Å残してウエツトエツチングするこ
とにより、シリコンの表面を保護し、N+多結晶
シリコン層の除去された部分７の如く酸化膜下部
分は過多腐食され、形成されたエミツタ幅５はあ
らかじめ定まつた幅2μｍよりずつと狭く形成さ
れた。
第１図Ｂはエミツタおよび外部導線を構成する
N+多結晶シリコンの両側の壁面に電気的な絶縁
の酸化膜を形成する工程である。２次酸化膜を
2500Åの厚さで減圧気相成長させ、この膜を一種
のドライエツチングである反応性イオンエツチン
グすると、多結晶シリコンの上面の酸化膜８′は
全て腐食し、側面の酸化膜８はそのまま残つて両
側面の酸化膜が形成される。
N+多結晶シリコンの両側の壁面に電気的な絶縁
の酸化膜を形成する工程である。２次酸化膜を
2500Åの厚さで減圧気相成長させ、この膜を一種
のドライエツチングである反応性イオンエツチン
グすると、多結晶シリコンの上面の酸化膜８′は
全て腐食し、側面の酸化膜８はそのまま残つて両
側面の酸化膜が形成される。
この方法はドライエツチングの特徴を適用した
典型的な例であり、酸化膜や窒化膜をドライエツ
チングで腐食させる時に垂直面は腐食せず、水平
面にだけ腐食するのを利用したのである。ここで
１次酸化膜４は１次窒化膜６により保護されるか
ら損われない。
典型的な例であり、酸化膜や窒化膜をドライエツ
チングで腐食させる時に垂直面は腐食せず、水平
面にだけ腐食するのを利用したのである。ここで
１次酸化膜４は１次窒化膜６により保護されるか
ら損われない。
第１図ＣはP+非活性ベース領域１４を形成す
べく、２次窒化膜９を形成する工程である。ま
ず、減圧気相成長によりウエハー全体に２次窒化
膜を形成する。この２次窒化膜の厚さは非活性ベ
ース領域の幅を決める重要な要素であり、この厚
さを適宜に調節することによつて、本発明の目的
である至つて狭い幅のP+非活性ベース領域を容
易に形成することがきでる。本発明では必要に応
じて２次窒化膜の厚さを2000〜3000Åの間で調節
し、その膜をドライエツチングの一種であるプラ
ズマエツチングで除去して、２次酸化膜と同じく
両壁面にだけ窒化膜９を形成するのである。
べく、２次窒化膜９を形成する工程である。ま
ず、減圧気相成長によりウエハー全体に２次窒化
膜を形成する。この２次窒化膜の厚さは非活性ベ
ース領域の幅を決める重要な要素であり、この厚
さを適宜に調節することによつて、本発明の目的
である至つて狭い幅のP+非活性ベース領域を容
易に形成することがきでる。本発明では必要に応
じて２次窒化膜の厚さを2000〜3000Åの間で調節
し、その膜をドライエツチングの一種であるプラ
ズマエツチングで除去して、２次酸化膜と同じく
両壁面にだけ窒化膜９を形成するのである。
第１図Ｄは、第１図Ｅに図示した分離酸化膜１
２の酸化膜１２の成長時に生ずる嘴（bird's
beak）型の酸化膜がP+非活性ベースが形成され
る部分まで成長するのを防ぐための、３次窒化膜
１１を形成する工程である。
２の酸化膜１２の成長時に生ずる嘴（bird's
beak）型の酸化膜がP+非活性ベースが形成され
る部分まで成長するのを防ぐための、３次窒化膜
１１を形成する工程である。
まず分離酸化膜１２を形成するための予備工程
として、ドライエツチングにより多結晶シリコン
層の周囲のシリコンの表面を約1500Åエツチング
する。それから500Åの緩衝酸化膜を成長させ、
この膜の上に約700Åの３次窒化膜１１を低圧化
学蒸着により堆積させる。これをプラズマ方式で
エツチングし、前の工程第１図Ｄの１０に示す如
く、約1500Åエツチングしたシリコンの側壁にだ
け窒化膜１１を残して、次の工程で分離酸化膜を
成長させる時嘴型が生ずるのを防ぐことができ
た。
として、ドライエツチングにより多結晶シリコン
層の周囲のシリコンの表面を約1500Åエツチング
する。それから500Åの緩衝酸化膜を成長させ、
この膜の上に約700Åの３次窒化膜１１を低圧化
学蒸着により堆積させる。これをプラズマ方式で
エツチングし、前の工程第１図Ｄの１０に示す如
く、約1500Åエツチングしたシリコンの側壁にだ
け窒化膜１１を残して、次の工程で分離酸化膜を
成長させる時嘴型が生ずるのを防ぐことができ
た。
第１図Ｅは分離酸化膜を成長させる工程であ
り、929℃の条件の下で湿式酸化を施して約1500
Åエツチングしたシリコン層に2500Åの酸化膜１
２を成長させた。
り、929℃の条件の下で湿式酸化を施して約1500
Åエツチングしたシリコン層に2500Åの酸化膜１
２を成長させた。
ここで、P+非活性ベース領域の形成される部
分は、２次窒化膜により酸化膜が形成されること
から保護される。
分は、２次窒化膜により酸化膜が形成されること
から保護される。
第１図ＦはP+多結晶シリコン層１３によりP+
非活性ベース領域１４の形成される工程である。
まずウエツトエツチングの方法により、１次、２
次、３次の窒化膜を除去し、P+非活性ベース領
域の形成される部分が開放されるようにした。
非活性ベース領域１４の形成される工程である。
まずウエツトエツチングの方法により、１次、２
次、３次の窒化膜を除去し、P+非活性ベース領
域の形成される部分が開放されるようにした。
本発明により非常に幅の狭いP+非活性領域が
厚さ2000〜3000Åの２次窒化膜の下方に形成さ
れ、その幅は２次膜の厚さとほとんど同様であ
る。
厚さ2000〜3000Åの２次窒化膜の下方に形成さ
れ、その幅は２次膜の厚さとほとんど同様であ
る。
次の段階も、多結晶シリコンを減圧気相成長に
より3000Å堆積してから、熱拡散により硼素をド
ーピングしてP+型に形成した後、写真食刻およ
びドライエツチングによりP+多結晶シリコン層
１３を定めてから、再び熱拡散させるとP+非活
性ベース領域が形成されるようにした。その後の
金属層蒸着工程は一般のトランジスター製造工程
と同じである。
より3000Å堆積してから、熱拡散により硼素をド
ーピングしてP+型に形成した後、写真食刻およ
びドライエツチングによりP+多結晶シリコン層
１３を定めてから、再び熱拡散させるとP+非活
性ベース領域が形成されるようにした。その後の
金属層蒸着工程は一般のトランジスター製造工程
と同じである。
金属層はアルミニウムを約8000Å厚に真空蒸着
した。前記の工程を経て製造されたバイポーラ
NPNトランジスターが第２図に示されている。
した。前記の工程を経て製造されたバイポーラ
NPNトランジスターが第２図に示されている。
本発明による製造方法は、工程の特性上第１図
のＣ，Ｄ，Ｅ段階を省いて工程を進めると既存の
PSAトランジスターと同じく形成される。それ
でこの方法は工程の簡単な一般のPSAトランジ
スターと、P+非活性ベース領域の面積をできる
限り縮小した高速のトランジスターを必要によつ
て選り分けて製造することができる。
のＣ，Ｄ，Ｅ段階を省いて工程を進めると既存の
PSAトランジスターと同じく形成される。それ
でこの方法は工程の簡単な一般のPSAトランジ
スターと、P+非活性ベース領域の面積をできる
限り縮小した高速のトランジスターを必要によつ
て選り分けて製造することができる。
［発明の効果］
以上説明したように、本発明に製作されたバイ
ポーラNPNトランジスターは、P+非活性ベース
領域の幅が必要に応じて2000〜3000Åの範囲内で
正確に製造されるので、他のトランジスターに比
べてこの面積は最大限に狭くすることができる。
ポーラNPNトランジスターは、P+非活性ベース
領域の幅が必要に応じて2000〜3000Åの範囲内で
正確に製造されるので、他のトランジスターに比
べてこの面積は最大限に狭くすることができる。
本発明により製造されたNPNトランジスター
はN+多結晶シリコンによるエミツタが工程の初
期に形成され、全工程を通じてトランジタの作動
領域が多結晶シリコン層により保護され表面が損
われないので、各素子が良好な電気的特性をもつ
個別素子を得るばかりか、ウエハー全体において
も収率がよいという利点がある。
はN+多結晶シリコンによるエミツタが工程の初
期に形成され、全工程を通じてトランジタの作動
領域が多結晶シリコン層により保護され表面が損
われないので、各素子が良好な電気的特性をもつ
個別素子を得るばかりか、ウエハー全体において
も収率がよいという利点がある。
また、本発明によれば工程の簡単な一般の
PSAトランジスターの、P+非活性ベース領域の
面積をできる限り縮小した高速のトランジスター
を必要によつて選り分けて製造することができ
る。
PSAトランジスターの、P+非活性ベース領域の
面積をできる限り縮小した高速のトランジスター
を必要によつて選り分けて製造することができ
る。
第１図ＡないしＦは本発明によるバイポーラ
NPNトランジスターの製造工程を説明する断面
図、第２図は本発明方法によつて製造したバイポ
ーラNPNトランジスターの断面図、第３図は従
来のＰ−Ｎ接合によるバイポーラNPNトランジ
スターの断面図、第４図は従来の多結晶シリコン
の自己整合によるバイポーラNPNトランジスタ
ーの断面図、第５図は従来の超自己整合によるバ
イポーラNPNトランジスターの断面図である。 １……酸化膜、２……ベース、３……多結晶シ
リコン層、４……１次酸化膜、５……エミツタ
幅、６……１次窒化膜、８……側面酸化膜、８′
……上面酸化膜、９……２次側面窒化膜、９′…
…２次上面窒化膜、１１……３次窒化膜、１２…
…分離酸化膜、１３……P+多結晶シリコン層、
１４……P+非活性ベース領域。
NPNトランジスターの製造工程を説明する断面
図、第２図は本発明方法によつて製造したバイポ
ーラNPNトランジスターの断面図、第３図は従
来のＰ−Ｎ接合によるバイポーラNPNトランジ
スターの断面図、第４図は従来の多結晶シリコン
の自己整合によるバイポーラNPNトランジスタ
ーの断面図、第５図は従来の超自己整合によるバ
イポーラNPNトランジスターの断面図である。 １……酸化膜、２……ベース、３……多結晶シ
リコン層、４……１次酸化膜、５……エミツタ
幅、６……１次窒化膜、８……側面酸化膜、８′
……上面酸化膜、９……２次側面窒化膜、９′…
…２次上面窒化膜、１１……３次窒化膜、１２…
…分離酸化膜、１３……P+多結晶シリコン層、
１４……P+非活性ベース領域。
Claims (1)
- 【特許請求の範囲】 １ ウエハーの表面に砒素イオンを注入し、1200
℃で拡散してN+埋込層を形成し、その上に燐が
ドーピングされたＮ型エピタキシヤル層を厚さ
1.6μｍに形成し、マスクとして酸化膜形成部位表
面の5500Åをエツチングし、その後P+型不純物
をイオン注入し、925℃で湿式酸化法により10K
Åの厚さの酸化膜１を形成して各素子を分離する
半導体素子の製造方法において、 ボロンをイオン注入してトランジスターのベー
ス領域２を形成し、ウエハー全面に減圧気相成長
法により、厚さ3000Åの多結晶シリコン層を形成
し、該多結晶シリコン層に不純物（砒素）をイオ
ン注入してN+型にする工程と、 該N+型層上に減圧気相成長法により厚さ2000
Åの１次酸化膜層４と、厚さ2000Åの１次窒化膜
層６を形成する工程と、 写真食刻によりエミツタ１５およびコレクタ１
６になる前記多結晶シリコンの部位をまず決定し
て余分の部分をドライエツチングで除去し、前記
N+多結晶シリコン層３を酸化膜の下で過多エツ
チングしてエミツタ幅５を2μｍより小さく形成
する工程と、 厚さ2500Åの２次酸化膜を減圧気相成長し、側
面の酸化膜８だけを残して反応性イオンエツチン
グで前記多結晶シリコン上面の酸化膜８′を全て
エツチングする工程と、 その上に厚さ2000〜3000Åの２次窒化膜９を形
成し、プラズマエツチングで上部の２次窒化膜層
９′を除去する工程と、 ドライエツチングにより前記多結晶シリコン層
の周囲のシリコン表面を約1500Åエツチングする
工程と、 該エツチングされた多結晶シリコン層上に500
Åの酸化膜を成長させ、さらにその上に厚さ700
Åの３次窒化膜層１１を減圧気相成長で堆積させ
る工程と、 プラズマエツチングにより該３次窒化膜層の上
部窒化膜１１′を除去する工程と、 厚さ2500Åの酸化膜１２を成長させる工程と、 ウエツトエツチングにより前記１次、２次およ
び３次窒化膜６，９および１１を除去した開放部
に多結晶シリコンを減圧気相成長によつて3000Å
堆積し、熱拡散によりボロンをドーピングして
P+型に形成する工程と、 写真食刻およびドライエツチングによりP+多
結晶シリコン層１３を形成し、熱拡散してP+非
活性ベース領域１４を形成する工程とを含んでな
ることを特徴とする半導体素子の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR5633/85 | 1985-08-05 | ||
| KR1019850005633A KR880000483B1 (ko) | 1985-08-05 | 1985-08-05 | 반도체소자의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6273667A JPS6273667A (ja) | 1987-04-04 |
| JPH0482180B2 true JPH0482180B2 (ja) | 1992-12-25 |
Family
ID=19242148
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61147979A Granted JPS6273667A (ja) | 1985-08-05 | 1986-06-24 | 半導体素子の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4686762A (ja) |
| JP (1) | JPS6273667A (ja) |
| KR (1) | KR880000483B1 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4812417A (en) * | 1986-07-30 | 1989-03-14 | Mitsubishi Denki Kabushiki Kaisha | Method of making self aligned external and active base regions in I.C. processing |
| US5114867A (en) * | 1987-07-15 | 1992-05-19 | Rockwell International Corporation | Sub-micron bipolar devices with method for forming sub-micron contacts |
| KR890003827B1 (ko) * | 1987-07-25 | 1989-10-05 | 재단법인 한국전자통신연구소 | 고속 고집적 반도체소자(Bicmos)의 제조방법 |
| JP3469251B2 (ja) * | 1990-02-14 | 2003-11-25 | 株式会社東芝 | 半導体装置の製造方法 |
| US5039625A (en) * | 1990-04-27 | 1991-08-13 | Mcnc | Maximum areal density recessed oxide isolation (MADROX) process |
| KR920007124A (ko) * | 1990-09-04 | 1992-04-28 | 김광호 | 폴리 에미터 바이폴라 트랜지스터의 제조방법 |
| KR100327329B1 (ko) * | 1998-12-11 | 2002-07-04 | 윤종용 | 저압하의실리콘산화막및산질화막형성방법 |
-
1985
- 1985-08-05 KR KR1019850005633A patent/KR880000483B1/ko not_active IP Right Cessation
-
1986
- 1986-06-24 JP JP61147979A patent/JPS6273667A/ja active Granted
- 1986-07-23 US US06/889,491 patent/US4686762A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR880000483B1 (ko) | 1988-04-07 |
| JPS6273667A (ja) | 1987-04-04 |
| US4686762A (en) | 1987-08-18 |
| KR870002663A (ko) | 1987-04-06 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4252582A (en) | Self aligned method for making bipolar transistor having minimum base to emitter contact spacing | |
| KR0132769B1 (ko) | 헤테로 바이폴라 트랜지스터와 그 제조 방법 | |
| KR100244812B1 (ko) | 반도체 장치 및 그 제조 방법 | |
| JPS6226590B2 (ja) | ||
| JPH03171632A (ja) | トランジスタ及びその製造方法 | |
| JP3132101B2 (ja) | 半導体装置の製造方法 | |
| JP2629644B2 (ja) | 半導体装置の製造方法 | |
| US4871684A (en) | Self-aligned polysilicon emitter and contact structure for high performance bipolar transistors | |
| EP0051534B1 (en) | A method of fabricating a self-aligned integrated circuit structure using differential oxide growth | |
| JP2705344B2 (ja) | 半導体装置及びその製造方法 | |
| US5104816A (en) | Polysilicon self-aligned bipolar device including trench isolation and process of manufacturing same | |
| JPH0482180B2 (ja) | ||
| US4799099A (en) | Bipolar transistor in isolation well with angled corners | |
| JP2622047B2 (ja) | 半導体デバイスおよびその製造方法 | |
| EP0109766A1 (en) | Semiconductor device with a passivated junction | |
| JP2763105B2 (ja) | 半導体装置の製造方法 | |
| KR100216510B1 (ko) | 트렌치를 이용한 바이폴라 트랜지스터의 컬렉터 형성방법 | |
| KR0128037B1 (ko) | 동종접합 및 이종접합 쌍극자 트랜지스터의 제조방법 | |
| JP3131986B2 (ja) | バイポーラトランジスタ | |
| JP2500831B2 (ja) | 多結晶シリコンを利用したバイポ―ラ素子の製造方法 | |
| JP3109579B2 (ja) | 半導体装置の製造方法 | |
| JPH0327530A (ja) | バイポーラトランジスタの製造方法 | |
| KR900000827B1 (ko) | 반도체 장치 제조방법 | |
| KR960006750B1 (ko) | 쌍극자 트랜지스터 장치 및 그 제조방법 | |
| JP2892436B2 (ja) | 半導体装置の製造方法 |