KR0128037B1 - 동종접합 및 이종접합 쌍극자 트랜지스터의 제조방법 - Google Patents
동종접합 및 이종접합 쌍극자 트랜지스터의 제조방법Info
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Abstract
본 발명은 고속정보처리 시스템에서 사용 가능한 동종접합 및 이종접합 쌍극자 트랜지스터의 제조방법에 관한 것으로서, 종래의 이종접합소자는 베이스의 기생저항이 크고, 소자공정이 복잡한 문제점을 해결하기 위하이 본 발명에서는 컬렉터용 규소박막층(50)(51)를 형성하고, 국부적으로 절연막(53)을 형성하고 그위에 반도체 박막(55), 베이스 전극용 박막(56), 절연막(57,58)을 형성하는 공정(a)과, 상기 절연막(57,58), 금속성 베이스 전극용박막(56)을 식각하는 공정(b,c)과, 상기 노출된 반도체 박막(55)을 국부열산화시켜 산화막(59)을 형성하는 공정(d)과, 상기 절연막(57,58)과 산화막(59)을 제거하고, 베이스 박막(60)을 성장하고 절연막(61)을 증착하는 공정(e)과, 상기 절연막(53)상부의 박막(55,56,60,61)을 식각하고, 베이스 전극부분을 격리시기기 위해서 측면절연막(62)을 형성하는 공정(f)과, 에미터 영역을 정의하기 위해서 절연막(61)을 식각하고 에미터 박막(63)을 형성하는 공정(g)과, 이 위에 소자를 보호하는 절연막(64)을 도포하고(공정 h), 금속접촉영역을 정의하기 위해 절연막(61,64)을 식각한 후에 금속(65)을 증착하는 공정(i)을 제공하여 소자의 공정을 간단화함으로씨 초고집적화가 가능하고, 고속정보처리 및 저전력을 요하는 고속컴퓨터, 통신기기 등에서 넓은 응용범위를 갖는 것이 가능하다.
Description
제1도는 종래에 다결정 규소박막을 베이스전극으로 사용한 동종접합 및 이종접합 쌍극사 소자의 단면도.
제2도는 종래에 금속성박막을 베이스전극으로 사용한 동종 접합 및 이종접합 쌍극자 소자의 단면도.
제3도는 본 발명에 따라 완정된 동종접합 및 이종접합 쌍극자 소자의 단면도.
제4도는 본 말명에 따른 동종접합 및 이종접합 쌍극자 소자의 제조 공정도.
* 도면의 주요부분에 대한 부호의 설명
1,2,50,51 : 규소결성박막 11,12 : 컬렉터
3,13,59 : 산화막 4,14 : 컬렉터 싱커
5 : 다결정규소 박막 6,15,37,60 : 베이스 박막
7,9,16,20,38,41,53,57,58,59,61,64 : 절연막
8,17,40,63 : 측면절연막 10,21,42,65 : 금속
18,39,62 : 측면절연막 35,55 : 반도체 박막
36,56 : 베이스 전극용 박막 66 : 단결정 반도체 박막
67 : 다결정 반도체 박막
본 발명은 컴퓨터나 통신기기 등 차세대 고속 정보 처리 시스템에 사용 가능한 고속 쌍극자(Bipolar) 트랜지스터로서 국부 열산화 공정을 이용하고 금속성 박막으로 베이스전극을 형성한 동종접합 및 이종접합 쌍극자 트랜지스터의 제조방법에 관한 것이다.
일반적으로, 동종접합(Homojunciton) 쌍극자 트랜지스터 크기가 작아지면서 동작속도가 개선되는 잇점이 있지만 에미터(Emitter)와 베이스(Base)의 불순물(dopant) 농도가 증가되어야 하므로 종래의 구조를 이용하여 소자특성을 향상시키는 데에는 한계가 있다.
이 문제를 해결하기 위하여 제시된 것이 이종접합(Heterojullction)쌍극자 소자이다.
상기 이종접합 소자의 구조적 특정은 에미터 에너지 띠 간격(Energy Bandgap)이 베이스 에너지띠 간격보다 크다는 것이며, 이로 인하여 소자의 성능과 설계상에 많은 잇점을 얻을 수 있는 것으로, 종래 동종접합 쌍극자 소자 공정에서 규소(Si)를 이용한 베이스층에 저매늄(Ge)을 첨가하여 에너지 띠 간격을 감소시키는 방법이 최근에 와서 집중적으로 연구되고 있다.
이에 따라, 종래의 이종접합 쌍극자 소사들은 일반적인 동종접합 규소 쌍극자 소자와 같이 다결정규소(Po1ysi1icon)박막을 베이스 전극 및 에미터와 에미터 불순물 확산원(Diffusion source)으로 동시에 사용하면서, 베이스층에는 규소 대신 규소 저매늄을 사용하여 에미터와 베이스간의 에너지 띠 간격 격차를 생기게하여 에미터 주입효율(lnjection efficiency)을 증가시킨다. 또한, 베이스를 고불순물 농도(High doping concentration)초미세 박막(Ultra-thin)으로 성장시켜, 소자의 전류 증폭이득 및 스위칭속도를 크게 향상시켰다.
그에 따른 제1도는 종래에 다결경규소박막을 베이스전극으로 사용하는 규소/규소저매늄 이종접합 쌍극자 소자의 대표적인 예를 나타내었다.
최근에 와서 소자의 구조가 최적화 또한 크기 축소가 되면서 소자활성영역상에 존재하는 베이스 지향보다도 베이스 전극물질인 다결정규소 박막에서 발생되는 베이스 기생저항을 더욱 줄이기 위해 베이스 전극으로 다결정규소 대신 금속성 박막, 예를 들면 티타늄 실리사이드(TiSi2)를 사용하는 공정에 대해 연구가 활발하게 진행되었다.
이중에서 가장 최근에 베이스전극으로 금속성 박막을 사용한 Si/SiGe 이종접합 쌍극자 소자의 대표적인 예를 제2도에서 나타내었다.
상기 제1도를 좀더 상세히 설명하면 다음과 같다.
컬렉터인 규소결정박막(N+Si)(1)과 (N-Si)(2)에 산화막(3)을 형성하고, 컬렉터 씽커(Sinker)(4)를 형성한 후, 다결정규소 박막(5)을 형성하고 식각하였다.
이때, 컬렉터층인 상기 규소 결정박막(2)에 두께손실을 주며, 다결정규소박막(5)의 조직(Morphology)이 컬렉터층인 규소결성박막(2)에 전사(transfer)되어 상기 규소결성박막(2)의 표면의 소식이 거칠어진다.
또한, 식각후의 폴리머(polymer)의 세척공정의 조건에 따라 후에 성장되는 베이스 박막(6)의 결정성의 품위도가 매우 저하되는 문제점이 있다.
또한, 상기 다결정규소박막(5)이 식각될 시에 식각속도의 차이로 인해 식각되고 난 영영의 가장자리를 따라 보다 더 식각된 도랑이 형성되어 후에 성장되는 베이스 박막(6)의 결정정이 저하된다.
상기 베이스박막(6) 성장후에 다결정규소 박막(5), 베이스박막(6)를 식각한 다음 절연막(7)을 도포한다.
이후에 상기 절연막(7)을 식각하여 에미터 영역을 정의하고, 에미터 박막(8)을 성장하여 식각한 후, 소자를 보호하는 절연막(9)을 도포하고 식각하여 금속접촉을 형성할 부분을 정의한다. 그리고 나서 금속(10)을 증착하고 식각하여 소자를 완성한다.
한편, 종래 기술인 제2도에서는 먼저 컬렉터인(11)과 (12)에 산화막(13)을 형성하고, 컬렉터 씽커(l4)를 형성한 후, 베이스박막(l5)을 성장하고, 그 위에 절연막(16)을 도포하고 식각하어 에미터 영역을 정의한다.
그리고 에미터 박막(17)을 도포하고 식각한 후 측면절연막(l8)을 형성하면서 잔여 절연막(16)을 식각한다.
다음으로 금속만을 증착하여 선택적으로 반도체 영역에만 금속성 실리사이드(Silicide)를 형성하고나서, 최종적으로 절연막(20)을 도포한 다음, 금속접촉 부분을 정의하기 위해 절연막(20)을 식각하고, 이후 금속을 증착하고 식각하여 소자를 완성한다.
이 방법은 금속성 실리사이드를 베이스전극으로 형성함에 있어 금속만을 증착한 후 열처리 공정으로 반도체와 금속을 반응시켜 금속성 실리사이드 박막을 형성하므로, 반응하는 반도체 영역의 두께손실이 있어서, 금속과 반응하는 반도체 부분이 0.05마이크론 정도의 극초박막인 베이스인 점을 고려할때 실리사이드의 두께를 임의로 크게 할 수가 없어서 금속성 실리사이드의 면저항을 임의로 더욱더 작게할 수 없는 문제점이 있다.
따라서, 상기 제1도의 공정적인 문제점을 제거하고. 상기 제2도의 구조적인 문제점을 보완하기 위하여 본 발명에서는 동종접합 및 이종접합 쌍극자 트랜지스터의 제조방법을 제공하는데 목적이 있다.
상기 목적을 달성하기 위하여 본 발명인 제3도는 제1도에서의 다결정규소 베이스전극용 박막(5)을 식각하는 대신, 다층구조의 반도체 박막(35)을 형성하고, 그 위에 금속성 베이스전극용 박막(36)과 절연막층을 증착하고 난 후 마스크로 절연막층과 상기 금속성 베이스 전극용 박막(36)을 식각하여 노출된 반도체 박막(35)을 열산화한다.
상기 열산화된 부분을 식각하여 베이스전극을 정의한다.
따라서, 상기 제1도에서와 같은 컬렉터층의 두께손실 및 표면이 거칠어짐 등을 방지하여 후에 정장되는 베이스박막(37)의 결정성을 향상시킬 수 있다.
또한, 상기 제2도와 달리, 반도체 박막(35)을 성장한 후 바로 그 위에 금속성 실리사이드로 된 베이스전극용 박막(36)을 형성하고, 이후에 식각함으로써 금속성 실리사이드 박막(36)의 두께를 임의로 가변시키는 것을 가능케함으로써 베이스 기생저항을 더욱 더 감소시켜 상기 제2도의 소자에 비해서 동작속도가 더욱 향상되며, 최대진동주파수도 더욱 증가하게 된다.
금속성 실리사이드 박막으로 된 베이스 전극부분(36)을 정의한 후 베이스 박막(37)과 절연막(38)을 성장 및 도포하고 반도체 박막(35), 베이스 전극용 박막(36), 베이스박막(37), 절연막(38)을 식각한 다음 측면절연막(39)을 형성한다.
이후에 절연막(38)을 식각하여 에미터 영역을 정의하고, 에미터 박막(40)을 정장하여 식각한 후, 소자를 보호하는 절연막(41)을 도포하고 식각하여 금속접촉을 형성할 부분을 정의한다. 그리고 나서 금속(42)을 증착하고 식각하여 소자를 완성한다. 상기 제3도에 따른 한 실시예를 제4도(a)∼(i)를 통하여 제조공정을 설명한다.
먼저, (a) 공정은 컬렉터용 규소 박막층(N+Si)(50)과 (N-Si)(51)을 형성한 후, 국부적으로 절연막(53)을 형성하여 활성영역과 비활성영역을 격리시키고, 컬렉터를 금속접촉시키기 위한 연결 부분(54)을 불순물 이온주입으로 형성한 다음, 반도체 박막(55)을 정정하고 그 위에 베이스 전극용 박막(56)을 형성하고 나서 절연막(57)과 (58)을 증착한 후의 단면도이다.
(b) 공정은 상기 (a) 공정 후에 컬렉터용 규소박막층(N-Si)(51) 상부에 형성된 부분의 절연막(57)(58)을 식각하는 공정이다.
(c) 공정은 상기 (b) 공정에서 식각된 부분에 노출된 금속성 베이스전극용 박막(56)을 식각하는 공정이다.
(d) 공정은 상기 (c) 공정후에 노출된 반도체 박막(55)을 국부 열산화시켜 산화막(59)을 형성하는 공정이다.
상기 공정(a∼d)과 같이 베이스 전극용 박막(56)을 식각하고 반도체 박막(55)을 국부열산화한 후 식각에 의해서 상기 산화막(59)과 절연막(57,58)을 식각으로 제거함으로써 소자의 활성영역을 보호하며, 베이스 전극부분을 정의한다.
(e) 공정은 상기 (d) 공정 후에 절연막(57,58), 산화막(59)을 순서적으로 식각하여 제거하고 난 다음, 베이스 박막(60)을 성장하고 절연막(61)을 증착한 후의 단면도이다. 이 (e) 공정의 단면도에 도시된 바와같이,베이스 박막(60) 아래에 다결정 실리콘(55)과 베이스 전극용 박막(56)이 형성됨으로씨. 컬렉터와 베이스 경계면에서 생기는 기생 접합 캐패시턴스를 최소화할 수 있다.
또한, 상기 절연막(61) 대신에 산화규소막/질화막/다결정규소 박막을 형성하고 식각하여 에미터 영역을 정의할 수 있고, 산화규소막/질화막/산화규소막을 형성하고 식각하여 에미터 영역을 정의할 수 있다.
(f) 공정은 상기 (e) 공정후에 상기 절연막(53) 상부의 중앙으로 부터 우측부분의 반도체 박막(55), 금속성 베이스 전극용 박막(56), 베이스박막(60), 절연막(61)을 식각하고 난 후 베이스 전극부분을 격리시키기 위해서 절연막을 도포하고 비등방성 건식식각으로 측면절연막(62)을 형성하는 공정이 있지만, 후술할 ⒥공정과 (k) 공정에서와 같이, 상기 측면절연막(62)을 형성하지 않을 수 있다.
(g) 공정은 상기 (f) 공정후에 절연막(61)을 식각하여 에미터 영역을 정의한 다음, 에미터 박막(63)을 성장하고 불순물 이온을 상기 에미터 박막(63)을 주입한 후 식각하고 난 이후의 단면도이다.
(h) 공정은 상기 (g) 공정에서 소자를 보호하는 절연막(64)을 도포하는 공정이다.
(i) 공정은 완성된 소자의 단면도로서 상기 (h) 공정후에 금속 접촉영역을 정의하기 위해 절연막(61)과(64)를 식각한 후에 금속(65)을 증착하여 마스크로 하여 배선을 정의하여 금속을 식각한다.
상기 제조공정에서 이용되는 결정박막 성장법은 MBE(Molecular Beam Epitaxy), CBE(Chemical Beam Epitaxy), CVD(Chemical Vapor Deposition)등이 있다.
위의 제4도의 (e)-(g) 공정을 (j)-(k) 공정으로 수행할 수 있다.
즉, (j) 공정의 단면도에 도시된 바와 같이, 상기 (d) 공정의 절연막(58,57), 산화막(59)을 제거한 후 베이스 박막(60)을 성장하고, 절연막(53)상부의 중앙으로부터 우측에 형성된 베이스 박막(60), 금속성 베이스전극용 박막(56) 및 반도체 박막(55)을 식각하고, 이 결과물위에 금속 접촉 영역을 정의하기 위해 절연막(61)을 도포한다.
상기 (j) 공정후, (k) 공정 단면도에 도시된 바와같이, 에미터 영역을 정의하기 위해 컬렉터용 규소 박막층(N-Si)(51) 상부에 형성된 절연막(61)의 일 부분을 식각한 후, 그 식각된 부분에 단결정 반도체 박막(66)을 선택적 결정박막 성장법(Selective epitaxy growth:SEG)으로 성장하고, 그 위에 다결정 반도체 박막(67)을 성장하여 에미터를 형성한다.
이와 같이 하여 규소/규소저매늄 이종접합 쌍극자 소자를 제조할 수 있다.
이상과 같은 구성으로 된 본 발명은 금속성 박막을 베이스 전극으로 사용하며 소자의 공정을 간단화함으로서 초고집적화가 가능한 초고속 쌍극자 소자를 제조하였고, 또한 이종집합 쌍극자 소자도 동시에 가능하게 되었으므로, 규소 쌍극자 소자의 동작속도의 한계를 뛰어넘어서 새로운 초고속 소자의 영역을 개발하였다.
상기에서는 일 실시예의 제조공정을 설명하였으나 본 발명의 사상에 벗어남이 없이 다르게 실시할 수도 있음은 이 분야에 통상적인 지식을 가진 자는 쉽게 알 수 있을 것이다.
이 결과 고속정보 처리 및 저전력을 요하는 고속컴퓨터, 통신기기 등 정보처리 시스템에서 규소 쌍극자 소자의 한계를 대폭 확장시켜서 규소 소자의 응용범위가 화합물 고속소자의 영역까지 확장되게 되었다.
물론, 화합물 고속소자의 전 범위를 다 포함하는 것은 아니지만 값싸고 안전하며, 집적화가 용이한 규소 고속소자가 앞으로 어느 정도 화합물 고속소자를 대체하게 되는 이점이 있다.
Claims (3)
- 컬렉터용 규소박막층(N+Si)(50)위에 규소박막층(N-Si)(51)을 형성한 후, 국부적으로 절연막(53)을 형성하여 활성영역과 비활성영역을 격리시키고, 컬렉터를 금속접촉시키기 위한 연결 부분(54)을 불순물 이온주입으로 형성한 다음, 반도체 박막(55)을 형성하고, 그 위에 베이스 전극용 박막(56)을 형성하고서 그 위에 절연막(57,58)을 증착하는 공정(a)과, 상기 절연막(57,58)을 식각하고, 금속상 베이스전극용 박막(56)을 식각하며, 상기 노출된 반도체 박막(55)을 국부열산화시켜 산화막(59)을 형성하는 공정(b,c,d)과, 상기 절연막(57,58), 산화막(59)을 식각으로 제거한 후, 베이스 박막(60))을 성정하고, 그 위에 절연막(61)을 증착하는 공정(e)과, 상기 공정(e) 후에 상기 절연막(53) 상부의 중앙으로부터 우측 부분의 반도체 박막(55), 베이스 전극용 박막(56), 베이스 박막(60), 절연막(61)을 식각한 후 베이스 전극부분을 격리시키기 위해서 비등방성 식각으로 측면절연막(62)을 도포하는 공정(f)과, 상기 절연막(61)을 에미터 영역을 정의하기 위해서 식각하고 에미터 박막(63)을 성장하고 불순물 이온을 에미터 박막(63)에 주입한 후 식각하는 공정(g)과, 상기 공정(g)결과물 위에 소자를 보호하는 절연막(64)을 도포하고(공정 h), 금속접촉 영역을 정의하기 위해서 상기 절연막(61,64)을 식각한 후에 금속(65)을 증착하여 마스크로 하여 배선을 정의해서 금속(65)을 식각하는 공정(i)을 포함하는 동종접합 및 이종접합 쌍극자 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 공정(e)의 절연막(61) 대신에 산화규소막, 질화막, 다결정규소박막을 순서적으로 형성하고 식각하여 에미터 영역을 정의하는 동종접합 및 이종접합 쌍극자 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 공정(e)의 절연막(61) 대신에 산화규소막, 질화막, 산화규소막을 형성하고 식각하여 에미터 영역을 정의하는 동종접합 및 이종접합 쌍극자 트랜지스터의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930026312A KR0128037B1 (ko) | 1993-12-03 | 1993-12-03 | 동종접합 및 이종접합 쌍극자 트랜지스터의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019930026312A KR0128037B1 (ko) | 1993-12-03 | 1993-12-03 | 동종접합 및 이종접합 쌍극자 트랜지스터의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950021519A KR950021519A (ko) | 1995-07-26 |
| KR0128037B1 true KR0128037B1 (ko) | 1998-04-02 |
Family
ID=19369775
Family Applications (1)
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| KR1019930026312A KR0128037B1 (ko) | 1993-12-03 | 1993-12-03 | 동종접합 및 이종접합 쌍극자 트랜지스터의 제조방법 |
Country Status (1)
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|---|---|---|---|---|
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-
1993
- 1993-12-03 KR KR1019930026312A patent/KR0128037B1/ko not_active IP Right Cessation
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| Publication number | Publication date |
|---|---|
| KR950021519A (ko) | 1995-07-26 |
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