JP2599550B2 - 横型バイポーラ・トランジスタの製造方法 - Google Patents
横型バイポーラ・トランジスタの製造方法Info
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- 238000004519 manufacturing process Methods 0.000 title claims description 33
- 238000000034 method Methods 0.000 claims description 30
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 18
- 229910052710 silicon Inorganic materials 0.000 claims description 18
- 239000010703 silicon Substances 0.000 claims description 18
- 208000012868 Overgrowth Diseases 0.000 claims description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 2
- 238000001953 recrystallisation Methods 0.000 claims description 2
- 239000000758 substrate Substances 0.000 claims 4
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 4
- 229920005591 polysilicon Polymers 0.000 description 4
- 150000004767 nitrides Chemical class 0.000 description 3
- 238000005530 etching Methods 0.000 description 2
- 239000012212 insulator Substances 0.000 description 2
- 230000003071 parasitic effect Effects 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 241001555133 Picrodendron baccatum Species 0.000 description 1
- 235000009984 Pterocarpus indicus Nutrition 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000010899 nucleation Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/7317—Bipolar thin film transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body
- H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
- H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
- H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
- H01L27/0623—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having at least one potential-jump barrier or surface barrier; including integrated passive circuit elements with at least one potential-jump barrier or surface barrier the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/735—Lateral transistors
Description
【０００１】
【産業上の利用分野】本発明は横型バイポーラトランジ
スタの製造方法に関し、さらに詳しくは安価で高速の大
規模集積回路に適した縦型ベース・トランジスタの製造
方法に関する。
スタの製造方法に関し、さらに詳しくは安価で高速の大
規模集積回路に適した縦型ベース・トランジスタの製造
方法に関する。
【０００２】
【従来の技術】現在商用に広範に使用されているバイポ
ーラ・トランジスタは縦型である。しかし周知の横型バ
イポーラ・トランジスタはそれを製造する工程段階が縦
型バイポーラ・トランジスタに較べて比較的簡単である
ため、多くの応用分野で潜在的に魅力がある。しかし現
況技術の縦型バイポーラ・トランジスタに較べて、従来
技術による横型バイポーラ・トランジスタの設計は電流
利得が比較的低くまた寄生キャパシタンスと本来的に厚
いベース幅のために動作速度が比較的遅い。
ーラ・トランジスタは縦型である。しかし周知の横型バ
イポーラ・トランジスタはそれを製造する工程段階が縦
型バイポーラ・トランジスタに較べて比較的簡単である
ため、多くの応用分野で潜在的に魅力がある。しかし現
況技術の縦型バイポーラ・トランジスタに較べて、従来
技術による横型バイポーラ・トランジスタの設計は電流
利得が比較的低くまた寄生キャパシタンスと本来的に厚
いベース幅のために動作速度が比較的遅い。
【０００３】
【発明が解決しようとする課題】本発明の目的は安価で
高速の大規模集積回路に適した横型バイポーラ・トラン
ジスタ、すなわち縦型バイポーラ・トランジスタに匹敵
する電流利得と動作速度を有する横型バイポーラ・トラ
ンジスタの製造方法を提供することである。本発明のも
う1つの目的は相補形金属酸化膜半導体(CMOS)工程段階
に匹敵する横型バイポーラ・トランジスタを提供するこ
とである。
高速の大規模集積回路に適した横型バイポーラ・トラン
ジスタ、すなわち縦型バイポーラ・トランジスタに匹敵
する電流利得と動作速度を有する横型バイポーラ・トラ
ンジスタの製造方法を提供することである。本発明のも
う1つの目的は相補形金属酸化膜半導体(CMOS)工程段階
に匹敵する横型バイポーラ・トランジスタを提供するこ
とである。
【０００４】
【課題を解決するための手段】簡単に言えば、本発明は
それぞれ低温エピタキシャル工程段階によって形成され
シリコン・オン・インシュレータ(SOI)ウェーハに対し
て垂直に配向されたシリコン・オン・インシュレータ(S
OI)、イントリンシック・ベース及びコレクタを有する
トランジスタの製造方法を提供する。トランジスタのベ
ース幅はそれに匹敵する縦型トランジスタのベース幅と
同じ位に狭くすることができる。同様に、コレクタ幅は
正確に制御することができる。この横型トランジスタの
エミッタ、ベース及びコレクタの各接合プロファイルな
どのドーピング・プロファイルは縦型トランジスタと同
じにすることができ、このようなドーピング・プロファ
イルが小さな寄生キャパシタンス及び直列抵抗とあいま
って縦型バイポーラ設計に匹敵する性能特性を提供す
る。
それぞれ低温エピタキシャル工程段階によって形成され
シリコン・オン・インシュレータ(SOI)ウェーハに対し
て垂直に配向されたシリコン・オン・インシュレータ(S
OI)、イントリンシック・ベース及びコレクタを有する
トランジスタの製造方法を提供する。トランジスタのベ
ース幅はそれに匹敵する縦型トランジスタのベース幅と
同じ位に狭くすることができる。同様に、コレクタ幅は
正確に制御することができる。この横型トランジスタの
エミッタ、ベース及びコレクタの各接合プロファイルな
どのドーピング・プロファイルは縦型トランジスタと同
じにすることができ、このようなドーピング・プロファ
イルが小さな寄生キャパシタンス及び直列抵抗とあいま
って縦型バイポーラ設計に匹敵する性能特性を提供す
る。
【０００５】
【実施例】ここで図面、具体的には図1と図2を参照する
と、シリコン・オン・オキサイド・ウェーハは半導体ウ
ェーハ(図示せず)で支えられた酸化物層14の上に薄いシ
リコン層12(厚さ約5000オングストローム)を有する。図
1に示す段階では、シリコン層12がパターンニングさ
れ、エッチングされ、外周誘電体13が形成されて、当技
術分野では通例のようにその後のデバイス製造のための
シリコン・アイランドを作成する。本明細書に記載する
本発明の特定の実施例は横型NPNデバイスであるが横型P
NPデバイスも同様に製造できることを理解されたい。
と、シリコン・オン・オキサイド・ウェーハは半導体ウ
ェーハ(図示せず)で支えられた酸化物層14の上に薄いシ
リコン層12(厚さ約5000オングストローム)を有する。図
1に示す段階では、シリコン層12がパターンニングさ
れ、エッチングされ、外周誘電体13が形成されて、当技
術分野では通例のようにその後のデバイス製造のための
シリコン・アイランドを作成する。本明細書に記載する
本発明の特定の実施例は横型NPNデバイスであるが横型P
NPデバイスも同様に製造できることを理解されたい。
【０００６】シリコン層12はトランジスタのエクストリ
ンシック・ベース層となる。すなわち、本発明のこの実
施例では、これは5×1019原子/cm3 のドーピング濃度を
有するp+層である。厚さ約300オングストロームの熱酸
化物16Aをシリコン層12の露光領域上に成長させ、CVD酸
化物などの誘電体被膜16(厚さ約2500オングストローム)
を付着する。適当なエッチング工程によって酸化物層1
6、16Ａ中にウィンドウ18を開ける(このウィンドウを通
してエピタキシャル・ラテラル・オーバーグロース(EL
O)によってエミッタを形成する)。この状態のデバイス
を図2に示す。
ンシック・ベース層となる。すなわち、本発明のこの実
施例では、これは5×1019原子/cm3 のドーピング濃度を
有するp+層である。厚さ約300オングストロームの熱酸
化物16Aをシリコン層12の露光領域上に成長させ、CVD酸
化物などの誘電体被膜16(厚さ約2500オングストローム)
を付着する。適当なエッチング工程によって酸化物層1
6、16Ａ中にウィンドウ18を開ける(このウィンドウを通
してエピタキシャル・ラテラル・オーバーグロース(EL
O)によってエミッタを形成する)。この状態のデバイス
を図2に示す。
【０００７】窒化物層20をデバイスの表面上に付着しパ
ターンニングしエッチングして、図3に示すように所望
のエミッタ境界を画定する。
ターンニングしエッチングして、図3に示すように所望
のエミッタ境界を画定する。
【０００８】次いで、ウィンドウ18を通じてエピタキシ
ャル・ラテラル・オーバーグロースによってシリコン・
エミッタ22を形成する。エミッタ層は酸化物層16の上に
延びてそれを覆う。エピタキシャル・ラテラル・オーバ
ーグロースはＬ・ヤシチェブスキー(Jastrzeboki)の論
文"Epitaxial Lateral Overgrowth (ELO) Process)"、J
ournal of Crystal Growth 63 (1983年)、 pp.493〜526
に詳述されている。またエミッタはインサイチュウ・ド
ーピングされた非結晶シリコン層を付着し、シード形成
用ウィンドウとしての開口18を通じて層12を使用して、
560℃で5時間かけて再結晶させることによって形成する
こともできる。図5のエミッタ層22は窒化物層20の厚さ
(例えば約4000オングストローム)まで化学機械式に研磨
されており、約5×1020原子/cm3 のドーピング濃度を有
する。図5の平面図を図4に示す。
ャル・ラテラル・オーバーグロースによってシリコン・
エミッタ22を形成する。エミッタ層は酸化物層16の上に
延びてそれを覆う。エピタキシャル・ラテラル・オーバ
ーグロースはＬ・ヤシチェブスキー(Jastrzeboki)の論
文"Epitaxial Lateral Overgrowth (ELO) Process)"、J
ournal of Crystal Growth 63 (1983年)、 pp.493〜526
に詳述されている。またエミッタはインサイチュウ・ド
ーピングされた非結晶シリコン層を付着し、シード形成
用ウィンドウとしての開口18を通じて層12を使用して、
560℃で5時間かけて再結晶させることによって形成する
こともできる。図5のエミッタ層22は窒化物層20の厚さ
(例えば約4000オングストローム)まで化学機械式に研磨
されており、約5×1020原子/cm3 のドーピング濃度を有
する。図5の平面図を図4に示す。
【０００９】次いで、熱酸化物層26を図6に示すように
シリコン層22の上面に深さ約3000オングストロームまで
形成する。次に、CVD段階によってp型ポリシリコン層28
を上側エクストリンシック・ベース層として形成する。
この上側エクストリンシック・ベース層は全体的ベース
抵抗を小さくする。次いで、このポリシリコン・ベース
層を乾式エッチングによって層12すなわち下側エクスト
リンシック・ベースと同じサイズにパターンニングす
る。この上側エクストリンシック・ベース層28の上に高
圧酸化物法(HIPOX)によって厚さ約3000オングストロー
ムの酸化物30を成長させる。この状態におけるデバイス
を図7に示す。
シリコン層22の上面に深さ約3000オングストロームまで
形成する。次に、CVD段階によってp型ポリシリコン層28
を上側エクストリンシック・ベース層として形成する。
この上側エクストリンシック・ベース層は全体的ベース
抵抗を小さくする。次いで、このポリシリコン・ベース
層を乾式エッチングによって層12すなわち下側エクスト
リンシック・ベースと同じサイズにパターンニングす
る。この上側エクストリンシック・ベース層28の上に高
圧酸化物法(HIPOX)によって厚さ約3000オングストロー
ムの酸化物30を成長させる。この状態におけるデバイス
を図7に示す。
【００１０】図8及び図9では、開口36がエッチングされ
ている。開口36は各層(酸化物層30、上側エクストリン
シック・ベース層28、熱酸化物層26シリコン・エミッタ
層22、酸化物16及びシリコン層12)を貫通してSOI酸化物
層14まで延びている。この開口はシリコン・アイランド
12を2つの同じ区域に分離するが、これは図8に最も良く
示されている。この分離によって2つのバイポーラ・ト
ランジスタの同時形成が可能になる。
ている。開口36は各層(酸化物層30、上側エクストリン
シック・ベース層28、熱酸化物層26シリコン・エミッタ
層22、酸化物16及びシリコン層12)を貫通してSOI酸化物
層14まで延びている。この開口はシリコン・アイランド
12を2つの同じ区域に分離するが、これは図8に最も良く
示されている。この分離によって2つのバイポーラ・ト
ランジスタの同時形成が可能になる。
【００１１】開口36をエッチングした後、低温エピタキ
シャル(LTE)工程段階によって2つのシリコン層をそれぞ
れ順次形成する。低温エピタキシャル工程段階について
は、B.S.メイヤーソン(Meyerson)の論文"Low-temperatu
re Silicon Epitaxi by Ultrahigh Vacuum/Chemical Va
por Deposition"、Appl. Phys. Lett.48 (12) (1986年3
月24日)、 pp.797〜799に詳しく論じられている。最初に
形成されたLTE層38はp型層であり、イントリンシック・
ベースとして使用される。次のLTE層40はn型層であり、
コレクタとして使用される。2つのLTE層が配置される構
造を図10に示す。
シャル(LTE)工程段階によって2つのシリコン層をそれぞ
れ順次形成する。低温エピタキシャル工程段階について
は、B.S.メイヤーソン(Meyerson)の論文"Low-temperatu
re Silicon Epitaxi by Ultrahigh Vacuum/Chemical Va
por Deposition"、Appl. Phys. Lett.48 (12) (1986年3
月24日)、 pp.797〜799に詳しく論じられている。最初に
形成されたLTE層38はp型層であり、イントリンシック・
ベースとして使用される。次のLTE層40はn型層であり、
コレクタとして使用される。2つのLTE層が配置される構
造を図10に示す。
【００１２】次に、異方性反応性イオン・エッチングを
使用して図11に示すように各層の開口36の垂直壁面を覆
う部分を除き、LTE層38、40を除去する。次いで構造全
体をアニールする。
使用して図11に示すように各層の開口36の垂直壁面を覆
う部分を除き、LTE層38、40を除去する。次いで構造全
体をアニールする。
【００１３】図12、図13、図14では、n+ポリシリコン層
がLTEコレクタ層40を覆って付着され、コレクタ接点を
形成する。次にPECVD酸化物層44を形成し、パターンニ
ングとエッチングによってコレクタ領域42を画定する。
シリコン側壁をHIPOX酸化物46でシールする。この段階
におけるデバイスの平面図と断面図をそれぞれ図12と図
13に示す。
がLTEコレクタ層40を覆って付着され、コレクタ接点を
形成する。次にPECVD酸化物層44を形成し、パターンニ
ングとエッチングによってコレクタ領域42を画定する。
シリコン側壁をHIPOX酸化物46でシールする。この段階
におけるデバイスの平面図と断面図をそれぞれ図12と図
13に示す。
【００１４】図14、図15及び図16を見ると明らかなよう
に、本発明の教示による横型バイポーラ・トランジスタ
の製造における残りの段階は従来通りであり、エミッタ
接点領域、ベース接点領域、コレクタ接点領域に開口を
形成すること及びエミッタ接点、ベース接点、コレクタ
接点を形成することを含む。これらの接点の製造には従
来の工程段階を使用する。
に、本発明の教示による横型バイポーラ・トランジスタ
の製造における残りの段階は従来通りであり、エミッタ
接点領域、ベース接点領域、コレクタ接点領域に開口を
形成すること及びエミッタ接点、ベース接点、コレクタ
接点を形成することを含む。これらの接点の製造には従
来の工程段階を使用する。
【００１５】本発明を単一の実施例について記述した
が、当業者には本発明を頭記の特許請求の趣旨及び範囲
内で変更を加えて実施できることが認識できよう。
が、当業者には本発明を頭記の特許請求の趣旨及び範囲
内で変更を加えて実施できることが認識できよう。
【図１】本発明の教示による横型バイポーラ・トランジ
スタの製造における最初の工程段階とその製造段階にお
けるデバイスの状態を示す断面図である。
スタの製造における最初の工程段階とその製造段階にお
けるデバイスの状態を示す断面図である。
【図２】本発明の教示による横型バイポーラ・トランジ
スタの製造における図1に続く工程段階とその製造段階
におけるデバイスの状態を示す断面図である。
スタの製造における図1に続く工程段階とその製造段階
におけるデバイスの状態を示す断面図である。
【図３】本発明の教示による横型バイポーラ・トランジ
スタの製造における図2に続く工程段階とその製造段階
におけるデバイスの状態を示す断面図である。
スタの製造における図2に続く工程段階とその製造段階
におけるデバイスの状態を示す断面図である。
【図４】本発明の教示による横型バイポーラ・トランジ
スタの製造における図3に続く工程段階とその製造段階
におけるデバイスの状態を示す平面図である。
スタの製造における図3に続く工程段階とその製造段階
におけるデバイスの状態を示す平面図である。
【図５】図4のデバイスの状態を示す断面図である。
【図６】本発明の教示による横型バイポーラ・トランジ
スタの製造における図4に続く工程段階とその製造段階
におけるデバイスの状態を示す断面図である。
スタの製造における図4に続く工程段階とその製造段階
におけるデバイスの状態を示す断面図である。
【図７】本発明の教示による横型バイポーラ・トランジ
スタの製造における図6に続く工程段階とその製造段階
におけるデバイスの状態を示す断面図である。
スタの製造における図6に続く工程段階とその製造段階
におけるデバイスの状態を示す断面図である。
【図８】本発明の教示による横型バイポーラ・トランジ
スタの製造における図7に続く工程段階とその製造段階
におけるデバイスの状態を示す平面図である。
スタの製造における図7に続く工程段階とその製造段階
におけるデバイスの状態を示す平面図である。
【図９】図8のデバイスの状態を示す断面図である。
【図１０】本発明の教示による横型バイポーラ・トラン
ジスタの製造における図8に続く工程段階とその製造段
階におけるデバイスの状態を示す断面図である。
ジスタの製造における図8に続く工程段階とその製造段
階におけるデバイスの状態を示す断面図である。
【図１１】本発明の教示による横型バイポーラ・トラン
ジスタの製造における図10に続く工程段階とその製造段
階におけるデバイスの状態を示す断面図である。
ジスタの製造における図10に続く工程段階とその製造段
階におけるデバイスの状態を示す断面図である。
【図１２】本発明の教示による横型バイポーラ・トラン
ジスタの製造における図11に続く工程段階とその製造段
階におけるデバイスの状態を示す平面図である。
ジスタの製造における図11に続く工程段階とその製造段
階におけるデバイスの状態を示す平面図である。
【図１３】図12のデバイスの状態を示す断面図である。
【図１４】図13の部分拡大図である。
【図１５】本発明の方法により完成したトランジスタ対
の平面図である。
の平面図である。
【図１６】図15の線16−16'に沿った断面図である。
【図１７】図15の線17−17'に沿った断面図である。
12 シリコン薄層(シリコン・アイランド) 13 外周誘電体 14 酸化物層 16 酸化物層 16A 熱酸化物 18 開口(ウィンドウ) 20 窒化物層 22 シリコン・エミッタ層 26 熱酸化物層 28 p型ポリシリコン層(上側エクストリンシック・ベー
ス層) 30 酸化物層 36 開口 38 LTE層 40 LTE層 42 コレクタ領域 44 PECVD酸化物層 46 HIPOX酸化物
ス層) 30 酸化物層 36 開口 38 LTE層 40 LTE層 42 コレクタ領域 44 PECVD酸化物層 46 HIPOX酸化物
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 29/73 (72)発明者 ルイス・エル＝シー・シュー アメリカ合衆国12524、ニューヨーク州 フィッシュキル、クロスビー・コート ７ (72)発明者 ショーニン・メイ アメリカ合衆国12590、ニューヨーク州 ワッピンガーズ・フォールズ、ローズウ ッド・コート ７ (72)発明者 ロナルド・ウィリアム・ネッパー アメリカ合衆国12540、ニューヨーク州 ラグランジュビル、アンドリューズ・ロ ード 352 (72)発明者 ローレンス・エフ・ワグナー・ジュニア アメリカ合衆国12524、ニューヨーク州 フィッシュキル、コンコード・ロード 22 (56)参考文献 特開 平３−34331（ＪＰ，Ａ)
Claims (5)
- 【請求項１】エクストリンシック・ベース層をシリコン
・オン・オキサイド基板のシリコン層に形成するステッ
プと、 前記エクストリンシック・ベース層を覆い且つウインド
ウを有する絶縁層を形成するステップと、 前記絶縁層上にエミッタ層を前記ウインドウを通してエ
ピタキシャル・ラテラル・オーバーグロースにより形成
するステップと、 前記エミッタ層、前記絶縁層及び前記エクストリンシッ
ク・ベース層を貫通して前記シリコン・オン・オキサイ
ド基板の表面まで延び、前記ウインドウより大きなサイ
ズを有する開口を、該開口によって前記ウインドウが取
り去られるような位置に形成するステップと、 前記エクストリンシック・ベース層及び前記エミッタ層
に対して垂直に延びる前記開口の側壁を覆ってイントリ
ンシック・ベース層を低温エピタキシャル・プロセスに
よって形成するステップと、 前記イントリンシック・ベース層を覆ってコレクタ層を
低温エピタキシャル・プロセスによって形成するステッ
プと を含むことを特徴とする横型バイポーラ・トランジスタ
の製造方法。 - 【請求項２】前記エミッタ層を覆って第2のエクストリ
ンシック・ベース層を形成するステップと、 前記第2のエクストリンシック・ベース層を覆ってコレ
クタ接点を形成するステップと、 を含むことを特徴とする請求項1記載の横型バイポーラ
・トランジスタの製造方法。 - 【請求項３】エクストリンシック・ベース層をシリコン
・オン・オキサイド基板のシリコン層に形成するステッ
プと、 エミッタ層を前記エクストリンシック・ベース層を覆っ
て形成するステップと、 前記エミッタ層及び前記エクストリンシック・ベース層
を貫通して前記シリコン・オン・オキサイド基板の表面
まで延びる垂直開口を形成するステップと、 前記開口により分離された第1のエクストリンシック・
ベース層/エミッタ層領域及び第2のエクストリンシック
・ベース層/エミッタ層領域にそれぞれ接する前記開口
の側壁を覆ってイントリンシック・ベース層を低温エピ
タキシャル・プロセスで同時に形成するステップと、 前記第1及び第2領域のイントリンシック・ベース層を覆
ってそれぞれコレクタ層を低温エピタキシャル・プロセ
スで同時に形成するステップと、 を含むことを特徴とする1対の横型バイポーラ・トラン
ジスタの製造方法。 - 【請求項４】前記エミッタ層を形成するステップは、前
記エクストリンシック・ベース層からエピタキシャル・
ラテラル・オーバーグロースにより形成することを特徴
とする請求項3記載の１対の横型バイポーラ・トランジ
スタの製造方法。 - 【請求項５】前記エミッタ層を形成するステップは非結
晶シリコンの再結晶により形成することを特徴とする請
求項3記載の1対の横型バイポーラ・トランジスタの製造
方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/900,881 US5341023A (en) | 1992-06-18 | 1992-06-18 | Novel vertical-gate CMOS compatible lateral bipolar transistor |
| US900881 | 1992-06-18 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0653424A JPH0653424A (ja) | 1994-02-25 |
| JP2599550B2 true JP2599550B2 (ja) | 1997-04-09 |
Family
ID=25413237
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5132016A Expired - Lifetime JP2599550B2 (ja) | 1992-06-18 | 1993-06-02 | 横型バイポーラ・トランジスタの製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (3) | US5341023A (ja) |
| EP (1) | EP0575282A3 (ja) |
| JP (1) | JP2599550B2 (ja) |
Families Citing this family (23)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3258123B2 (ja) * | 1993-03-15 | 2002-02-18 | 株式会社東芝 | 半導体装置 |
| US5750665A (en) * | 1995-10-04 | 1998-05-12 | Vosika; Gerald J. | Preparation of glucosaminyl muramic acid derivatives |
| JPH10303195A (ja) * | 1997-04-23 | 1998-11-13 | Toshiba Corp | 半導体装置の製造方法 |
| US5976941A (en) * | 1997-06-06 | 1999-11-02 | The Whitaker Corporation | Ultrahigh vacuum deposition of silicon (Si-Ge) on HMIC substrates |
| US6423417B1 (en) | 2000-05-24 | 2002-07-23 | Reynolds Metals Company | Non-stick polymer coated aluminum foil |
| US6544658B2 (en) | 2000-05-24 | 2003-04-08 | Reynolds Metals Company | Non-stick polymer coated aluminum foil |
| US6790722B1 (en) | 2000-11-22 | 2004-09-14 | International Business Machines Corporation | Logic SOI structure, process and application for vertical bipolar transistor |
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| US7598148B1 (en) | 2004-10-15 | 2009-10-06 | Fields Charles H | Non-self-aligned heterojunction bipolar transistor and a method for preparing a non-self-aligned heterojunction bipolar transistor |
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| US7875523B1 (en) | 2004-10-15 | 2011-01-25 | Hrl Laboratories, Llc | HBT with emitter electrode having planar side walls |
| US7504685B2 (en) | 2005-06-28 | 2009-03-17 | Micron Technology, Inc. | Oxide epitaxial isolation |
| IT1391211B1 (it) * | 2008-08-05 | 2011-11-18 | Zanetti | Testa di taglio e sbordatura da montare su banchi da taglio di lastre in vetro |
| US10446700B2 (en) | 2013-05-22 | 2019-10-15 | W&Wsens Devices, Inc. | Microstructure enhanced absorption photosensitive devices |
| WO2014190189A2 (en) * | 2013-05-22 | 2014-11-27 | Shih-Yuan Wang | Microstructure enhanced absorption photosensitive devices |
| US10468543B2 (en) | 2013-05-22 | 2019-11-05 | W&Wsens Devices, Inc. | Microstructure enhanced absorption photosensitive devices |
| US10700225B2 (en) | 2013-05-22 | 2020-06-30 | W&Wsens Devices, Inc. | Microstructure enhanced absorption photosensitive devices |
| US11121271B2 (en) | 2013-05-22 | 2021-09-14 | W&WSens, Devices, Inc. | Microstructure enhanced absorption photosensitive devices |
| US9059195B2 (en) | 2013-05-29 | 2015-06-16 | International Business Machines Corporation | Lateral bipolar transistors having partially-depleted intrinsic base |
| US11245639B2 (en) | 2014-09-03 | 2022-02-08 | International Business Machines Corporation | Composition of persistent object instances linking resources across multiple, disparate systems |
| EP4002481A1 (en) | 2020-11-19 | 2022-05-25 | Imec VZW | Low parasitic ccb heterojunction bipolar transistor |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3681291D1 (de) * | 1986-12-18 | 1991-10-10 | Itt Ind Gmbh Deutsche | Kollektorkontakt eines integrierten bipolartransistors. |
| US4897703A (en) * | 1988-01-29 | 1990-01-30 | Texas Instruments Incorporated | Recessed contact bipolar transistor and method |
| US5101256A (en) * | 1989-02-13 | 1992-03-31 | International Business Machines Corporation | Bipolar transistor with ultra-thin epitaxial base and method of fabricating same |
| EP0396802B1 (de) * | 1989-05-11 | 1997-10-22 | Siemens Aktiengesellschaft | Verfahren zur Herstellung einer integrierten Schaltungsstruktur mit einem lateralen Bipolartransistor |
| JPH0812866B2 (ja) * | 1989-07-07 | 1996-02-07 | 株式会社東芝 | バイポーラ型半導体装置 |
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1992
- 1992-06-18 US US07/900,881 patent/US5341023A/en not_active Expired - Fee Related
-
1993
- 1993-06-02 JP JP5132016A patent/JP2599550B2/ja not_active Expired - Lifetime
- 1993-06-03 EP EP19930480069 patent/EP0575282A3/en not_active Withdrawn
-
1994
- 1994-02-28 US US08/203,129 patent/US5371022A/en not_active Expired - Fee Related
- 1994-06-24 US US08/264,885 patent/US5446312A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0575282A2 (en) | 1993-12-22 |
| US5341023A (en) | 1994-08-23 |
| JPH0653424A (ja) | 1994-02-25 |
| US5446312A (en) | 1995-08-29 |
| US5371022A (en) | 1994-12-06 |
| EP0575282A3 (en) | 1994-07-06 |
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