KR0128027B1 - 쌍극자 트랜지스터 장치의 제조방법 - Google Patents
쌍극자 트랜지스터 장치의 제조방법Info
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 20
- 239000000758 substrate Substances 0.000 claims abstract description 47
- 238000000034 method Methods 0.000 claims abstract description 43
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 42
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 23
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 23
- 239000010703 silicon Substances 0.000 claims abstract description 23
- 238000002955 isolation Methods 0.000 claims abstract description 8
- 239000012212 insulator Substances 0.000 claims abstract description 4
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 17
- 238000001459 lithography Methods 0.000 claims description 17
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 16
- 239000002184 metal Substances 0.000 claims description 14
- 238000005229 chemical vapour deposition Methods 0.000 claims description 12
- 238000005530 etching Methods 0.000 claims description 11
- 239000012535 impurity Substances 0.000 claims description 10
- 238000005498 polishing Methods 0.000 claims description 10
- 238000001020 plasma etching Methods 0.000 claims description 9
- 229920002120 photoresistant polymer Polymers 0.000 claims description 8
- 229920005591 polysilicon Polymers 0.000 claims description 7
- 238000005468 ion implantation Methods 0.000 claims description 6
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 238000005275 alloying Methods 0.000 claims description 3
- 238000010438 heat treatment Methods 0.000 claims description 3
- 229910045601 alloy Inorganic materials 0.000 claims description 2
- 239000000956 alloy Substances 0.000 claims description 2
- 238000000137 annealing Methods 0.000 claims description 2
- 230000007547 defect Effects 0.000 claims description 2
- 230000000903 blocking effect Effects 0.000 claims 2
- 235000014653 Carica parviflora Nutrition 0.000 claims 1
- 241000243321 Cnidaria Species 0.000 claims 1
- 239000013078 crystal Substances 0.000 claims 1
- 238000007740 vapor deposition Methods 0.000 claims 1
- 230000003071 parasitic effect Effects 0.000 description 5
- 238000005406 washing Methods 0.000 description 5
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 4
- 230000010354 integration Effects 0.000 description 3
- 238000000151 deposition Methods 0.000 description 2
- 238000009792 diffusion process Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000007789 gas Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 1
- 239000003990 capacitor Substances 0.000 description 1
- 238000003763 carbonization Methods 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 125000005842 heteroatom Chemical group 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000007517 polishing process Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66242—Heterojunction transistors [HBT]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02436—Intermediate layers between substrates and deposited layers
- H01L21/02439—Materials
- H01L21/02441—Group 14 semiconducting materials
- H01L21/0245—Silicon, silicon germanium, germanium
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/02104—Forming layers
- H01L21/02365—Forming inorganic semiconducting materials on a substrate
- H01L21/02612—Formation types
- H01L21/02617—Deposition types
- H01L21/0262—Reduction or decomposition of gaseous compounds, e.g. CVD
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
- H01L29/1004—Base region of bipolar transistors
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41708—Emitter or collector electrodes for bipolar transistors
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- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
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- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42304—Base electrodes for bipolar transistors
Abstract
본 발명은 기생저항 및 기생용량을 감소시켜서, 소자의 동작특성을 개선하고, 소자의 크기를 줄여 집적도를 높일 수 있는 SOI기판 위에 동종접합 및 이종접합 쌍극자 트랜지스터를 제조하는 방법에 관한 것으로서, 규소기판(41) 상에 규소산화막(42)을 형성하고, 소자 활성영역을 정의하고, 그곳에 규소에피층(43)을 선택적으로 성장시켜, 소자활성영역을형성하며, 규소산화막(44)을 도포하고, 순차적 평탄화 공정을 이용하여 규소에피층의 상단을 열고, 다결정 규소층(46)을 도포하고 정의함으로써, 서브 콜렉터인 함몰층을 형성하며, 규소산화막(47)의 도포, 두꺼운 다결정 규소층(48)의 도포, 거울면(49)의 형성을 위한 연마공정까지 마친 다른 하나의 기판(410)을 접합하며, 규소산화막층(44)을 연마정치층으로 이용하여 규소층(41)을 기계적 연마로 완전히 제거하고, 활성영역인 규소에피층(43)이 노출되도록 하며, 그 위에 외인성의 베이스용 다결정규소층(413)을 형성하며, 진성의 베이스층을 만들기 위해 이온주입(415)을 수행하고, 베이스영역에 측벽산화막(417)을 형성하며, 에미터용 다결정규소층(418)을 도포하고 식각에 의해 에미터를 정의하고 금속배선과의 연결을 위한 규소산화막(419)을 도포하여 활성화와 접합형성을 위해 열처리하고, 금속이 접촉될 부분을 식각하며, 금속층을 형성하여 베이스, 콜렉터, 에미터전극을 각각 형성한다.
Description
제1도는 종래의 동종접합 규소 쌍극자 트랜지스터의 구조를 나타낸 단면도.
제2도는 종래의 다른 동종접합 규소 쌍극자 트랜지스터의 구조를 나타낸 단면도.
제3도는 본 발명이 바람직한 실시예에 따른 동종접합 규소 쌍극자 트랜지스터의 구조를 나타낸 단면도.
제4도의 (가)∼(하)는 본 발명의 바람직한 실시예에 따른 자기정렬 동종접합 쌍극자 트랜지스터의 제조방법을 공정별로 나타낸 단면도.
제5도(가)와 (나)는 본 발명의 다른 바람직한 실시예에 따른 자기 정렬 이종접합 쌍극자 트랜지스터의 제조방법을 공정별로 나타낸 단면도.
본 발명은 쌍극자 트랜지스터(bipolar transistor)의 제조 방법에 관한 것으로, 더 구체적으로는 SOI(silicon-on-insulator)기판 위에 기판 접합법(wafer bond etch-back)을 이용하여 동종접합(homo junction) 및 이종접합(hetero junction) 쌍극자 트랜지스터(bipolar transistor)를 제조하는 방법에 관한 것이다.
일반적으로, 쌍극자 트랜지스터를 SOI기판 위에 구현하면, 완전한 소자격리를 얻을 수 있고, 래디에이션(radiation)에 대한 저항성이 큰 소자를 만들 수 있음은 물론 기생용량(parsaitic capacitance)을 줄일 수 있어 고속소자를 얻을 수 있는 등의 장점들이 있다는 것은 이미 잘 알려진 바이다.
그래서 SOI기판 위에 쌍극자 트랜지스터를 형성하는 기술들에 대한 연구가 활발히 이루어지고 있다.
이런 구조의 종래의 쌍극자 트랜지스터를 제조하는 기술로는, 예컨데, K. Ueno 외 다수가 「A fully functional lK ECL on a bonded SOI wafer. Technical Digest of '88 IEDM, p.870,(1988).」에 개시한 기술이 있다.
제1도는 상기의 문헌에 개시된 쌍극자 트랜지스터의 구조를 나타낸 단면도이다.
제1도를 참조하여, 이런 구조에서는 콜렉터(collector)영역(17)이 두꺼운 함몰층(buried layer)(18)위에 에피층(epitaxial layer)으로 성장되어 있는데, 이 에피층의 두께는 적어도 3㎛ 이상 되어야 한다. 따라서, 소자격리를 위해서는 깊은 트렌치 격리 구조(trench isolation structure)(110)를 필요로 한다.
또한, 소자의 활성영역(active region)이 규소산화막(19) 위에 단순히 올려져 있는 것에 불과하여, 소자의 면적이 커지게 됨으로써 집적도를 높이는 데는 한계가 있다.
더욱이, 베이스(base) 영역(16)을 형성하기 위해 확산공정을 이용하는데, 충분히 낮은 베이스 저항을 연기가 힘들어, 소자의 성능이 떨어진다.
또, 종래의 다른 기술로는 M. Kojima 등이 「High-speed epitaxial base transis-tor on bonded SOI. Pro-ceeding of IEEE 1991 Bipolar Circuits and Technolo-gy Meeting, p.63(1991)」에 개시한 기술이 있다. 제 2도는 이 문헌에 개시된 쌍극자 트랜지스터의 구조를 나타낸 것이다.
제2도에 나타낸 바와 같이, 소자는 규소산화막(28)에 의해 완전히 격리되나, 베이스와 콜렉터 사이의 에피층의 두께를 적정한 두께로 유지하기 위해서는 소자의 활성영역이 두꺼워야 한다.
따라서, 소자격리를 위한 산화막(28)의 두께도 두꺼워져야 하므로, 소자격리를 위한 공정의 수행이 어려워진다.
또한, 콜렉터영역(27)과 베이스영역(23)을 구분하기 위해서는 한번이 포토 마스크(photo mask) 공정이 더 수행되어야 하며, 콜렉터(211)의 저항을 낮추기 위해서는 고농도의 이온주입이 요구된다.
본 발명의 목적은 SOI기판 위의 쌍극자 트랜지스터를 제조함에 있어서, 기생저항(parasitic resistance) 및 기생용량(parasitic capacitance)을 감소시켜서, 소자의 동작특성을 개선하고, 소자의 크기를 줄여 집적도를 높일 수 있는 방법을 제공하는 것이다. 이하, 첨부된 도면들을 참조하면서 본 발명에 대해 상세히 설명하겠다.
제3도는 본 발명의 바람직한 실시예에 따라 SOI판 위의 형성된 동종접합 쌍극자 트랜지스터의 구조를 나타낸 단면도이다.
제3도를 참조하여, 본 실시예에 따른 쌍극자 트랜지스터의 구조적인 특징을 살펴 보도록 한다. 먼저, 기판의 중앙 부분에 소자의 활성 영역(36)이 선택적 에피층 성장법에 의해 형성되고, 서브-콜렉터(sub-collector)로서 작용하게 되는 함몰층인 다결정 규소층(38)의 일부가 상기 활성영역 즉, 에피층(36)과 연결된다. 상기 에피층(36)의 상부에는 외인성의(extrinsic) 베이스층(31, 34)이 형성된다.
절연막(315)에 의해 완전한 소자 격리가 이루어짐과 아울러 다결정 규소층(38)이 SOI기판(311)으로부터 전기적으로 절연된다.
활성영역인 규소 에피층(36) 위에는 쌍극자 소자의 진성의(intrinsic) 베이스(312)와 에미터(33)과 자기 정렬(self-alignment)로 각각 형성된다.
이런 구조는 자기 정렬법에 의해 에미터가 형성되므로 소자의 크기가 줄어들 수 있게 되어 집적도가 증대되고, 일부분을 제외한 대부분의 콜렉터가 활성영역과 분리되게 함과 아울러 활성영역 위에는 에미터-베이스 만이 위치하게 함으로써 기생 용량이 감소되므로 소자의 성능이 향상된다.
그리고, 본 실시예의 구조에서는 기판접합법에 의해 소자의 활성 영역(36)을 규소 기판(311)과 완전히 격리함으로써, 소자의 동작속도에 큰 영향을 주는 콜렉터층(38)과 규소기판 칸의 기생용량을 제거하여 소자의 동작속도 및 차단주파수(cutoff frequen-cy) 특성을 향상시킨다.
또한, 본 실시예의 구조에는 금속배선과 기판 사이에 규소 산화막(39,315)과 불순물이 주입되지 않은 다결정 규소층(314) 및, 규소산화막(310)층이 무집게 형성되어 었어 분상용량이 감소될 수 있다. 따라서, 집적회로의 설계 상에서 금속배선과 기판사이에 발생하는 MOS(metal-oxide-semiconductor)캐패시터(capacitor)형 분산용량(stray capacitance)에 따른 집적회로의 성능저하 현상이 확연히 제거될 수 있게 된다.
또한, 금속배선과 기판 사이의 절연층의 두께를 용이하게 조절하는 것이 가능하므로 분산용량을 줄이는 것이 매우 용이하다.
이제, 제4도의 (가) 내지 (하)를 참조하면서 본 실시예에 따른 쌍극자 트랜지스터의 제조 방법에 대해 설명하겠다.
[실시예 1]
제4도의 (가)∼(하)는 본 실시예에 따른 SOI기판을 갖는 동종접합 쌍극자 트랜지스터의 제조방법을 공정순서대로 나타낸 단면도이다. 제4도의 (가)를 참조하여, 먼저, 규소 기판(41)에 열산화공정에 의해 산화막(42)를 형성한다.
이때, 산화막(42)의 두께는 콜렉터와 베이스 간의 거리에 해당되기 때문에, 이 산화막(42)은 콜렉터와 베이스 사이의 거리에 따른 두께 만큼 형성된다.
리소그라피(lithography)를 통해서 소자의 할활정 영역이 될 부분을 정의(define)하고, 감광막(photoresisit)의 패턴(도시되지 않음)을 형성한 후, 감광막 패턴을 마스크(mask)로서 사용하여 산화막(42)에 대한 비등방성 반응성 이온 식각(anisotropic reactive ion etching)을 수행하여 활성영역으로 정의된 부분의 산화막(42)을 제거함으로써 규소 기판(41)의 상부 표면의 일부가 노출되게 한다. 이어 마스크로서 사용된 감광막을 제거한다.
제4도의 (나)를 참조하여, 제작과정을 거친 후, 선택적 에피 성장법(selective epita-xial growth)에 의해 활성영역으로서 정의된 부분의 기판(41) 위에 만 n-형의 에피층(43)을 성장시킨다.
이 때, 상기 에 피층(43)은 SiH2Cl/HCl2/H2계, SiH4/HCl-H2계, 또는Si2HCl2/HCl/H2계 가스를 이용한 화학증착(chemical vapor deposition)법에 의해 규소 기판(41)의 노출된 상부 표면 부본에만 선택적으로 성장된다. 상기 에피층(43)은 산화막(42)의 두께와 동일한 두께로 형성될 수도 있고, 산화막(42)의 두께보다 더 크게 성장된 후 화학적-기계적 연마(chemica1-mechanical polishing)방법을 통한 연마에 의해 산화막(42)의 두께만큼 조절될 수도 있다. 연마과정에서는, 상기 산화막(42)이 연마정지층(stop layer)으로서 이용된다.
제4도의 (다)를 참조하여, 습식식각에 의해 남아 있는 산화막(42)을 제거한다. 이어, 에피층(43)의 성장공정에서 규소산화막(42)과의 계면에서 생긴 에피층(43)의 결정결함(defectiv ecrystal)을 고온열처리에 의해 제거한다.
세척과정을 거친 후, 제1의 절연막(44)을 형성한다.
상기 제1 절연막(44)은 화학증착법을 사용하여 약 2000∼4000Å의 규소 산화막을 증착하는 것에 의해 형성될 수 있다.
이어, 제4도의 (라)에 도시된 바와 같이, 다음에 수행될 편탄화 공정을 위해 절연막(44) 위에 감광막(45)을 두껍게 도포한다.
제4도의 (마)를 참조하여, 반응성 이온 식각법에 의해 선택적으로 성장된 에피층(43)이 노출될 때까지 평탄화공정을 수행한다. 제4도의 (바)를 참조하여, 남아 있는 감광막(45)을 제거하고, 세척한 후, 콜렉터 전극의 형성을 위해 약 2000∼4000Å 정도의 두께로 n++형의 다결정 규소층(46)을 형성한다.
이때, 다결정 규소층이 저항이 작은 함몰층의 서브 콜렉터 전극으로서 작용할 수 있도록 하기 위해, 다결정 규소층의 증착과 동시에(in-situ) 고농도로 불순물을 주입하거나, 그것이 증착된 후 이온 주입 방법에 의해 주입하여 n++형의 다결정 규소층을 형성한다.
이어, 리소그라피방법으로 서브 콜렉터 영역을 정의한 후, 감광막(도시되지 않음)을 도포하여 패턴을 형성하고, 감광막 패턴을 마스크로서 사용하여 다결정 규소층(46)을 식각한다.
그런 후, 상기 감광막 패턴을 제거하고, 제작을 한 후, 화학증착법에 의해 약 2000∼5000Å 정도의 두께로 제2의 절연막(47)을 증착한다.
상기 제2절연막(47)으로서는 규소산화막이 형성된다.
이어, 제4도의 (사)에 도시된 바와 같이, 제2절연막(47) 위에 매 우 두꺼베게, 바람직하게는 약 1∼3㎛ 정도의 두께로 다결정 규소층(48)을 형성한다.
이어, 화학적-기계적 연마법에 의해 다결정 규소층(48)의 표면을 연마하여 평탄 표면(또는, 거울면)(49)을 형성한다.
다음, 제4도의 (아)를 참조하여, 지지기판 역할을 할 다른 하나의 규소 기판(410)을 준비하여, 그 표면 위에 규소 산화막(411)을 형성한 후, 앞에서 설명된 바와 같은 완성된 소자기판(41)을 뒤집어 그것 위에 형성된 다결정 규소층(48)의 표면(49)과 지지기판(410) 위에 형성된 산화막(411)의 표면이 마주 대하도록 접합시킨다.
이어, 제4도의 (자)를 참조하여, 소자기판의 상부에 있는 규소층(41)의 대부분을 기계적 연마방법으로 갈아 낸 후, 화학적-기계적 연마법에 의해 절연막(44)을 연마지지층으로 사용하여 약간 남은 부분의 규소층(41)을 완전히 제거한다.
이로써, 선택적으로 성장된 에피층(43)의 표면이 노출된다. 이어, 제4도의 (차)를 참조하여, 세척을 한 후, 외인성의(extrinsic) 베이스를 형성하기 위해 기판의 전표면 위에 p+형의 다결정 규소층(413)을 형성한다.
상기 다결정 규소층(413)에는, 그것의 형성과 동시에 고농도로 불순물이 주입되거나, 그것이 형성된 후 이온 주입 방법에 의해 불순물이 주입된다.
그런 후, 화학증착법을 이용하여 규소 산화막(414)을 형성한다. 다음, 제4도의(카)를 참조하여, 리소그라피에 의해 베이스 영역을 정의함과 아울러 에미터가 형성될 활성영역을 정의하여 감광막(도시되지 않음)의 패턴을 형성한다.
이어, 상기 감광막의 패턴을 마스크로서 사용하는 비등방성 반응성 이온 식각에 의해 활성 영역으로서 정의된 부분의 산화막(414)과 다결정 규소층(413)을 순차로 식각한다.
그 후, 마스크로서 사용된 감광막 패턴을 제거한 후 제작한다. 이어, 활성영역(43) 위에 진성의(intrin-sic) 베이스층을 형성하기 이해 이온 주입법에 의해 활성영역으로 불순물들(415)을 주입하여 진성 베이스 영역(416)을 형성한다.
다음, 제4도의 (다)를 참조하여, 비등방성 반응성 이온 식각법에 의해 산화막(414)과 다결정 규소층(413)의 측벽(side wal1) 부분 위에만 에미터와 베이스를 상호 격리시키기 위한 측벽 절연막(417)을 형성한다. 상기 측벽 절연막(417)로서는 단일의 규소산화막이나, 규소산화막/규소질화막/규소산화막으로 이루어지는 3중 절연막이 사용될 수 있다. 제4도의 (하)를 참조하여, 세척과정을 거친 후, 에미터의 형성을 위해 n+형의 다결정 규소층(418)을 형성한다.
상기 다결정 규소층(418)에는, 그것의 형성과 동시에 고농도로 불순물이 주입되거나, 그것이 형성된 후 이온 주입 방법에 의해 불순물이 주입된다.
이어, 열처리(annealing)를 수행하는 것에 의해 불순물들을 활성화시켜 에미터와 베이스의 접합(junction)을 만들고, 동시에 불순물의 확산과정을 이용해서 진성의 베이스층(416)과 외인성의 베이스층(413) 간의 전기적인 연결을 위한 연결부(420)을 형성한다. 다음, 리소그라피방법으로 에미터 다결정 규소층(418)을 정의하고 식각한다.
이어, 제3의 절연막(419)을 형성한 후, 리소그라피방법으로 에미터와 콜렉터 및 베이스의 전극접촉부분(contact)들을 정의해 주고, 식각에 의해 각 전극접촉부분들을 형성하고 나서 금속층을 형성한다. 다음, 리소그라피방법으로 에미터와 콜렉터 및 베이스의 그 속전극들을 정의하고, 식각에 의해 각 금속전극들(421, 422, 423)을 형성한 후, 합금처리(alloying)를 수행하여 동종접합 규소 쌍극자 트랜지스터소자를 완성한다.
이상과 같은 방법으로 제조된 쌍극자 트랜지스터는 앞에서 제3도를 참조하여 설명된 바와 같은 효과를 얻을 수 있게 된다.
이제부터 제5도의 (가)와 (나)를 참조하면서 본 발명의 다른 실시예에 따른 쌍극자 트랜지스터의 제조방법에 대해 설명하겠다.
[실시예 2]
본 실시예에서는 SOl기판 위에 규소-저매늄(SiGe)층을 베이스층으로서 이용하여 이종접합 쌍극자 트랜지스터를 제조한다.
본 예에 따른 이종접합 쌍극자 트랜지스터의 제조방법은, 앞에서 설명된 동종접합 쌍극자 트랜지스터의 제조방법 중에서 제4도의 (가) 내지 (차)를 참조하여 설명된 공정들과 동일한 공정들을 포함하고, 또한 제4도의 (카)를 참조하여 설명된 공정 중에서 리소그라피에 의해 외인성의 베이스층(413)을 정의하면서 에미터가 형성될 활성영역도 정의해 주고, 비등방성 식각으로 규소산화막(414)과 다결정 규소층(413)을 식각하여 활성영역(43)의 상부 표면을 노출시키고, 감광막을 제거한 후, 세척하는 단계들도 포함한다.
그 후에 수행되는 공정들은 제5도의 (가)와 (나)에 나타내었다. 제4도의 (카)에서 세척이 수행된 후에는, 먼저, 제5도의 (가)를 참조하여 SiH2Cl2/GeH4/HCl/H2계 가스를 이용한 화학증착법에 의해 활성영역(43)의 노출된 상부표면 위에만 규소-저매늄 합금(SiGe al1oy)의 에피층(51)을 선택적으로 성장-시킨다. 이어, 규손산화막을 형성한 후 비등방성 반응성 이온식각법에 의해 측별 규소산화막(52)을 형성한다.
제5도의 (나)를 참조하여, 에미터용 다결정 규소층(53)을 형성하고 금속전극들(54, 55, 56)을 형성하는 제조공정들은 앞의 실시예에서 제4도의 (하)를 참조하여 설명된 바와 동일하게 수행된다.
이렇게 함으로써, 규소-저매늄(SiGe)층을 베이스층(51)으로 이용한 규소-저매늄 이종접합 SOI 쌍극자 트랜지스터(hetero junction bipolar transistor)의 형성이 완료된다.
이상과 같은 방법으로 제조된 쌍극자 트랜지스터는 앞에서 제3도를 참조하여 설명된 바와 같은 효과를 얻을 수 있게 된다.
이상에서는 두 가지의 실시예를 통하여 본 발명에 대해 상세히 설명하였으나 본 발명의 기술적 사상과 범위를 벗어남이 없이 본 발명의 다양한 변형들 및 다른 실시들이 있을 수도 있다는 것을 이 분야에 통상적인 지식을 가진 자는 쉽게 알 수 있을 것이다.
Claims (4)
- SOI(Silicon On Insulator)기판을 감는 동종접합 쌍극자 트랜지스터를 제조하는 방법에 있어서; 제 1의 규소 기판(41) 위에 산호막(42)을 형성하고, 소자의 활성영역이 될 부분을 정의하고, 비등방성 반응성 이온 식각을 수행하여 상기 활성영역으로 정의된 부분의 상기 산화막(42)을 제거하는 것에 의해 상기 규소 기판(41)의 상부 표면의 일부를 노출시키는 공정과; 선택적에 피성장법에 의해 상기 기판(41)의 상기 노출된 상부 표면 위에만 n-형의 에피층(43)을 성장시켜 소자활성영역을 형성하는 공정과; 상기 산화막(42)을 제거하고, 화학증착법에 의해 제1의 절연막(44)을 형성한 후, 감광막(45)을 도포하는 공정과; 상기 에피층(43)이 노출질 때까지 상기 감광막(45)과 상기 제1 절연막(44)을 순차로 평탄화시키고, 남아 있는 상기 감광막(45)을 제거한 후, 약 2000∼4000Å 정도의 두께로 n++형의 다결정 규소층(46)을 형성하는 공정과; 리소그라피방법에 의해 상기 다결정 규소층(46)을 식각하여 콜렉터 영역을 형성한 후, 화학증착법에 의해 약 2000∼4000Å 정도의 두께로 산화막(47)을 형성하는 공정과; 약 1∼3㎛ 정도의 두께로 다결정 규소층(48)을 형성하고, 상기 다결정 규소층( 48)의 표면을 연마하여 평탄 표면(49)을 형성하는 공정과; 적어도 하나의 표면 위에 산화막(411)이 형성된 제2의 규소기판(410)을 준비하고, 상기 제1기판(41)을 뒤집어 그것 위에 형성된 상기 다결정 규소층(48)의 상기 평탄 표면(49)과 상기 제2기판(410) 위에 형성된 상기 산화막(411)의 표면이 마주 대하도록 상기 두 기판을 상호 접합시키는 공정과; 상기 절연막(44)을 연마저지층으로서 사용하여 상기 제1기판(41)을 연마하여 상기 에피층(43)의 표면을 노출시키는 공정과; 외인성의 베이스를 형성하기 위해 기판의 전표면 위에 p+형의 다결정 규소층(413)을 형성하고, 그 위에 화학증착법에 의해 규소 산화막(414)을 형성하는 공정과; 리소그라피에 의해 외인성의 베이스 영역을 정의함과 아울러 에미터가 형성된 활성영역을 정의하고, 비등방성 반응성 이온식각에 의해 상기 활성영역으로서 정의된 부분이 상기 산화막(414)과 상기 다결정 규소층(413)을 순차로 식각한 후, 이온 주입법에 의해 상기 활성영역으로 불순물들(415)을 주입하여 진성의 베이스 영역(416)을 형성하고, 상기 산화막(414)과 상기 다결정 규소층으로 이루어지는 외인성의 베이스 영역(413)의 측벽 위에 에미터와 베이스를 상화 격리시키기 위한 측벽 절연막(417)을 형성하는 공정과; 에미터의 형성을 위에 n+형의 다결정 규소층(418)을 형성하고, 열처리에 의해 에미터와 베이스의 접합과, 상기 진성의 베이스 영역(416)과 상이 외인성의 베이스 영역(413) 간의 전기적인 연결을 위한 연결부(420)를 각각 형성한 후, 에미터의 형성을 위해 리소그라피방법으로 상기 다결정 규소층(418)을 정의하고 식각하는 공정과; 제3의 절연막(419)을 형성한 후, 리소그라피방법으로 에미터와 콜렉터 및 베이스의 전극접촉부분(contact)들을 정의해주고, 식각에 의해 각 전극접촉부분들을 형성하고 나서 금속층을 형성하는 공정과' 리소그라피방법으로 에미터와 콜렉터 및 베이스의 금속전극들을 정의하고, 상기 금속층을 식각하는 것에 의해 각 금속전극들(421, 422, 423)을 형성한 후, 합금처리를 수행하는 공정을 포함하는 것을 특징으로 하는 쌍극자 트랜지스터의 제조방법.
- 제1항에 있어서, 상기 n-형의 에피층(43)을 성장시키는 공정은 SiH2Cl2/HCl/H2계, SiH4/HCl/H2계, 또는 SiH6/HC1/H2계, 가스를 이용한 화학증착법에 의해 상기 제1기판(41)의 노출된 상부 표면 부분에만 선택적으로 상기 에피층(43)을 성장시키는 공정을 포함하는 것을 특징으로 하는 쌍극자 트랜지스터의 제조방법.
- 제2항에 있어서, 상기 n-형의 에피층(43)을 성장시키는 공정은 고온열처리에 의해 상기 산화막(42)과 상기 에피층(43) 사이의 계면에서 생긴 상기 에피층(43)의 결정결함을 제거하는 공정을 포함하는 것을 특징으로 하는 쌍극자 트랜지스터의 제조방법.
- SOI(Silicon On Insulator)기판을 갖는 이종접합 쌍극자 트랜지스터를 제조하는 방법에 있어서; 제1의 규소 기판(41) 위에 산화막(42)을 형성하고, 소자의 활성영역이 될 부분을 정의하고, 비등방성 반응성 이온 식각을 수행하여 상기 활성영역으로 정의된 부분의 상기 산화막(42)을 제거하는 것에 의해 상기 규소 기판(41)의 상부 표면의 일부를 노출시키는 공정과; 선택적 에피성장법에 의해 상기 기판(41)의 상기 노출된 상부 표면 위에만 n-형의 에피층(43)을 성장시켜 소자활성영역을 형성하는 공정과;상기 산화막(42)을 제거하고, 화학증착법에 의래 제1의 절연막(44)을 형성한 후, 감광막(45)을 도포하는 공정과; 상기 에피층(43)이 노출된 때까지 상기 감광막(45)과 상기 제1 절연막(44)을 순차로 평탄화시키고, 남아 있는 상기 감광막(45)을 제거한 후, 약 2000∼4000Å 정도의 두배로 n++의 다결정 규소층(46)을 형성하는 공정과; 리소그라피 방법에 의해 상기 다결정 규소층(46)을 식각하여 콜렉터영역을 형성한 후, 화학증착법에 의해 약 2000∼4000Å 정도의 두배로 산화막(47)을 형성하는 공정과; 약 1∼3㎛ 정도의 두배로 다결정 규소층(48)을 형성하고, 상기 다결정 규소층(48)의 표면을 연마하여 평탄 표면(49)을 형성하는 공정과; 적어도 하나의 표면 위에 산화막(411)이 형성된 제2의 규소 기판(410)을 준비하고, 상기 제1기판(41)을 뒤집어 그것 위에 형성된 상기 다결정 규소층(48)의 상기 평판 표면(49)과 상기 제2기판(410) 위에 형성된 상기 산화막(411)의 표면이 마주 대하도록 상기 두 기판을 상호 접합시키는 공정과; 상기 절연막(44)을 연마저지층으로서 사용하여 상기 제1 기판(41)을 연마하여 상기 에피층(43)의 표면을 노출시키는 공정과; 외인성의 베이스를 형성하기 위해 기판의 전표면 위에 p+형의 다결정 규소층(413)을 형성하고, 그 위에 화학증착법에 의해 규소 산화막(414)을 형성하는 공정과; 리소그라피에 의해 외인성의 베이스 영역을 정의함과 아울러 에미터가 형성된 활성영역을 정의하고, 비등방성 반응성 이온 식각에 의해 상기 활성영역으로서 정의된 부분의 상기 산화막(414)과 상기 다결정 규소층(413)을 순차로 식각하는 공정과; 화학증착법에 의해 상기 활성영역(43)의 노출된 상부표면 위에만 규소-저매늄 합금 에피층(51)을 선택적으로 성장시키는 공정과; 상기 산화막(414)과 상기 다결정 규소층(413)의 측별 위에 에미터와 베이스를 상호 격리시키기 위한 측벽 절연막(52)을 형성하는 공정과; 에미터의 형성을 위해 n+형의 다결정 규소층(57)을 형성하고, 열처리에 의해 에미터와 베이스의 접합을과, 상기 진성의 베이스 영역(416)과 상기 외인성의 베이스 영역(413) 간의 전기적인 연결을 위한 연결부(420)을 각각 형성한 후, 에미터의 형성을 위해 리소그라피방법으로 상기 다결정 규소층(53)을 정의하고 식각하는 공정과; 제3의 절연막(419)을 형성한 후, 리소그라피방법으로 에미터와 콜렉터 및 베이스의 전극접촉부분(contact)들을 정의해 주고, 식각에 의해 각 전극접촉부분들을 형성하고 나서 금속층을 형성하는 공정과; 리소그라피방법으로 에미터와 콜렉터 및 베이스의 금속전극들을 정의하고, 상기 금속층을 식각하는 것에의해 각 금속전극들(54, 55, 56)을 형성한 후, 합금처리를 수행하는 공정을 포함하는 것을 특징으로 하는 쌍극자 트랜지스터의 제조방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940010550A KR0128027B1 (ko) | 1994-05-14 | 1994-05-14 | 쌍극자 트랜지스터 장치의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019940010550A KR0128027B1 (ko) | 1994-05-14 | 1994-05-14 | 쌍극자 트랜지스터 장치의 제조방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR950034450A KR950034450A (ko) | 1995-12-28 |
| KR0128027B1 true KR0128027B1 (ko) | 1998-04-06 |
Family
ID=19383053
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019940010550A KR0128027B1 (ko) | 1994-05-14 | 1994-05-14 | 쌍극자 트랜지스터 장치의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR0128027B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| KR100543250B1 (ko) * | 2002-07-19 | 2006-01-20 | 호봉식 | 지중 케이블 절단장치 |
-
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- 1994-05-14 KR KR1019940010550A patent/KR0128027B1/ko not_active IP Right Cessation
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|---|---|
| KR950034450A (ko) | 1995-12-28 |
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