JPH07335663A - バーチカル・ヘテロ接合バイポーラ・トランジスタおよびその製造方法 - Google Patents
バーチカル・ヘテロ接合バイポーラ・トランジスタおよびその製造方法Info
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- JPH07335663A JPH07335663A JP7076056A JP7605695A JPH07335663A JP H07335663 A JPH07335663 A JP H07335663A JP 7076056 A JP7076056 A JP 7076056A JP 7605695 A JP7605695 A JP 7605695A JP H07335663 A JPH07335663 A JP H07335663A
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Abstract
(57)【要約】
【目的】 薄ＳＯＩ基板上のデバイス集積のためのＳｉ
Ｇｅ−ＨＢＴ構造を提供する。 【構成】 ＭＯＳのようなデバイス構造において、エミ
ッタ領域６およびベース領域５は垂直方向であり、コレ
クタ・コンタクト８は横方向である。これは、ＳｉＧｅ
ベースの集積を可能とし、デバイス容量を減少させ、ト
ランジスタは、ＳＯＩ ＢｉＣＭＯＳ技術により、完全
に空乏化されたＣＭＯＳと組み合わせることができる。
Ｇｅ−ＨＢＴ構造を提供する。 【構成】 ＭＯＳのようなデバイス構造において、エミ
ッタ領域６およびベース領域５は垂直方向であり、コレ
クタ・コンタクト８は横方向である。これは、ＳｉＧｅ
ベースの集積を可能とし、デバイス容量を減少させ、ト
ランジスタは、ＳＯＩ ＢｉＣＭＯＳ技術により、完全
に空乏化されたＣＭＯＳと組み合わせることができる。
Description
【０００１】
【産業上の利用分野】本発明は、一般に半導体構造に関
し、特にＳＯＩ（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａ
ｔｏｒ）基板上へのバイポーラまたはＢｉＣＭＯＳデバ
イスの製造に関する。
し、特にＳＯＩ（ｓｉｌｉｃｏｎ−ｏｎ−ｉｎｓｕｌａ
ｔｏｒ）基板上へのバイポーラまたはＢｉＣＭＯＳデバ
イスの製造に関する。
【０００２】
【従来の技術】シリコンへのデバイス集積の基本的な必
要条件は、デバイスの電気的分離である。可能な分離方
法に関係する抵抗および容量は、デバイス性能の犠牲を
できるだけ小さくするためには、最小に保持されなけれ
ばならない。
要条件は、デバイスの電気的分離である。可能な分離方
法に関係する抵抗および容量は、デバイス性能の犠牲を
できるだけ小さくするためには、最小に保持されなけれ
ばならない。
【０００３】これらの集積原理の見地から、ＳＯＩ膜が
十分に薄く、ソース／ドレイン接合がＳＯＩの埋め込み
酸化物に当接するならば、ＳＯＩ基板上へのデバイスの
製造は、（特にＣＭＯＳデバイスに対し）著しい利点を
与える。
十分に薄く、ソース／ドレイン接合がＳＯＩの埋め込み
酸化物に当接するならば、ＳＯＩ基板上へのデバイスの
製造は、（特にＣＭＯＳデバイスに対し）著しい利点を
与える。
【０００４】バイポーラ・トランジスタの従来の構造
は、対照的に、垂直電流と比較的厚いサブコレクタ・コ
ンタクトのために、非常に厚いＳＯＩ膜を必要とする。
ＳＯＩ膜の厚さに対するこれらの異なる要件は、ＳＯＩ
ＢｉＣＭＯＳ技術に必要とされるような、ＣＭＯＳと
バーチカル・バイポーラ・トランジスタの組み合わせ集
積を非常に困難にする。
は、対照的に、垂直電流と比較的厚いサブコレクタ・コ
ンタクトのために、非常に厚いＳＯＩ膜を必要とする。
ＳＯＩ膜の厚さに対するこれらの異なる要件は、ＳＯＩ
ＢｉＣＭＯＳ技術に必要とされるような、ＣＭＯＳと
バーチカル・バイポーラ・トランジスタの組み合わせ集
積を非常に困難にする。
【０００５】ＳＯＩ薄膜にバイポーラ・トランジスタを
製造する一つの方法は、ＣＭＯＳと類似したラテラル・
デバイスとしてトランジスタを構成することである。そ
のようなデバイスは、Ｇ．Ｓｈａｈｉｄｉらの論文「Ｔ
ｅｃｈｎ．Ｄｉｇｅｓｔ ＩＥＤＭ１９９１，ｐｐ．６
６３−６６６」およびＲ．Ｄｅｋｋｅｒらの論文「Ｔｅ
ｃｈｎ．Ｄｉｇｅｓｔ ＩＥＤＭ１９９３，ｐｐ．７５
−７８」に示されるように、近年明らかにされている。
ラテラル・バイポーラ・トランジスタ構造における薄い
ベース領域の形成は、困難な作業である。その理由は、
この種々のデバイスに対しては、約１５ＧＨｚのカット
オフ周波数が今日までに示されたにすぎないからであ
る。また、ラテラル・トランジスタにエピタキシャルＳ
ｉまたはＳｉＧｅベース（高いカットオフ周波数を与え
るであろう）を形成することは、非常に困難であり、こ
のような構造に対する結果は未だ公表されていない。ラ
テラル・ＳｉＧｅ−ＨＢＴの構造上のコンセプトは、
「ＩＢＭ Ｔｅｃｈｎ．Ｄｉｓｃｌ．Ｂｕｌｌｅｔｉ
ｎ，ｖｏｌ．３６，ｎｏ．４，１９９３，ｐ．１３９」
に、Ｂ．Ｄａｖａｒｉらによって公表されているが、そ
の実施には成功していない。
製造する一つの方法は、ＣＭＯＳと類似したラテラル・
デバイスとしてトランジスタを構成することである。そ
のようなデバイスは、Ｇ．Ｓｈａｈｉｄｉらの論文「Ｔ
ｅｃｈｎ．Ｄｉｇｅｓｔ ＩＥＤＭ１９９１，ｐｐ．６
６３−６６６」およびＲ．Ｄｅｋｋｅｒらの論文「Ｔｅ
ｃｈｎ．Ｄｉｇｅｓｔ ＩＥＤＭ１９９３，ｐｐ．７５
−７８」に示されるように、近年明らかにされている。
ラテラル・バイポーラ・トランジスタ構造における薄い
ベース領域の形成は、困難な作業である。その理由は、
この種々のデバイスに対しては、約１５ＧＨｚのカット
オフ周波数が今日までに示されたにすぎないからであ
る。また、ラテラル・トランジスタにエピタキシャルＳ
ｉまたはＳｉＧｅベース（高いカットオフ周波数を与え
るであろう）を形成することは、非常に困難であり、こ
のような構造に対する結果は未だ公表されていない。ラ
テラル・ＳｉＧｅ−ＨＢＴの構造上のコンセプトは、
「ＩＢＭ Ｔｅｃｈｎ．Ｄｉｓｃｌ．Ｂｕｌｌｅｔｉ
ｎ，ｖｏｌ．３６，ｎｏ．４，１９９３，ｐ．１３９」
に、Ｂ．Ｄａｖａｒｉらによって公表されているが、そ
の実施には成功していない。
【０００６】一般に、非常に高い固有の（ｉｎｔｒｉｎ
ｓｉｃ）デバイス速度は、好適にはエピタキシャル成長
されるＳｉＧｅベースを有するトランジスタのバーチカ
ル・エミッタ・ベース接合の形成を必要とすると言われ
ている。前述したところから、薄いＳＯＩ基板上に、バ
イポーラ・トランジスタを次のように形成するのが望ま
しい。すなわち、エミッタ・ベース接合をエピタキシャ
ル成長して、垂直方向に形成し、コレクタ・コンタクト
をサブコレクタなしに横方向に設け、デバイスがコレク
タ・コンタクトに対向した位置に１個のベース・コンタ
クトを有するようにする。バルク・シリコンに製造され
たこのような構造は、米国特許第４，７３８，６２４号
明細書に提案されている。そのデバイス構造に対するモ
チベーションは、集積バイポーラ・トランジスタを分離
するのに通常必要とされるトレンチ形成を不要にするこ
とにある。前述した基準のいくつかに合致する他のデバ
イス構造が、米国特許第５，０８７，５８０号明細書に
述べられている。その構造は、エピタキシャルＳｉまた
はＳｉＧｅベースを考慮せず、非自己整合（Ｎｏｎ−Ｓ
ｅｌｆ−Ａｌｉｇｎｅｄ）のノン・ウォールド（ｎｏｎ
−ｗａｌｌｅｄ）・エミッタを用いている。米国特許第
５，０８７，５８０号のバイポーラ・トランジスタは、
ＳＯＩ上にＣＭＯＳと共に良好に集積されているが、コ
レクタおよびベースのかなりのコンタクト抵抗によっ
て、トランジスタの性能が制限され、エピタキシャルＳ
ｉまたはＳｉＧｅベース領域は考慮されていない。しか
も、上記米国特許は、高性能デバイス動作に適したトラ
ンジスタの製造に関連した問題についての解決方法につ
いては述べていない。
ｓｉｃ）デバイス速度は、好適にはエピタキシャル成長
されるＳｉＧｅベースを有するトランジスタのバーチカ
ル・エミッタ・ベース接合の形成を必要とすると言われ
ている。前述したところから、薄いＳＯＩ基板上に、バ
イポーラ・トランジスタを次のように形成するのが望ま
しい。すなわち、エミッタ・ベース接合をエピタキシャ
ル成長して、垂直方向に形成し、コレクタ・コンタクト
をサブコレクタなしに横方向に設け、デバイスがコレク
タ・コンタクトに対向した位置に１個のベース・コンタ
クトを有するようにする。バルク・シリコンに製造され
たこのような構造は、米国特許第４，７３８，６２４号
明細書に提案されている。そのデバイス構造に対するモ
チベーションは、集積バイポーラ・トランジスタを分離
するのに通常必要とされるトレンチ形成を不要にするこ
とにある。前述した基準のいくつかに合致する他のデバ
イス構造が、米国特許第５，０８７，５８０号明細書に
述べられている。その構造は、エピタキシャルＳｉまた
はＳｉＧｅベースを考慮せず、非自己整合（Ｎｏｎ−Ｓ
ｅｌｆ−Ａｌｉｇｎｅｄ）のノン・ウォールド（ｎｏｎ
−ｗａｌｌｅｄ）・エミッタを用いている。米国特許第
５，０８７，５８０号のバイポーラ・トランジスタは、
ＳＯＩ上にＣＭＯＳと共に良好に集積されているが、コ
レクタおよびベースのかなりのコンタクト抵抗によっ
て、トランジスタの性能が制限され、エピタキシャルＳ
ｉまたはＳｉＧｅベース領域は考慮されていない。しか
も、上記米国特許は、高性能デバイス動作に適したトラ
ンジスタの製造に関連した問題についての解決方法につ
いては述べていない。
【０００７】
【発明が解決しようとする課題】従来技術についての前
述した説明および検討から、上述した種々の特質を組み
合わせるバイポーラ・トランジスタ構造を提供すること
が望まれることは明らかである。
述した説明および検討から、上述した種々の特質を組み
合わせるバイポーラ・トランジスタ構造を提供すること
が望まれることは明らかである。
【０００８】
【課題を解決するための手段】本発明は、ラテラル・コ
レクタ・コンタクトを有するバーチカル・ヘテロ接合バ
イポーラ・トランジスタを製造する方法を提供すること
によって、従来技術の前述した問題を解決する。本発明
の方法は、シリコン・オン・絶縁体（ＳＯＩ）基板を設
け、コレクタ層とエミッタ層との間にベース層を備えた
エピタキシャル層を、ＳＯＩ基板上に形成する。次に、
エピタキシャル層とＳＯＩ基板のシリコン層をＳＯＩ基
板の酸化層までエッチングして、デバイス領域を形成す
る。次に、デバイス領域のエッジに誘電体スペーサを形
成する。次に、全ＳＯＩ基板上に誘電体膜を備えるポリ
シリコン層を堆積し、誘電体膜とポリシリコン層の部分
をエッチングして、上部に誘電体を持ったポリシリコン
のストライプを形成し、デバイス領域のエッジを両側で
覆う。次に、ストライプの一方の側にエピタキシャル層
をエッチングおよびドーピングして、コレクタ・コンタ
クト・リンクを形成し、およびストライプの各々の側に
沿って誘電体側壁スペーサを形成し、ストライプの一方
の側のスペーサが、エピタキシャルおよびポリシリコン
層の一方の側に当接し、ストライプの他方の側のスペー
サが、ポリシリコン層に当接する。最後に、ポリシリコ
ン層から誘電体膜を除去して、ストライプの上面にエミ
ッタ・コンタクトを露出させ、およびストライプの他方
の側のシリコンおよびエピタキシャル層をドープして、
ベース・コンタクトを形成する。
レクタ・コンタクトを有するバーチカル・ヘテロ接合バ
イポーラ・トランジスタを製造する方法を提供すること
によって、従来技術の前述した問題を解決する。本発明
の方法は、シリコン・オン・絶縁体（ＳＯＩ）基板を設
け、コレクタ層とエミッタ層との間にベース層を備えた
エピタキシャル層を、ＳＯＩ基板上に形成する。次に、
エピタキシャル層とＳＯＩ基板のシリコン層をＳＯＩ基
板の酸化層までエッチングして、デバイス領域を形成す
る。次に、デバイス領域のエッジに誘電体スペーサを形
成する。次に、全ＳＯＩ基板上に誘電体膜を備えるポリ
シリコン層を堆積し、誘電体膜とポリシリコン層の部分
をエッチングして、上部に誘電体を持ったポリシリコン
のストライプを形成し、デバイス領域のエッジを両側で
覆う。次に、ストライプの一方の側にエピタキシャル層
をエッチングおよびドーピングして、コレクタ・コンタ
クト・リンクを形成し、およびストライプの各々の側に
沿って誘電体側壁スペーサを形成し、ストライプの一方
の側のスペーサが、エピタキシャルおよびポリシリコン
層の一方の側に当接し、ストライプの他方の側のスペー
サが、ポリシリコン層に当接する。最後に、ポリシリコ
ン層から誘電体膜を除去して、ストライプの上面にエミ
ッタ・コンタクトを露出させ、およびストライプの他方
の側のシリコンおよびエピタキシャル層をドープして、
ベース・コンタクトを形成する。
【０００９】
【実施例】本発明は、ＳＯＩ基板上に製造されたバイポ
ーラ・トランジスタ、特に薄いＳＯＩ上にＣＭＯＳデバ
イスと共に集積されたトランジスタに重大な利点を与え
る。デバイス構造は、バーチカル・エミッタ・ベース接
合と、ＳＯＩ基板の埋め込み酸化物に当接する、低ドー
プ・コレクタ領域へのラテラル・コレクタ・コンタクト
とを特徴としている。デバイスの好適な実施例は、サブ
コレクタを有していない。これは、トランジスタがＳＯ
Ｉ薄膜に集積できる主な理由である。バーチカル・エミ
ッタ・ベース接合は、薄いＳｉＧｅベース領域の容易な
形成を可能にする。このことは、トランジスタの固有の
速度をかなり増加させる利点を有する。ＳｉＧｅベース
の集積は、ＳＯＩ薄膜に集積できるラテラル・バイポー
ラ・デバイス構造において非常に困難である。また、分
離されたシリコン領域での単結晶ＳｉＧｅおよび他の部
分でのポリシリコンの同時堆積がより困難な作業であ
る、シリコン基板における従来の分離技術と比較して、
エピタキシャルＳｉＧｅ膜の全面堆積（ｂｌａｎｋｅｔ
ｄｅｐｏｓｉｔｉｏｎ）のみが、本発明において必要
である。
ーラ・トランジスタ、特に薄いＳＯＩ上にＣＭＯＳデバ
イスと共に集積されたトランジスタに重大な利点を与え
る。デバイス構造は、バーチカル・エミッタ・ベース接
合と、ＳＯＩ基板の埋め込み酸化物に当接する、低ドー
プ・コレクタ領域へのラテラル・コレクタ・コンタクト
とを特徴としている。デバイスの好適な実施例は、サブ
コレクタを有していない。これは、トランジスタがＳＯ
Ｉ薄膜に集積できる主な理由である。バーチカル・エミ
ッタ・ベース接合は、薄いＳｉＧｅベース領域の容易な
形成を可能にする。このことは、トランジスタの固有の
速度をかなり増加させる利点を有する。ＳｉＧｅベース
の集積は、ＳＯＩ薄膜に集積できるラテラル・バイポー
ラ・デバイス構造において非常に困難である。また、分
離されたシリコン領域での単結晶ＳｉＧｅおよび他の部
分でのポリシリコンの同時堆積がより困難な作業であ
る、シリコン基板における従来の分離技術と比較して、
エピタキシャルＳｉＧｅ膜の全面堆積（ｂｌａｎｋｅｔ
ｄｅｐｏｓｉｔｉｏｎ）のみが、本発明において必要
である。
【００１０】提案された方法を用いて製造されたバイポ
ーラ・トランジスタは、ベースおよびコレクタの拡散コ
ンタクトが、埋め込み酸化物に当接するので、著しく軽
減されたコレクタ・ベース容量（ＣCB）およびコレクタ
・基板容量（ＣCS）を有する。エミッタが、ＭＯＳ−Ｆ
ＥＴのゲートと同様に、すなわち、外側スペーサ側壁を
有して形成されるので、外因性（ｅｘｔｒｉｎｓｉｃ）
なベース抵抗は、活性デバイス領域に接近したベース・
コンタクトのシリサイド化によって最小化される。最小
ベース・コンタクト抵抗および容量ＣCBおよびＣCSは、
ＳｉＧｅベース領域と組み合わされて、非常に高い最大
振動周波数（ｆmax ）および非常に小さいゲート遅延を
達成することを可能にする。
ーラ・トランジスタは、ベースおよびコレクタの拡散コ
ンタクトが、埋め込み酸化物に当接するので、著しく軽
減されたコレクタ・ベース容量（ＣCB）およびコレクタ
・基板容量（ＣCS）を有する。エミッタが、ＭＯＳ−Ｆ
ＥＴのゲートと同様に、すなわち、外側スペーサ側壁を
有して形成されるので、外因性（ｅｘｔｒｉｎｓｉｃ）
なベース抵抗は、活性デバイス領域に接近したベース・
コンタクトのシリサイド化によって最小化される。最小
ベース・コンタクト抵抗および容量ＣCBおよびＣCSは、
ＳｉＧｅベース領域と組み合わされて、非常に高い最大
振動周波数（ｆmax ）および非常に小さいゲート遅延を
達成することを可能にする。
【００１１】本発明は、ＳＯＩ薄膜（０．０５〜０．２
μｍ）にＣＭＯＳとバイポーラ・トランジスタとを組み
合わせて製造する際に発生する問題をさらに解決する。
すなわち、従来のバイポーラ・デバイス構造において
は、同じＳＯＩウェーハ上にＣＭＯＳおよびバイポーラ
・デバイスを製造した後に得られるトポグラフィがメタ
ライゼーション処理を非常に困難なものにするので、厚
いＳＯＩ膜（約２μｍ）が必要とされる。
μｍ）にＣＭＯＳとバイポーラ・トランジスタとを組み
合わせて製造する際に発生する問題をさらに解決する。
すなわち、従来のバイポーラ・デバイス構造において
は、同じＳＯＩウェーハ上にＣＭＯＳおよびバイポーラ
・デバイスを製造した後に得られるトポグラフィがメタ
ライゼーション処理を非常に困難なものにするので、厚
いＳＯＩ膜（約２μｍ）が必要とされる。
【００１２】図１〜図８は、本発明デバイスおよびデバ
イスを製造する方法の好適な実施例の断面図および平面
図である。図１は、ＳｉＧｅベース領域を有するバイポ
ーラ・トランジスタ構造と、ｎＦＥＴデバイスと、ｐＦ
ＥＴデバイスとを含むＢｉＣＭＯＳの実施例の断面図で
ある。この構造は、ＳＯＩ基板ウェーハとその上に作ら
れたトランジスタとを有している。
イスを製造する方法の好適な実施例の断面図および平面
図である。図１は、ＳｉＧｅベース領域を有するバイポ
ーラ・トランジスタ構造と、ｎＦＥＴデバイスと、ｐＦ
ＥＴデバイスとを含むＢｉＣＭＯＳの実施例の断面図で
ある。この構造は、ＳＯＩ基板ウェーハとその上に作ら
れたトランジスタとを有している。
【００１３】ＳＯＩ基板は、シリコンキャリア基板１
と、埋め込み酸化物層２と、ｎ型層３，８，９かｐ型層
１４，１０，１０ＢにドープされたＳＯＩ膜とを含んで
いる。
と、埋め込み酸化物層２と、ｎ型層３，８，９かｐ型層
１４，１０，１０ＢにドープされたＳＯＩ膜とを含んで
いる。
【００１４】ｎｐｎバイポーラ・トランジスタ構造は、
ＳｉＧｅベース層５と、層３との組み合わせでコレクタ
領域を形成するｎ型シリコン層４と、ｎ型エミッタ層６
とを含んでいる。エミッタへのコンタクトは、ｎ+ ポリ
シリコン層７およびシリサイド層７Ａによって与えられ
る。コレクタ・コンタクトは、ＳＯＩ層８へのｎ+ 注入
層と、シリサイド・コンタクト８Ａと、自己整合ｎ型注
入層９からなる。ベースへのコンタクトは、ＳＯＩ膜１
０へのｐ+ 注入層と、シリサイド１０Ａと、オプショナ
ルな自己整合ｐ型注入層１０Ｂによって与えられる。最
適なｐ型注入層は、１０15ｃｍ-3のオーダーのドーピン
グ濃度を生じ、全バーチカルＳＯＩ面に広がる。従っ
て、ベース抵抗は、最小となるが、その領域からエミッ
タへのｐ型ドーパントの拡散は、避けられる。誘電体エ
ミッタ・スペーサ側壁１１は、エミッタをベースおよび
コレクタ・コンタクトから電気的に分離し、ベースおよ
びコレクタ・コンタクト注入を自己整合し、セルフアラ
イン・シリサイド・コンタクト（自己整合的に形成され
たシリサイド（ｓａｌｉｃｉｄｅ））を形成するために
用いられる。誘電体側壁スペーサ１２は、電気的分離を
与え、エミッタ・コンタクト７は、シリコンデバイス・
アイランドのエッジに当接して、反対側のエミッタ・コ
ンタクト１３に接続する（図３の平面図）。
ＳｉＧｅベース層５と、層３との組み合わせでコレクタ
領域を形成するｎ型シリコン層４と、ｎ型エミッタ層６
とを含んでいる。エミッタへのコンタクトは、ｎ+ ポリ
シリコン層７およびシリサイド層７Ａによって与えられ
る。コレクタ・コンタクトは、ＳＯＩ層８へのｎ+ 注入
層と、シリサイド・コンタクト８Ａと、自己整合ｎ型注
入層９からなる。ベースへのコンタクトは、ＳＯＩ膜１
０へのｐ+ 注入層と、シリサイド１０Ａと、オプショナ
ルな自己整合ｐ型注入層１０Ｂによって与えられる。最
適なｐ型注入層は、１０15ｃｍ-3のオーダーのドーピン
グ濃度を生じ、全バーチカルＳＯＩ面に広がる。従っ
て、ベース抵抗は、最小となるが、その領域からエミッ
タへのｐ型ドーパントの拡散は、避けられる。誘電体エ
ミッタ・スペーサ側壁１１は、エミッタをベースおよび
コレクタ・コンタクトから電気的に分離し、ベースおよ
びコレクタ・コンタクト注入を自己整合し、セルフアラ
イン・シリサイド・コンタクト（自己整合的に形成され
たシリサイド（ｓａｌｉｃｉｄｅ））を形成するために
用いられる。誘電体側壁スペーサ１２は、電気的分離を
与え、エミッタ・コンタクト７は、シリコンデバイス・
アイランドのエッジに当接して、反対側のエミッタ・コ
ンタクト１３に接続する（図３の平面図）。
【００１５】ｎＦＥＴは、ｐ型シリコン体１４と、ｎ+
ソース／ドレイン・コンタクト８および低ｎドープ・コ
ンタクト拡張部９と、ゲート酸化膜１６と、ｎ+ ポリシ
リコン・ゲート・コンタクト７と、誘電体外部スペーサ
側壁１１と、ゲート７Ａおよびソース／ドレイン８Ａへ
のシリサイド化されたコンタクト領域とを有している。
ソース／ドレイン・コンタクト８および低ｎドープ・コ
ンタクト拡張部９と、ゲート酸化膜１６と、ｎ+ ポリシ
リコン・ゲート・コンタクト７と、誘電体外部スペーサ
側壁１１と、ゲート７Ａおよびソース／ドレイン８Ａへ
のシリサイド化されたコンタクト領域とを有している。
【００１６】ｐＦＥＴは、ｎ型シリコン体３と、ｎ+ ソ
ース／ドレイン・コンタクト１０および低ドープ・コン
タクト・拡張部１０Ｂと、ゲート酸化膜１６と、ｐ+ ポ
リシリコン・ゲート・コンタクト１５と、誘電体外部ス
ペーサ側壁１１と、ゲート１５Ａおよびソース／ドレイ
ン１０Ａへのシリサイド化されたコンタクト領域とを有
している。
ース／ドレイン・コンタクト１０および低ドープ・コン
タクト・拡張部１０Ｂと、ゲート酸化膜１６と、ｐ+ ポ
リシリコン・ゲート・コンタクト１５と、誘電体外部ス
ペーサ側壁１１と、ゲート１５Ａおよびソース／ドレイ
ン１０Ａへのシリサイド化されたコンタクト領域とを有
している。
【００１７】上述したように、ｎｐｎトランジスタ、ｐ
ＦＥＴ、ｎＦＥＴは、非常に複雑な構造になっている
が、注入層と、ポリシリコン堆積層と、シリサイド・コ
ンタクトの最適の配分となっている。それゆえ、ＦＥＴ
は、別個のｎ型およびｐ型注入層を介して、ゲート・ポ
リシリコンおよびソース／ドレイン拡張部に、個々のポ
リシリコン仕事関数を有している。この複雑なプロセス
は、ＦＥＴのチャネル長が０．２μｍ以下であれば必要
とされる。より長いチャネル長に対しては、ＢｉＣＭＯ
Ｓ製造プロセスは、簡略化される。プロセスの最小の複
雑性は、単一の仕事関数で実現できる。すなわち、拡張
注入層９，１０Ｂを有さず、そして選択成長されたＳｉ
Ｇｅ膜を有して、ゲート・コンタクト７，１５は、同じ
注入物によってドープされる。この最小ＢｉＣＭＯＳ集
積プロセスのためのマスク数は、最初の金属レベルを含
んで、１１個のマスクである。２個の追加のマスクが、
他の各金属レベルに必要とされる。それは、この集積技
術では、４レベルのメタライゼーションを有するＢｉＣ
ＭＯＳプロセスが、１７個のマスクレベルのみ必要とす
ることを意味する。マスク数は、ＢｉＣＭＯＳ集積プロ
セスの複雑化したものに拡張すると３個増える。
ＦＥＴ、ｎＦＥＴは、非常に複雑な構造になっている
が、注入層と、ポリシリコン堆積層と、シリサイド・コ
ンタクトの最適の配分となっている。それゆえ、ＦＥＴ
は、別個のｎ型およびｐ型注入層を介して、ゲート・ポ
リシリコンおよびソース／ドレイン拡張部に、個々のポ
リシリコン仕事関数を有している。この複雑なプロセス
は、ＦＥＴのチャネル長が０．２μｍ以下であれば必要
とされる。より長いチャネル長に対しては、ＢｉＣＭＯ
Ｓ製造プロセスは、簡略化される。プロセスの最小の複
雑性は、単一の仕事関数で実現できる。すなわち、拡張
注入層９，１０Ｂを有さず、そして選択成長されたＳｉ
Ｇｅ膜を有して、ゲート・コンタクト７，１５は、同じ
注入物によってドープされる。この最小ＢｉＣＭＯＳ集
積プロセスのためのマスク数は、最初の金属レベルを含
んで、１１個のマスクである。２個の追加のマスクが、
他の各金属レベルに必要とされる。それは、この集積技
術では、４レベルのメタライゼーションを有するＢｉＣ
ＭＯＳプロセスが、１７個のマスクレベルのみ必要とす
ることを意味する。マスク数は、ＢｉＣＭＯＳ集積プロ
セスの複雑化したものに拡張すると３個増える。
【００１８】製造プロセスを、ｎｐｎバイポーラデバイ
ス構造について述べる。製造プロセスを、好適な実施例
であるｎｐｎトランジスタについて述べるが、本発明の
趣旨を逸脱することなく、構造をｐｎｐデバイスとして
形成することができることを、当事者は理解できるであ
ろう。以下に説明される寸法と不純物濃度の範囲は、好
適な値であり、最適なデバイス性能を与えると思われ
る。
ス構造について述べる。製造プロセスを、好適な実施例
であるｎｐｎトランジスタについて述べるが、本発明の
趣旨を逸脱することなく、構造をｐｎｐデバイスとして
形成することができることを、当事者は理解できるであ
ろう。以下に説明される寸法と不純物濃度の範囲は、好
適な値であり、最適なデバイス性能を与えると思われ
る。
【００１９】完成したｎｐｎトランジスタの断面図およ
び平面図は、図２および図３に示されており、工程図
は、図４〜図８に模式的に示されている。図４において
開始基板は、好ましくは数１００μｍの厚さのシリコン
・キャリア基板１と、０．０５〜１．０μｍの埋め込み
酸化物層２と、０．０５〜０．２μｍのシリコン薄膜３
からなるＳＯＩウェーハである。シリコン薄膜は、コレ
クタ領域の部分であり、好ましくは、５×１０16ｃｍ-3
〜２×１０17ｃｍ-3の範囲のｎ型ドーピングレベルを有
する。
び平面図は、図２および図３に示されており、工程図
は、図４〜図８に模式的に示されている。図４において
開始基板は、好ましくは数１００μｍの厚さのシリコン
・キャリア基板１と、０．０５〜１．０μｍの埋め込み
酸化物層２と、０．０５〜０．２μｍのシリコン薄膜３
からなるＳＯＩウェーハである。シリコン薄膜は、コレ
クタ領域の部分であり、好ましくは、５×１０16ｃｍ-3
〜２×１０17ｃｍ-3の範囲のｎ型ドーピングレベルを有
する。
【００２０】次に、層４，５，６からなるエピタキシャ
ル膜が、ＳＯＩウェーハのシリコン面３上に低温度で成
長される。エピタキシャル膜の全面堆積（ｂｌａｎｋｅ
ｔｄｅｐｏｓｉｔｉｏｎ）は、ウェーハ表面をデバイス
・シリコン領域およびフィールド酸化物領域に分離させ
るリセスされた酸化物またはトレンチ形成によるデバイ
ス分離に比較して、成長前の表面調製をかなり簡単にす
る。フィールド酸化物領域に関して、ウェーハは、ＨＦ
ディップおよびウォータ・リンス（ｗａｔｅｒ ｒｉｎ
ｓｅ）の後に疎水性を獲得しない。これは、成長前に高
温の水素中でウェーハがプリベークを受けるか、ウォー
タ・リンスが省略され、残留ＨＦがウェーハをブローオ
フ（ｂｌｏｗ−ｏｆｆ）するかのどちらかを必要とする
であろう。高温プリベークについての潜在的問題は、シ
リコン領域に隣接した酸化物境界がエッチングされるこ
とであるが、上述したブローオフ技術は、十分に工業化
できるものではない。
ル膜が、ＳＯＩウェーハのシリコン面３上に低温度で成
長される。エピタキシャル膜の全面堆積（ｂｌａｎｋｅ
ｔｄｅｐｏｓｉｔｉｏｎ）は、ウェーハ表面をデバイス
・シリコン領域およびフィールド酸化物領域に分離させ
るリセスされた酸化物またはトレンチ形成によるデバイ
ス分離に比較して、成長前の表面調製をかなり簡単にす
る。フィールド酸化物領域に関して、ウェーハは、ＨＦ
ディップおよびウォータ・リンス（ｗａｔｅｒ ｒｉｎ
ｓｅ）の後に疎水性を獲得しない。これは、成長前に高
温の水素中でウェーハがプリベークを受けるか、ウォー
タ・リンスが省略され、残留ＨＦがウェーハをブローオ
フ（ｂｌｏｗ−ｏｆｆ）するかのどちらかを必要とする
であろう。高温プリベークについての潜在的問題は、シ
リコン領域に隣接した酸化物境界がエッチングされるこ
とであるが、上述したブローオフ技術は、十分に工業化
できるものではない。
【００２１】エピタキシャル膜は、２つのｎ型層の間に
埋め込まれたｐ型ＳｉＧｅベース層よりなるサンドイッ
チ構造である。一方のｎ型層はコレクタ領域４の部分で
あり、他方のｎ型層は、後に述べる高ドープ・ポリシリ
コン・エミッタ・コンタクトとベース領域との間の低ド
ープエミッタ領域または真性シリコン・スペーサ６の部
分である。
埋め込まれたｐ型ＳｉＧｅベース層よりなるサンドイッ
チ構造である。一方のｎ型層はコレクタ領域４の部分で
あり、他方のｎ型層は、後に述べる高ドープ・ポリシリ
コン・エミッタ・コンタクトとベース領域との間の低ド
ープエミッタ領域または真性シリコン・スペーサ６の部
分である。
【００２２】層４は、コレクタ領域の部分であり、好ま
しくは、約５×１０16ｃｍ-3〜２×１０17ｃｍ-3のｎ型
ドーピングレベルを有する。厚さとドーピングレベル
は、ＨＢＴの２つの一般的なタイプの間で選択されたＳ
ｉＧｅ−ＨＢＴ（ヘテロ接合バイポーラ・トランジス
タ）構成に基づき、特定の応用に優先的に基づく。１つ
の選択タイプは、約２０〜４０ｎｍの厚さを有するベー
ス５における一定のＧｅ割合い（２０〜３０％）を考慮
する。この場合、層６は、約１０18ｃｍ-3でｎ型ドープ
され、電気的に活性なエミッタとして作用する。この層
６の厚さは、５０〜１００ｎｍである。他のタイプのＳ
ｉＧｅベース・トランジスタでは、Ｇｅ含有量は、エミ
ッタからコレクタへ（層６から層４へ）徐々に変化し、
ピークＧｅ含有量は、５〜１５％であり、ｐ型ベース５
の厚さは、一般に４０〜８０ｎｍである。この場合、層
６は、３０〜６０ｎｍの厚さである。デバイスの両方の
タイプに対して、ｐ型層は、最終アニーリング後でさえ
もＧｅプロファイル内に維持されるように配置される。
しくは、約５×１０16ｃｍ-3〜２×１０17ｃｍ-3のｎ型
ドーピングレベルを有する。厚さとドーピングレベル
は、ＨＢＴの２つの一般的なタイプの間で選択されたＳ
ｉＧｅ−ＨＢＴ（ヘテロ接合バイポーラ・トランジス
タ）構成に基づき、特定の応用に優先的に基づく。１つ
の選択タイプは、約２０〜４０ｎｍの厚さを有するベー
ス５における一定のＧｅ割合い（２０〜３０％）を考慮
する。この場合、層６は、約１０18ｃｍ-3でｎ型ドープ
され、電気的に活性なエミッタとして作用する。この層
６の厚さは、５０〜１００ｎｍである。他のタイプのＳ
ｉＧｅベース・トランジスタでは、Ｇｅ含有量は、エミ
ッタからコレクタへ（層６から層４へ）徐々に変化し、
ピークＧｅ含有量は、５〜１５％であり、ｐ型ベース５
の厚さは、一般に４０〜８０ｎｍである。この場合、層
６は、３０〜６０ｎｍの厚さである。デバイスの両方の
タイプに対して、ｐ型層は、最終アニーリング後でさえ
もＧｅプロファイル内に維持されるように配置される。
【００２３】エピタキシャル膜堆積後に、デバイス領域
は、リソグラフィとエッチング処理によって（好ましく
は反応性イオンエッチング（ＲＩＥ）によって）画成さ
れ、側壁スペーサ１２は、誘電体膜（好ましくは酸化物
または窒化物）の堆積およびＲＩＥによって形成され
る。
は、リソグラフィとエッチング処理によって（好ましく
は反応性イオンエッチング（ＲＩＥ）によって）画成さ
れ、側壁スペーサ１２は、誘電体膜（好ましくは酸化物
または窒化物）の堆積およびＲＩＥによって形成され
る。
【００２４】次に、図５を参照すれば、上部に誘電体７
Ｂを有するポリシリコン７の狭いストライプが、リソグ
ラフィとＲＩＥ処理の使用により、長辺においてデバイ
ス・ペデスタル（ｄｅｖｉｃｅ ｐｅｄｅｓｔａｌ）内
に形成され、短辺においてペデスタル境界を越えて拡張
する（図３の平面図参照）。ポリシリコン層７は、１５
０〜３００ｎｍの厚さが好ましく、高ドーズの砒素また
は燐の注入によってｎ型として堆積され、ドープされ
る。好ましくは５０〜２００ｎｍの厚さを有する誘電体
膜７Ｂは、上部に堆積される。ＲＩＥは、好ましくは５
０ｎｍ以下の層６へのオーバーエッチングを生じる。ス
ペーサ側壁１２が、図５に示されない外側面上にポリシ
リコンの追加層を有することに注意すべきである。
Ｂを有するポリシリコン７の狭いストライプが、リソグ
ラフィとＲＩＥ処理の使用により、長辺においてデバイ
ス・ペデスタル（ｄｅｖｉｃｅ ｐｅｄｅｓｔａｌ）内
に形成され、短辺においてペデスタル境界を越えて拡張
する（図３の平面図参照）。ポリシリコン層７は、１５
０〜３００ｎｍの厚さが好ましく、高ドーズの砒素また
は燐の注入によってｎ型として堆積され、ドープされ
る。好ましくは５０〜２００ｎｍの厚さを有する誘電体
膜７Ｂは、上部に堆積される。ＲＩＥは、好ましくは５
０ｎｍ以下の層６へのオーバーエッチングを生じる。ス
ペーサ側壁１２が、図５に示されない外側面上にポリシ
リコンの追加層を有することに注意すべきである。
【００２５】製造プロセスの次の段階では、コレクタ・
コンタクト領域９が画成される。この処理ステップは、
ほとんど自己整合されている。リソグラフィ・マスク
は、エミッタ・ストライプ（図６の７，７Ｂ）上に配置
された１つのエッジでコレクタ領域を露光するために配
置される。次に、誘電体に対し選択的であるＲＩＥ処理
を用いて、エピタキシャル膜をＳｉＧｅベース層５下の
深さまでリセスする。誘電体に対する選択によって、層
７Ｂは、下層ポリシリコンをシリコン・リセス・エッチ
ングから保護し、このエッチングをエミッタ・ストライ
プ・エッジに整合させる。同じ構造が、埋め込み酸化物
上の残されたシリコン膜を１０18〜１０19ｃｍ-3のレベ
ルまでドープする砒素または燐のコレクタ・リンク注入
層９を自己整合するのに同様に作用する。上述したよう
に、オプショナルなボロン注入層１０Ｂを、エミッタ・
ストライプ上に整合させた１つのエッジを有する他のマ
スクを用いることによって、エミッタ・ストライプの反
対側に配置できる。好ましいドーピングレベルは、約１
０19ｃｍ-3である。
コンタクト領域９が画成される。この処理ステップは、
ほとんど自己整合されている。リソグラフィ・マスク
は、エミッタ・ストライプ（図６の７，７Ｂ）上に配置
された１つのエッジでコレクタ領域を露光するために配
置される。次に、誘電体に対し選択的であるＲＩＥ処理
を用いて、エピタキシャル膜をＳｉＧｅベース層５下の
深さまでリセスする。誘電体に対する選択によって、層
７Ｂは、下層ポリシリコンをシリコン・リセス・エッチ
ングから保護し、このエッチングをエミッタ・ストライ
プ・エッジに整合させる。同じ構造が、埋め込み酸化物
上の残されたシリコン膜を１０18〜１０19ｃｍ-3のレベ
ルまでドープする砒素または燐のコレクタ・リンク注入
層９を自己整合するのに同様に作用する。上述したよう
に、オプショナルなボロン注入層１０Ｂを、エミッタ・
ストライプ上に整合させた１つのエッジを有する他のマ
スクを用いることによって、エミッタ・ストライプの反
対側に配置できる。好ましいドーピングレベルは、約１
０19ｃｍ-3である。
【００２６】次に、図７に示すように、誘電体側壁スペ
ーサ１１が、露出したｐ−ＳｉＧｅベース／ｎ−Ｓｉコ
レクタ接合をパシベートし、コレクタおよびベース・コ
ンタクトのためのスペーサとして働くために、形成され
る。ＳｉＧｅ／Ｓｉ接合のパッシベーションは、酸化物
／ＳｉＧｅ界面が低品質になる傾向があるので、側壁の
単なる酸化では実現できない。それゆえ、パッシベーシ
ョンは、高品質酸化物の堆積により、またはイオンビー
ム酸化により、または酸化物形成に対してＳｉＧｅ層か
らシリコンを消費しない他の適切な技術によって好適に
行われる。パッシベーション膜は、好適には非常に薄い
ので、スペーサ形成のためには、他の誘電体膜の堆積が
必要とされる。これらの膜堆積は、また、図７に示され
ないスペーサ１２の形状と組成に影響を与えることに注
意すべきである。スペーサ１１については、ウォールド
（ｗａｌｌｅｄ）・エミッタ構造が形成される。これ
は、１次元電流を維持し、狭エミッタ効果を抑制する利
点を有する。
ーサ１１が、露出したｐ−ＳｉＧｅベース／ｎ−Ｓｉコ
レクタ接合をパシベートし、コレクタおよびベース・コ
ンタクトのためのスペーサとして働くために、形成され
る。ＳｉＧｅ／Ｓｉ接合のパッシベーションは、酸化物
／ＳｉＧｅ界面が低品質になる傾向があるので、側壁の
単なる酸化では実現できない。それゆえ、パッシベーシ
ョンは、高品質酸化物の堆積により、またはイオンビー
ム酸化により、または酸化物形成に対してＳｉＧｅ層か
らシリコンを消費しない他の適切な技術によって好適に
行われる。パッシベーション膜は、好適には非常に薄い
ので、スペーサ形成のためには、他の誘電体膜の堆積が
必要とされる。これらの膜堆積は、また、図７に示され
ないスペーサ１２の形状と組成に影響を与えることに注
意すべきである。スペーサ１１については、ウォールド
（ｗａｌｌｅｄ）・エミッタ構造が形成される。これ
は、１次元電流を維持し、狭エミッタ効果を抑制する利
点を有する。
【００２７】スペーサ形成後に、２つの連続するリソグ
ラフィ・マスキング処理、および一方の側に砒素または
燐の注入および他方の側にボロンの注入が、コレクタ・
コンタクト８およびベース・コンタクト１０をそれぞれ
形成するために用いられる。これらの領域におけるドー
ピング・レベルは、１０19〜１０20ｃｍ-3のオーダーで
ある。誘電体スペーサ１１は、層７Ｂとは異なった種類
であるので（好ましくは酸化物対窒化物または窒化物対
酸化物）、側壁スペーサ形成およびコンタクト注入後
に、層７Ｂは、スペーサ１１の誘電体への選択性によっ
てウェットまたはドライエッチングによって除去され
る。処理のこの段階における模式的構造は、図７に表さ
れている。
ラフィ・マスキング処理、および一方の側に砒素または
燐の注入および他方の側にボロンの注入が、コレクタ・
コンタクト８およびベース・コンタクト１０をそれぞれ
形成するために用いられる。これらの領域におけるドー
ピング・レベルは、１０19〜１０20ｃｍ-3のオーダーで
ある。誘電体スペーサ１１は、層７Ｂとは異なった種類
であるので（好ましくは酸化物対窒化物または窒化物対
酸化物）、側壁スペーサ形成およびコンタクト注入後
に、層７Ｂは、スペーサ１１の誘電体への選択性によっ
てウェットまたはドライエッチングによって除去され
る。処理のこの段階における模式的構造は、図７に表さ
れている。
【００２８】図８は、選択的シリサイド処理（ｓａｌｉ
ｃｉｄｅ）を用いることによる、エミッタ、ベースおよ
びコレクタ上のシリサイド・コンタクト７Ａ，１０Ａ，
８Ａの形成後の構造を示している。次に、デバイス製造
は、誘電体膜の堆積、オプションである平坦化処理、コ
ンタクトホールのリソグラフィ画成およびＲＩＥ、およ
び１または数レベルのメタライゼーションの付加が続
く。その後の処理要素のために必要とされる処理ステッ
プは、この分野ではよく知られているので、詳細に説明
しない。
ｃｉｄｅ）を用いることによる、エミッタ、ベースおよ
びコレクタ上のシリサイド・コンタクト７Ａ，１０Ａ，
８Ａの形成後の構造を示している。次に、デバイス製造
は、誘電体膜の堆積、オプションである平坦化処理、コ
ンタクトホールのリソグラフィ画成およびＲＩＥ、およ
び１または数レベルのメタライゼーションの付加が続
く。その後の処理要素のために必要とされる処理ステッ
プは、この分野ではよく知られているので、詳細に説明
しない。
【００２９】ＳｉＧｅ−ＨＢＴの製造にとって、ＳｉＧ
ｅベース層５の堆積後の熱処理サイクルは、十分に短く
なければならないことに注意すべきである。これは、シ
リコンよりも小さいバンドギャップを有しており、それ
ゆえ“歪んでいる”歪んだＳｉＧｅ膜の安定性に悪影響
を与えないようにするためである。ｐ型シリコン・デバ
イス・ベース領域をエピタキシャル成長できるか、また
は注入できるホモ接合デバイスでＳｉＧｅ−ＨＢＴを置
き換えることは可能である。ホモ接合トランジスタは、
スペーサ１１，１２による側壁パッシベーションを、容
易にそしてより普通にするが、性能を低下させる。
ｅベース層５の堆積後の熱処理サイクルは、十分に短く
なければならないことに注意すべきである。これは、シ
リコンよりも小さいバンドギャップを有しており、それ
ゆえ“歪んでいる”歪んだＳｉＧｅ膜の安定性に悪影響
を与えないようにするためである。ｐ型シリコン・デバ
イス・ベース領域をエピタキシャル成長できるか、また
は注入できるホモ接合デバイスでＳｉＧｅ−ＨＢＴを置
き換えることは可能である。ホモ接合トランジスタは、
スペーサ１１，１２による側壁パッシベーションを、容
易にそしてより普通にするが、性能を低下させる。
【００３０】次に、図１に示したＢｉＣＭＯＳ技術に対
する前述の説明の拡張について述べる。ｎＦＥＴおよび
ｐＦＥＴが形成される領域は、Ｓｉ／ＳｉＧｅエピタキ
シャル処理の間、バイポーラ・デバイス位置上だけが開
かれた誘電体マスクによって保護されねばならない。こ
れは、追加のリソグラフィ・マスクを必要とする。Ｓｉ
／ＳｉＧｅエピタキシャル膜は、選択的に成長される
か、または、共堆積された（ｃｏ−ｄｅｐｏｓｉｔｅ）
ポリシリコンは、他のマスクおよびＲＩＥ処理を用いる
ことによって、ＦＥＴ位置上の酸化物から除去される。
次に、バイポーラ位置でエピタキシャル層６の上部にも
成長する、ＦＥＴのゲート酸化物は、ポリシリコン堆積
の前にバイポーラ・デバイスから除去される必要があ
る。これは、バイポーラのみの処理と比較してもう１つ
の追加のマスクを必要とする。複合ＢｉＣＭＯＳについ
ては、２つのブロックアウト・マスクが、ｎＦＥＴとｎ
ｐｎトランジスタのポリシリコンをｎ型にドープし、ｐ
ＦＥＴのポリシリコンをｐ型にドープするために用いら
れる。ＢｉＣＭＯＳ処理をより簡単にしたものにおいて
は、これらの２つのマスクを省略し、ポリシリコン膜に
１つの共通のｎ+ 注入を用いて、ｐＦＥＴおよびｎＦＥ
Ｔに同じ仕事関数を与え、およびｎｐｎエミッタをドー
プすることができる。ポリシリコン・ゲートがパターン
化された後に残っているゲート酸化物は、ｎｐｎ位置で
のコレクタ・コンタクト・エッチングの間に、ＦＥＴソ
ース／ドレイン領域を保護する働きをする。ｎｐｎデバ
イス製造に必要とされる全ての他の特徴は、ＦＥＴと共
有できる。
する前述の説明の拡張について述べる。ｎＦＥＴおよび
ｐＦＥＴが形成される領域は、Ｓｉ／ＳｉＧｅエピタキ
シャル処理の間、バイポーラ・デバイス位置上だけが開
かれた誘電体マスクによって保護されねばならない。こ
れは、追加のリソグラフィ・マスクを必要とする。Ｓｉ
／ＳｉＧｅエピタキシャル膜は、選択的に成長される
か、または、共堆積された（ｃｏ−ｄｅｐｏｓｉｔｅ）
ポリシリコンは、他のマスクおよびＲＩＥ処理を用いる
ことによって、ＦＥＴ位置上の酸化物から除去される。
次に、バイポーラ位置でエピタキシャル層６の上部にも
成長する、ＦＥＴのゲート酸化物は、ポリシリコン堆積
の前にバイポーラ・デバイスから除去される必要があ
る。これは、バイポーラのみの処理と比較してもう１つ
の追加のマスクを必要とする。複合ＢｉＣＭＯＳについ
ては、２つのブロックアウト・マスクが、ｎＦＥＴとｎ
ｐｎトランジスタのポリシリコンをｎ型にドープし、ｐ
ＦＥＴのポリシリコンをｐ型にドープするために用いら
れる。ＢｉＣＭＯＳ処理をより簡単にしたものにおいて
は、これらの２つのマスクを省略し、ポリシリコン膜に
１つの共通のｎ+ 注入を用いて、ｐＦＥＴおよびｎＦＥ
Ｔに同じ仕事関数を与え、およびｎｐｎエミッタをドー
プすることができる。ポリシリコン・ゲートがパターン
化された後に残っているゲート酸化物は、ｎｐｎ位置で
のコレクタ・コンタクト・エッチングの間に、ＦＥＴソ
ース／ドレイン領域を保護する働きをする。ｎｐｎデバ
イス製造に必要とされる全ての他の特徴は、ＦＥＴと共
有できる。
【００３１】構造的コンセプトが、ｎｐｎおよびｐｎｐ
デバイスに適応されるので、ＢｉＣＭＯＳ集積は、追加
のリソグラフィ・マスク・レベルを犠牲にして、コンプ
リメンタリＢｉＣＭＯＳ処理（Ｃ−ＢｉＣＭＯＳ）にも
拡張できる。
デバイスに適応されるので、ＢｉＣＭＯＳ集積は、追加
のリソグラフィ・マスク・レベルを犠牲にして、コンプ
リメンタリＢｉＣＭＯＳ処理（Ｃ−ＢｉＣＭＯＳ）にも
拡張できる。
【００３２】まとめとして、本発明の構成に関して以下
の事項を開示する。 （１）ラテラル・コレクタ・コンタクトを有するバーチ
カル・ヘテロ接合バイポーラ・トランジスタの製造方法
において、シリコン・オン・絶縁体（ＳＯＩ）基板を設
け、コレクタ層とエミッタ層との間にベース層を備えた
エピタキシャル層を、ＳＯＩ基板上に形成し、エピタキ
シャル層とＳＯＩ基板のシリコン層をＳＯＩ基板の酸化
層までエッチングして、デバイス領域を形成し、デバイ
ス領域のエッジに誘電体スペーサを形成し、全ＳＯＩ基
板上に誘電体膜を備えるポリシリコン層を堆積し、誘電
体膜とポリシリコン層の部分をエッチングして、上部に
誘電体を持ったポリシリコンのストライプを形成し、デ
バイス領域のエッジを両側で覆い、ストライプの一方の
側にエピタキシャル層をエッチングおよびドーピングし
て、コレクタ・コンタクト・リンクを形成し、ストライ
プの各々の側に沿って誘電体側壁スペーサを形成し、ス
トライプの一方の側のスペーサが、エピタキシャルおよ
びポリシリコン層の一方の側に当接し、ストライプの他
方の側のスペーサが、ポリシリコン層に当接し、ストラ
イプの一方の側のシリコンおよびエピタキシャル層をド
ーピングして、コレクタ・コンタクトを形成し、ストラ
イプの他方の側のシリコンおよびエピタキシャル層をド
ーピングして、ベース・コンタクトを形成し、ポリシリ
コン層から誘電体膜を除去して、ストライプの上面にエ
ミッタ・コンタクトを露出させる、ことを特徴とするバ
ーチカル・ヘテロ接合バイポーラ・トランジスタの製造
方法。 （２）シリサイド・コンタクトに金属コンタクトを作る
ことを特徴とする上記（１）に記載のバーチカル・ヘテ
ロ接合バイポーラ・トランジスタの製造方法。 （３）シリサイド・コンタクトを形成する前に、コレク
タ・コンタクトをドーピングすることを特徴とする上記
（１）に記載のバーチカル・ヘテロ接合バイポーラ・ト
ランジスタの製造方法。 （４）ＳＯＩ基板が、約５×１０16ｃｍ-3〜２×１０17
ｃｍ-3のｎ型ドーピングを有する上部シリコン膜を備え
ることを特徴とする上記（１）に記載のバーチカル・ヘ
テロ接合バイポーラ・トランジスタの製造方法。 （５）ベース層がｐ型ＳｉＧｅ層であることを特徴とす
る上記（１）に記載のバーチカル・ヘテロ接合バイポー
ラ・トランジスタの製造方法。 （６）コレクタ層がｎ型シリコン層であることを特徴と
する上記（１）に記載のバーチカル・ヘテロ接合バイポ
ーラ・トランジスタの製造方法。 （７）エミッタ層がｎ型シリコン層であることを特徴と
する上記（１）に記載のバーチカル・ヘテロ接合バイポ
ーラ・トランジスタの製造方法。 （８）エミッタ、ベースおよびコレクタ・コンタクト上
にシリサイド・コンタクトを形成することを特徴とする
上記（１）に記載のバーチカル・ヘテロ接合バイポーラ
・トランジスタの製造方法。 （９）約１０18ｃｍ-3〜１０19ｃｍ-3のレベルに砒素ま
たは燐でコレクタ・コンタクトを注入ドーピングするこ
とによってコレクタ・リンクを形成することを特徴とす
る上記（１）に記載のバーチカル・ヘテロ接合バイポー
ラ・トランジスタの製造方法。 （１０）約１０19ｃｍ-3のレベルにボロンでベース・コ
ンタクトを注入ドーピングすることによってエミッタ・
リンクを形成することを特徴とする上記（９）に記載の
バーチカル・ヘテロ接合バイポーラ・トランジスタの製
造方法。 （１１）ストライプの両側と、コレクタおよびベース・
コンタクトの上面の一部分とをイオンビーム酸化するこ
とにより、誘電体側壁スペーサを形成することを特徴と
する上記（９）に記載のバーチカル・ヘテロ接合バイポ
ーラ・トランジスタの製造方法。 （１２）上記（１）に記載の方法にしたがって製造され
たことを特徴とするバーチカル・ヘテロ接合バイポーラ
・トランジスタ。 （１３）シリコン・オン・絶縁体基板と、基板上のコレ
クタ層と、絶縁体上のベース層と、ベース層上のエミッ
タ層と、エミッタ層に自己整合され、コレクタ層から横
方向に広がるコレクタ・コンタクトと、エミッタ層に自
己整合され、ベース層から横方向に広がるベース・コン
タクトと、エミッタ層上に形成されたエミッタ・コンタ
クトと、を備えることを特徴とするバーチカル・ヘテロ
接合バイポーラ・トランジスタ。 （１４）コレクタ・コンタクトとコレクタ層を連結する
コレクタ・リンクをさらに備えることを特徴とする上記
（１３）に記載のバーチカル・ヘテロ接合バイポーラ・
トランジスタ。 （１５）ベース層とベース・コンタクトを連結するベー
ス・リンクをさらに備えることを特徴とする上記（１
３）に記載のバーチカル・ヘテロ接合バイポーラ・トラ
ンジスタ。 （１６）ベースがＳｉＧｅであることを特徴とする上記
（１３）に記載のバーチカル・ヘテロ接合バイポーラ・
トランジスタ。
の事項を開示する。 （１）ラテラル・コレクタ・コンタクトを有するバーチ
カル・ヘテロ接合バイポーラ・トランジスタの製造方法
において、シリコン・オン・絶縁体（ＳＯＩ）基板を設
け、コレクタ層とエミッタ層との間にベース層を備えた
エピタキシャル層を、ＳＯＩ基板上に形成し、エピタキ
シャル層とＳＯＩ基板のシリコン層をＳＯＩ基板の酸化
層までエッチングして、デバイス領域を形成し、デバイ
ス領域のエッジに誘電体スペーサを形成し、全ＳＯＩ基
板上に誘電体膜を備えるポリシリコン層を堆積し、誘電
体膜とポリシリコン層の部分をエッチングして、上部に
誘電体を持ったポリシリコンのストライプを形成し、デ
バイス領域のエッジを両側で覆い、ストライプの一方の
側にエピタキシャル層をエッチングおよびドーピングし
て、コレクタ・コンタクト・リンクを形成し、ストライ
プの各々の側に沿って誘電体側壁スペーサを形成し、ス
トライプの一方の側のスペーサが、エピタキシャルおよ
びポリシリコン層の一方の側に当接し、ストライプの他
方の側のスペーサが、ポリシリコン層に当接し、ストラ
イプの一方の側のシリコンおよびエピタキシャル層をド
ーピングして、コレクタ・コンタクトを形成し、ストラ
イプの他方の側のシリコンおよびエピタキシャル層をド
ーピングして、ベース・コンタクトを形成し、ポリシリ
コン層から誘電体膜を除去して、ストライプの上面にエ
ミッタ・コンタクトを露出させる、ことを特徴とするバ
ーチカル・ヘテロ接合バイポーラ・トランジスタの製造
方法。 （２）シリサイド・コンタクトに金属コンタクトを作る
ことを特徴とする上記（１）に記載のバーチカル・ヘテ
ロ接合バイポーラ・トランジスタの製造方法。 （３）シリサイド・コンタクトを形成する前に、コレク
タ・コンタクトをドーピングすることを特徴とする上記
（１）に記載のバーチカル・ヘテロ接合バイポーラ・ト
ランジスタの製造方法。 （４）ＳＯＩ基板が、約５×１０16ｃｍ-3〜２×１０17
ｃｍ-3のｎ型ドーピングを有する上部シリコン膜を備え
ることを特徴とする上記（１）に記載のバーチカル・ヘ
テロ接合バイポーラ・トランジスタの製造方法。 （５）ベース層がｐ型ＳｉＧｅ層であることを特徴とす
る上記（１）に記載のバーチカル・ヘテロ接合バイポー
ラ・トランジスタの製造方法。 （６）コレクタ層がｎ型シリコン層であることを特徴と
する上記（１）に記載のバーチカル・ヘテロ接合バイポ
ーラ・トランジスタの製造方法。 （７）エミッタ層がｎ型シリコン層であることを特徴と
する上記（１）に記載のバーチカル・ヘテロ接合バイポ
ーラ・トランジスタの製造方法。 （８）エミッタ、ベースおよびコレクタ・コンタクト上
にシリサイド・コンタクトを形成することを特徴とする
上記（１）に記載のバーチカル・ヘテロ接合バイポーラ
・トランジスタの製造方法。 （９）約１０18ｃｍ-3〜１０19ｃｍ-3のレベルに砒素ま
たは燐でコレクタ・コンタクトを注入ドーピングするこ
とによってコレクタ・リンクを形成することを特徴とす
る上記（１）に記載のバーチカル・ヘテロ接合バイポー
ラ・トランジスタの製造方法。 （１０）約１０19ｃｍ-3のレベルにボロンでベース・コ
ンタクトを注入ドーピングすることによってエミッタ・
リンクを形成することを特徴とする上記（９）に記載の
バーチカル・ヘテロ接合バイポーラ・トランジスタの製
造方法。 （１１）ストライプの両側と、コレクタおよびベース・
コンタクトの上面の一部分とをイオンビーム酸化するこ
とにより、誘電体側壁スペーサを形成することを特徴と
する上記（９）に記載のバーチカル・ヘテロ接合バイポ
ーラ・トランジスタの製造方法。 （１２）上記（１）に記載の方法にしたがって製造され
たことを特徴とするバーチカル・ヘテロ接合バイポーラ
・トランジスタ。 （１３）シリコン・オン・絶縁体基板と、基板上のコレ
クタ層と、絶縁体上のベース層と、ベース層上のエミッ
タ層と、エミッタ層に自己整合され、コレクタ層から横
方向に広がるコレクタ・コンタクトと、エミッタ層に自
己整合され、ベース層から横方向に広がるベース・コン
タクトと、エミッタ層上に形成されたエミッタ・コンタ
クトと、を備えることを特徴とするバーチカル・ヘテロ
接合バイポーラ・トランジスタ。 （１４）コレクタ・コンタクトとコレクタ層を連結する
コレクタ・リンクをさらに備えることを特徴とする上記
（１３）に記載のバーチカル・ヘテロ接合バイポーラ・
トランジスタ。 （１５）ベース層とベース・コンタクトを連結するベー
ス・リンクをさらに備えることを特徴とする上記（１
３）に記載のバーチカル・ヘテロ接合バイポーラ・トラ
ンジスタ。 （１６）ベースがＳｉＧｅであることを特徴とする上記
（１３）に記載のバーチカル・ヘテロ接合バイポーラ・
トランジスタ。
【００３３】
【発明の効果】要約すると、本発明は、組合せによっ
て、幾つかの利点を有するバイポーラ・トランジスタを
提供する。 （ｉ）その構造は、ＣＭＯＳと組み合わせて、薄ＳＯＩ
基板上にＳｉＧｅベース・トランジスタの製造を可能に
する。このことは、低マスクレベル数での高性能ＢｉＣ
ＭＯＳ技術を特徴づける。 （ii）バーチカル・エミッタ・ベース接合は、ＳｉＧｅ
ベースを形成するエピタキシャル膜の全面的なプレーナ
堆積を可能にする。このことは、成長の前に表面調製を
容易にし、改良されたエピタキシャル膜質につながる。 （iii ）サブコレクタのないラテラル・コレクタ・コン
タクトは、薄ＳＯＩ基板上に高性能ＳｉＧｅ−ＨＢＴを
形成することを可能にする。 （iv）バイポーラ・トランジスタ構造は、活性デバイス
に接近したシリサイド形成による最小ベース抵抗、およ
びＳＯＩによる最小容量を与える。小さいデバイス・パ
ラシティック（ｄｅｖｉｃｅ ｐａｒａｓｉｔｉｃｓ）
およびＳｉＧｅベース構造によって、トランジスタは、
ｆmax （最大振動周波数）およびゲート遅延に関しては
最高デバイス性能を有する。 （ｖ）ウォールド・エミッタ構造は、１次元電流を維持
し、狭エミッタ効果を抑制する。
て、幾つかの利点を有するバイポーラ・トランジスタを
提供する。 （ｉ）その構造は、ＣＭＯＳと組み合わせて、薄ＳＯＩ
基板上にＳｉＧｅベース・トランジスタの製造を可能に
する。このことは、低マスクレベル数での高性能ＢｉＣ
ＭＯＳ技術を特徴づける。 （ii）バーチカル・エミッタ・ベース接合は、ＳｉＧｅ
ベースを形成するエピタキシャル膜の全面的なプレーナ
堆積を可能にする。このことは、成長の前に表面調製を
容易にし、改良されたエピタキシャル膜質につながる。 （iii ）サブコレクタのないラテラル・コレクタ・コン
タクトは、薄ＳＯＩ基板上に高性能ＳｉＧｅ−ＨＢＴを
形成することを可能にする。 （iv）バイポーラ・トランジスタ構造は、活性デバイス
に接近したシリサイド形成による最小ベース抵抗、およ
びＳＯＩによる最小容量を与える。小さいデバイス・パ
ラシティック（ｄｅｖｉｃｅ ｐａｒａｓｉｔｉｃｓ）
およびＳｉＧｅベース構造によって、トランジスタは、
ｆmax （最大振動周波数）およびゲート遅延に関しては
最高デバイス性能を有する。 （ｖ）ウォールド・エミッタ構造は、１次元電流を維持
し、狭エミッタ効果を抑制する。
【００３４】詳細なプロセスの説明は、ＳＯＩ基板上の
ｎｐｎバイポーラ・トランジスタに関してであるが、こ
れは、本発明の範囲を制限するものではない。ｎｐｎト
ランジスタに代えて、ｐｎｐデバイスが、同じプロセス
・コンセプトを用いることによって製造できる。バイポ
ーラのみの技術については、エミッタに用いられるｎ+
ポリシリコンが、抵抗形成に好適に用いられる。小マス
ク数のＢｉＣＭＯＳプロセスは、初めに簡単に述べたよ
うに、定義できる。ＳＯＩ基板上の前述した全ての実施
例は、バルク・シリコン基板上にも製造できる。本発明
の多くの他の実施例は、明細書の教示に基づいて、当事
者には明らかになるであろう。
ｎｐｎバイポーラ・トランジスタに関してであるが、こ
れは、本発明の範囲を制限するものではない。ｎｐｎト
ランジスタに代えて、ｐｎｐデバイスが、同じプロセス
・コンセプトを用いることによって製造できる。バイポ
ーラのみの技術については、エミッタに用いられるｎ+
ポリシリコンが、抵抗形成に好適に用いられる。小マス
ク数のＢｉＣＭＯＳプロセスは、初めに簡単に述べたよ
うに、定義できる。ＳＯＩ基板上の前述した全ての実施
例は、バルク・シリコン基板上にも製造できる。本発明
の多くの他の実施例は、明細書の教示に基づいて、当事
者には明らかになるであろう。
【図１】本発明の好適な実施例によるデバイスの断面図
である。
である。
【図２】本発明の好適な実施例によるｎｐｎトランジス
タ・デバイスの断面図である。
タ・デバイスの断面図である。
【図３】本発明の好適な実施例によるｎｐｎトランジス
タ・デバイスの平面図である。
タ・デバイスの平面図である。
【図４】本発明の好適な実施例の処理ステップを示す断
面図である。
面図である。
【図５】本発明の好適な実施例の処理ステップを示す断
面図である。
面図である。
【図６】本発明の好適な実施例の処理ステップを示す断
面図である。
面図である。
【図７】本発明の好適な実施例の処理ステップを示す断
面図である。
面図である。
【図８】本発明の好適な実施例の処理ステップを示す断
面図である。
面図である。
１ シリコンキャリア基板 ２ 埋め込み酸化物層 ３ ｎ型シリコン体 ４ ｎ型シリコン層（コレクタ領域） ５ ＳｉＧｅベース層 ６ ｎ型エミッタ層 ７ ｎ+ ポリシリコン層 ８，１０ コンタクト層 ９ 注入層 １１，１２ 側壁スペーサ １３ エミッタ・コンタクト １４ ｐ型シリコン体 １５ ゲート・コンタクト １６ ゲート酸化膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/088 27/12 Ｚ 29/165 Ｈ０１Ｌ 29/165
Claims (8)
- 【請求項１】ラテラル・コレクタ・コンタクトを有する
バーチカル・ヘテロ接合バイポーラ・トランジスタの製
造方法にして、 シリコン・オン・絶縁体（ＳＯＩ）基板を設け、 コレクタ層とエミッタ層との間にベース層を備えたエピ
タキシャル層を、上記ＳＯＩ基板上に形成し、 上記エピタキシャル層と上記ＳＯＩ基板のシリコン層を
該ＳＯＩ基板の酸化層までエッチングして、デバイス領
域を形成し、 上記デバイス領域のエッジに誘電体スペーサを形成し、 上記ＳＯＩ基板の全体上に誘電体膜を備えるポリシリコ
ン層を堆積し、該誘電体膜とポリシリコン層の部分をエ
ッチングして、上部に誘電体を持ったポリシリコンのス
トライプを形成し、 上記ストライプの一方の側に上記エピタキシャル層をエ
ッチングおよびドーピングして、コレクタ・コンタクト
・リンクを形成し、 上記ストライプの各々の側に沿って誘電体側壁スペーサ
を形成し、上記ストライプの一方の側のスペーサが、上
記エピタキシャル層とポリシリコン層との一方の側に当
接し、上記ストライプの他方の側のスペーサが、上記ポ
リシリコン層の他方の側に当接し、 上記ストライプの一方の側の上記シリコンとエピタキシ
ャル層とをドーピングして、コレクタ・コンタクトを形
成し、 上記ストライプの他方の側の上記シリコンとエピタキシ
ャル層とをドーピングして、ベース・コンタクトを形成
し、 上記ポリシリコン層から上記誘電体膜を除去して、上記
ストライプの上面にエミッタ・コンタクトを露出させ
る、ことを特徴とするバーチカル・ヘテロ接合バイポー
ラ・トランジスタの製造方法。 - 【請求項２】上記ＳＯＩ基板が、約５×１０16ｃｍ-3〜
２×１０17ｃｍ-3のｎ型ドーピングを有する上部シリコ
ン膜を備えることを特徴とする請求項１記載のバーチカ
ル・ヘテロ接合バイポーラ・トランジスタの製造方法。 - 【請求項３】上記ベース層がｐ型ＳｉＧｅ層であり、上
記コレクタ層がｎ型シリコン層であり、上記エミッタ層
がｎ型シリコン層であることを特徴とする請求項１記載
のバーチカル・ヘテロ接合バイポーラ・トランジスタの
製造方法。 - 【請求項４】上記ストライプの両側と、上記コレクタお
よび上記ベース・コンタクトの上面の一部分とをイオン
ビーム酸化することにより、上記誘電体側壁スペーサを
形成することを特徴とする請求項１記載のバーチカル・
ヘテロ接合バイポーラ・トランジスタの製造方法。 - 【請求項５】シリコン・オン・絶縁体（ＳＯＩ）基板
と、 上記基板上のコレクタ層と、 上記コレクタ層上のベース層と、 上記ベース層上のエミッタ層と、 上記エミッタ層に自己整合され、上記コレクタ層から横
方向に広がるコレクタ・コンタクトと、 上記エミッタ層に自己整合され、上記ベース層から横方
向に広がるベース・コンタクトと、 上記エミッタ層上に形成されたエミッタ・コンタクト
と、を備えることを特徴とするバーチカル・ヘテロ接合
バイポーラ・トランジスタ。 - 【請求項６】上記コレクタ・コンタクトとコレクタ層と
を連結するコレクタ・リンクをさらに備えることを特徴
とする請求項１３記載のバーチカル・ヘテロ接合バイポ
ーラ・トランジスタ。 - 【請求項７】上記ベース層とベース・コンタクトとを連
結するベース・リンクをさらに備えることを特徴とする
請求項１３記載のバーチカル・ヘテロ接合バイポーラ・
トランジスタ。 - 【請求項８】上記ベース層がＳｉＧｅであることを特徴
とする請求項１３記載のバーチカル・ヘテロ接合バイポ
ーラ・トランジスタ。
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