JPH0689900A - 自己整合型バイポーラトランジスタ製造方法 - Google Patents
自己整合型バイポーラトランジスタ製造方法Info
- Publication number
- JPH0689900A JPH0689900A JP3236557A JP23655791A JPH0689900A JP H0689900 A JPH0689900 A JP H0689900A JP 3236557 A JP3236557 A JP 3236557A JP 23655791 A JP23655791 A JP 23655791A JP H0689900 A JPH0689900 A JP H0689900A
- Authority
- JP
- Japan
- Prior art keywords
- emitter
- collector
- base
- sidewall
- poly
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000004519 manufacturing process Methods 0.000 title description 6
- 238000005530 etching Methods 0.000 claims abstract description 43
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 26
- 239000010703 silicon Substances 0.000 claims abstract description 26
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 239000012212 insulator Substances 0.000 claims abstract description 9
- 238000000034 method Methods 0.000 claims description 57
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 23
- 238000000151 deposition Methods 0.000 claims description 12
- 238000000059 patterning Methods 0.000 claims description 10
- 229910021421 monocrystalline silicon Inorganic materials 0.000 claims description 7
- 125000006850 spacer group Chemical group 0.000 abstract description 14
- 230000015556 catabolic process Effects 0.000 abstract description 6
- 230000015572 biosynthetic process Effects 0.000 abstract description 4
- 230000006866 deterioration Effects 0.000 abstract 1
- 150000004767 nitrides Chemical class 0.000 description 19
- BOTDANWDWHJENH-UHFFFAOYSA-N Tetraethyl orthosilicate Chemical compound CCO[Si](OCC)(OCC)OCC BOTDANWDWHJENH-UHFFFAOYSA-N 0.000 description 17
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 16
- 239000013078 crystal Substances 0.000 description 8
- 150000002500 ions Chemical class 0.000 description 6
- 229910052698 phosphorus Inorganic materials 0.000 description 6
- 239000011574 phosphorus Substances 0.000 description 6
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 5
- 229920005591 polysilicon Polymers 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 4
- -1 boron ions Chemical class 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 238000006731 degradation reaction Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 239000007943 implant Substances 0.000 description 3
- 238000002513 implantation Methods 0.000 description 3
- 230000003647 oxidation Effects 0.000 description 3
- 238000007254 oxidation reaction Methods 0.000 description 3
- 238000001020 plasma etching Methods 0.000 description 2
- 230000005855 radiation Effects 0.000 description 2
- 238000000137 annealing Methods 0.000 description 1
- DFJQEGUNXWZVAH-UHFFFAOYSA-N bis($l^{2}-silanylidene)titanium Chemical compound [Si]=[Ti]=[Si] DFJQEGUNXWZVAH-UHFFFAOYSA-N 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 238000012886 linear function Methods 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000002904 solvent Substances 0.000 description 1
- 229910021352 titanium disilicide Inorganic materials 0.000 description 1
- 238000012876 topography Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66265—Thin film bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66742—Thin film unipolar transistors
- H01L29/66772—Monocristalline silicon transistors on insulating substrates, e.g. quartz substrates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/7317—Bipolar thin film transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76267—Vertical isolation by silicon implanted buried insulating layers, e.g. oxide layers, i.e. SIMOX techniques
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76289—Lateral isolation by air gap
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Ceramic Engineering (AREA)
- Bipolar Transistors (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 ＳＯＩ（絶縁体上のシリコン）基板上へ採用
するための自己整合型のバイポーラ構造について述べて
いる。 【構成】 外部的ベース（７２）がエミッタポリ（６
０）上の側壁酸化物スペーサ（６６）に対して自己整合
される。コレクタ側壁上のシリコンのエッチングと第２
の側壁スペーサ（７４）の形成の後、コレクタコンタク
ト（７６）がエミッタポリ（６０）の外側に対して自己
整合される。コレクタ側壁シリコンのエッチングによっ
てベースと高濃度にドープされたコレクタコンタクト
（７６）が分離され、コレクタ−ベース接合に対するブ
レークダウン電圧の劣化が阻止される。
するための自己整合型のバイポーラ構造について述べて
いる。 【構成】 外部的ベース（７２）がエミッタポリ（６
０）上の側壁酸化物スペーサ（６６）に対して自己整合
される。コレクタ側壁上のシリコンのエッチングと第２
の側壁スペーサ（７４）の形成の後、コレクタコンタク
ト（７６）がエミッタポリ（６０）の外側に対して自己
整合される。コレクタ側壁シリコンのエッチングによっ
てベースと高濃度にドープされたコレクタコンタクト
（７６）が分離され、コレクタ−ベース接合に対するブ
レークダウン電圧の劣化が阻止される。
Description
【０００１】
【産業上の利用分野】本発明は集積回路の分野に関する
ものであり、更に詳細には集積回路中にバイポーラトラ
ンジスタを作製する方法に関するものである。
ものであり、更に詳細には集積回路中にバイポーラトラ
ンジスタを作製する方法に関するものである。
【０００２】
【従来の技術】ＭＯＳ構造とバイポーラトランジスタと
を単一の基板上へ集積することが非常に望まれるように
なってきている。更に、絶縁体上のシリコン（ＳＯＩ）
技術が、寄生容量を最小化することができるために、与
えられた最小寸法に対して最も優れた特性を提供するよ
うになってきた。
を単一の基板上へ集積することが非常に望まれるように
なってきている。更に、絶縁体上のシリコン（ＳＯＩ）
技術が、寄生容量を最小化することができるために、与
えられた最小寸法に対して最も優れた特性を提供するよ
うになってきた。
【０００３】当該分野ではよく知られたように、デジタ
ルおよびリニア関数が、バイポーラまたは金属・酸化物
・半導体（ＭＯＳ）技術のいずれかを用いた集積回路に
よってしばしば実現される。もちろん、バイポーラ集積
回路は、特に相補型ＭＯＳ（ＣＭＯＳ）回路と比べた場
合、より大きい電力消費を犠牲にして、ＭＯＳ回路より
も、より高速の動作とより大きい駆動電流とを提供す
る。製造技術の最近の進歩によって同一の集積回路中に
バイポーラとＣＭＯＳの両トランジスタを用いることが
可能になってきた（以下ではＢｉＣＭＯＳ装置と呼
ぶ）。
ルおよびリニア関数が、バイポーラまたは金属・酸化物
・半導体（ＭＯＳ）技術のいずれかを用いた集積回路に
よってしばしば実現される。もちろん、バイポーラ集積
回路は、特に相補型ＭＯＳ（ＣＭＯＳ）回路と比べた場
合、より大きい電力消費を犠牲にして、ＭＯＳ回路より
も、より高速の動作とより大きい駆動電流とを提供す
る。製造技術の最近の進歩によって同一の集積回路中に
バイポーラとＣＭＯＳの両トランジスタを用いることが
可能になってきた（以下ではＢｉＣＭＯＳ装置と呼
ぶ）。
【０００４】現在まで、ＳＯＩプロセスはＣＭＯＳを対
象としてきた。ＳＯＩ中のバイポーラあるいはＢｉＣＭ
ＯＳプロセスに関して、典型的な問題点は埋め込み酸化
物層によってもたらされる欠陥密度のことである。ＳＯ
Ｉバイポーラ構造に対して各種の試みがなされてきた
が、それらの試みが突き当たる限界は、それらのプロセ
スが高価につくことに加えて、製造工程において歩留り
を制限するプロセスとなりがちなトレンチ分離を必要と
するということであった。
象としてきた。ＳＯＩ中のバイポーラあるいはＢｉＣＭ
ＯＳプロセスに関して、典型的な問題点は埋め込み酸化
物層によってもたらされる欠陥密度のことである。ＳＯ
Ｉバイポーラ構造に対して各種の試みがなされてきた
が、それらの試みが突き当たる限界は、それらのプロセ
スが高価につくことに加えて、製造工程において歩留り
を制限するプロセスとなりがちなトレンチ分離を必要と
するということであった。
【０００５】薄いエピタキシャル層中に自己整合型のト
ランジスタを作製するために提案された従来のバイポー
ラ構造は、それらが単結晶シリコンのところで停止する
ような多結晶シリコンのエッチングを必要とするという
欠点に突き当たっている。これにより、従来ではその作
製の工程が困難になって、バイポーラ構造自体が高価に
なる。
ランジスタを作製するために提案された従来のバイポー
ラ構造は、それらが単結晶シリコンのところで停止する
ような多結晶シリコンのエッチングを必要とするという
欠点に突き当たっている。これにより、従来ではその作
製の工程が困難になって、バイポーラ構造自体が高価に
なる。
【０００６】
【発明の概要】ＳＯＩ（絶縁体上のシリコン）基板上へ
採用するための自己整合型のバイポーラ構造について述
べている。この構造は単結晶シリコンで停止する多結晶
シリコンのエッチングを必要としない。この構造はま
た、顕著に表面形状を劣化させることなしにＢｉＣＭＯ
Ｓ／ＳＯＩプロセスのために使用することができる。
採用するための自己整合型のバイポーラ構造について述
べている。この構造は単結晶シリコンで停止する多結晶
シリコンのエッチングを必要としない。この構造はま
た、顕著に表面形状を劣化させることなしにＢｉＣＭＯ
Ｓ／ＳＯＩプロセスのために使用することができる。
【０００７】本発明のここに示した実施例は、ＳＯＩ基
板上へＣＭＯＳトランジスタと一緒にバイポーラトラン
ジスタを提供するものである。最初の実施例では、外部
（ｅｘｔｒｉｎｓｉｃ）ベースがエミッタポリ上の側壁
酸化物スペーサに対して自己整合される。コレクタ側壁
上のシリコンのエッチングと第２の側壁スペーサの形成
の後、コレクタコンタクトがエミッタポリの外側に対し
て自己整合される。コレクタ側壁シリコンのエッチング
によってベースと高濃度にドープされたコレクタコンタ
クトとが分離され、コレクタ−ベース接合に対するブレ
ークダウン電圧の劣化が阻止される。この構造はコレク
タ抵抗を最小化するための埋め込み層を使用しておら
ず、その代わり、その目的のためにコレクタコンタクト
をエミッタ多結晶シリコンに対して自己整合しているこ
とに注目すべきである。
板上へＣＭＯＳトランジスタと一緒にバイポーラトラン
ジスタを提供するものである。最初の実施例では、外部
（ｅｘｔｒｉｎｓｉｃ）ベースがエミッタポリ上の側壁
酸化物スペーサに対して自己整合される。コレクタ側壁
上のシリコンのエッチングと第２の側壁スペーサの形成
の後、コレクタコンタクトがエミッタポリの外側に対し
て自己整合される。コレクタ側壁シリコンのエッチング
によってベースと高濃度にドープされたコレクタコンタ
クトとが分離され、コレクタ−ベース接合に対するブレ
ークダウン電圧の劣化が阻止される。この構造はコレク
タ抵抗を最小化するための埋め込み層を使用しておら
ず、その代わり、その目的のためにコレクタコンタクト
をエミッタ多結晶シリコンに対して自己整合しているこ
とに注目すべきである。
【０００８】本方法は絶縁された基板上に、ＭＯＳトラ
ンジスタと、縦型で完全に自己整合されたバイポーラト
ランジスタとを形成するプロセスである。本プロセス
は：絶縁体上にエピタキシャルシリコン層を形成し、前
記エピタキシャルシリコン層をエッチングしてバイポー
ラメサとＭＯＳメサを形成すること；前記メサ上に酸化
物表面を形成すること；前記バイポーラメサの酸化物表
面中にエミッタコンタクト領域を開口すること；ポリの
層を堆積すること；前記ポリ上にエッチング用レジスト
を取り付け、パターン加工し、それによって前記バイポ
ーラメサ上にポリの露出領域を提供すること；前記酸化
物表面をエッチストップとして用いてポリの前記露出領
域をエッチングし、それによってポリのエミッタを形成
すること；前記エミッタコンタクト上にベース側エミッ
タ側壁を形成すること；前記ベース側エミッタ側壁を用
いて外部ベースを前記エミッタコンタクトに揃えるよう
に外部ベースを形成すること；前記メサの外部コレクタ
部分をエッチングして凹み領域を作ること；コレクタ側
エミッタ側壁を形成し、前記コレクタ側エミッタ側壁を
用いて前記コレクタコンタクトを前記エミッタポリに揃
えるように前記凹み領域中に外部コレクタを形成するこ
と、を含んでいる。
ンジスタと、縦型で完全に自己整合されたバイポーラト
ランジスタとを形成するプロセスである。本プロセス
は：絶縁体上にエピタキシャルシリコン層を形成し、前
記エピタキシャルシリコン層をエッチングしてバイポー
ラメサとＭＯＳメサを形成すること；前記メサ上に酸化
物表面を形成すること；前記バイポーラメサの酸化物表
面中にエミッタコンタクト領域を開口すること；ポリの
層を堆積すること；前記ポリ上にエッチング用レジスト
を取り付け、パターン加工し、それによって前記バイポ
ーラメサ上にポリの露出領域を提供すること；前記酸化
物表面をエッチストップとして用いてポリの前記露出領
域をエッチングし、それによってポリのエミッタを形成
すること；前記エミッタコンタクト上にベース側エミッ
タ側壁を形成すること；前記ベース側エミッタ側壁を用
いて外部ベースを前記エミッタコンタクトに揃えるよう
に外部ベースを形成すること；前記メサの外部コレクタ
部分をエッチングして凹み領域を作ること；コレクタ側
エミッタ側壁を形成し、前記コレクタ側エミッタ側壁を
用いて前記コレクタコンタクトを前記エミッタポリに揃
えるように前記凹み領域中に外部コレクタを形成するこ
と、を含んでいる。
【０００９】本方法は、外部コレクタ部分をエッチング
するのに先だって形成される第１のベース側エミッタ側
壁と第１のコレクタ側エミッタ側壁を利用し、また外部
コレクタ部分をエッチングした後に形成される第２のベ
ース側エミッタ側壁と第２のコレクタ側エミッタ側壁を
利用しており、また前記第２のベース側エミッタ側壁を
用いて外部ベースの位置合わせを行って外部ベースを形
成し、またメサの外部コレクタ部分をエッチングして前
記第１のコレクタ側エミッタ側壁に位置合わせされた低
レベル領域を提供し、更に前記第２のコレクタ側エミッ
タ側壁を用いて外部コレクタの位置合わせを行って外部
コレクタを前記低レベル領域中に形成している。別の実
施例の方法は、外部コレクタ部分をエッチングするのに
先だって形成される第１のベース側エミッタ側壁と第１
コレクタ側エミッタ側壁を利用し、また外部コレクタ部
分のエッチングの後に形成される第２のベース側エミッ
タ側壁と第２のコレクタ側エミッタ側壁を利用してお
り、また前記第１のベース側エミッタ側壁を用いて外部
ベースの位置合わせを行って外部ベースを形成し、また
メサの外部コレクタ部分をエッチングして前記第１のコ
レクタ側エミッタ側壁に位置合わせされた低レベル領域
を提供し、更に前記第２のコレクタ側エミッタ側壁を用
いて外部コレクタを位置合わせして前記低レベル領域中
に外部コレクタを形成している。
するのに先だって形成される第１のベース側エミッタ側
壁と第１のコレクタ側エミッタ側壁を利用し、また外部
コレクタ部分をエッチングした後に形成される第２のベ
ース側エミッタ側壁と第２のコレクタ側エミッタ側壁を
利用しており、また前記第２のベース側エミッタ側壁を
用いて外部ベースの位置合わせを行って外部ベースを形
成し、またメサの外部コレクタ部分をエッチングして前
記第１のコレクタ側エミッタ側壁に位置合わせされた低
レベル領域を提供し、更に前記第２のコレクタ側エミッ
タ側壁を用いて外部コレクタの位置合わせを行って外部
コレクタを前記低レベル領域中に形成している。別の実
施例の方法は、外部コレクタ部分をエッチングするのに
先だって形成される第１のベース側エミッタ側壁と第１
コレクタ側エミッタ側壁を利用し、また外部コレクタ部
分のエッチングの後に形成される第２のベース側エミッ
タ側壁と第２のコレクタ側エミッタ側壁を利用してお
り、また前記第１のベース側エミッタ側壁を用いて外部
ベースの位置合わせを行って外部ベースを形成し、また
メサの外部コレクタ部分をエッチングして前記第１のコ
レクタ側エミッタ側壁に位置合わせされた低レベル領域
を提供し、更に前記第２のコレクタ側エミッタ側壁を用
いて外部コレクタを位置合わせして前記低レベル領域中
に外部コレクタを形成している。
【００１０】望ましくは、本方法はメサの外部コレクタ
部分に凹みを作るためにエッチングを行うが、外部ベー
スに対してはそれは行わない。また本方法はエッチング
用レジストのパターン加工を行ってエミッタコンタクト
領域よりも大きな面積を持つエミッタポリを得ることを
行い、それによってエミッタとベースの重なり領域を作
り出している。本方法は更にＴＥＯＳを用いて前記エミ
ッタとベースの重なり領域中の酸化物表面上に窒化物を
形成し、それによってエミッタコンタクトと外部ベース
との間の容量を低減している。本方法は更にポリ上のエ
ッチング用レジストをパターン加工して、ＭＯＳメサ上
にポリの露出されたネガのゲート部分を提供し；酸化物
表面をエッチストップとして利用して前記ポリの露出さ
れたネガのゲート部分をエッチングし、それによって未
エッチポリのゲートを形成し；前記ゲート上にゲート側
壁を形成し；前記ゲート側壁を利用してソース／ドレイ
ン領域を前記ゲートに位置合わせし、それによって酸化
物表面の部分をゲート酸化物として利用しており、ここ
において前記酸化物表面はＭＯＳおよびバイポーラの両
メサに対するポリのエッチングのエッチストップとして
役立ち、更にゲート酸化物としても役だっている。
部分に凹みを作るためにエッチングを行うが、外部ベー
スに対してはそれは行わない。また本方法はエッチング
用レジストのパターン加工を行ってエミッタコンタクト
領域よりも大きな面積を持つエミッタポリを得ることを
行い、それによってエミッタとベースの重なり領域を作
り出している。本方法は更にＴＥＯＳを用いて前記エミ
ッタとベースの重なり領域中の酸化物表面上に窒化物を
形成し、それによってエミッタコンタクトと外部ベース
との間の容量を低減している。本方法は更にポリ上のエ
ッチング用レジストをパターン加工して、ＭＯＳメサ上
にポリの露出されたネガのゲート部分を提供し；酸化物
表面をエッチストップとして利用して前記ポリの露出さ
れたネガのゲート部分をエッチングし、それによって未
エッチポリのゲートを形成し；前記ゲート上にゲート側
壁を形成し；前記ゲート側壁を利用してソース／ドレイ
ン領域を前記ゲートに位置合わせし、それによって酸化
物表面の部分をゲート酸化物として利用しており、ここ
において前記酸化物表面はＭＯＳおよびバイポーラの両
メサに対するポリのエッチングのエッチストップとして
役立ち、更にゲート酸化物としても役だっている。
【００１１】本発明はまた、絶縁基板上に完全に自己整
合されたバイポーラトランジスタであって、前記トラン
ジスタは：絶縁体上のバイポーラメサ；前記メサ上のエ
ミッタコンタクト；前記エミッタ上のベース側エミッタ
側壁とコレクタ側エミッタ側壁；前記ベース側エミッタ
側壁に位置合わせされたメサと共通の最上表面を有する
外部ベース；外部ベースおよびメサ最上表面よりも低い
最上表面を有するメサのコレクタコンタクト部分であっ
て、前記コレクタ側エミッタ側壁に位置合わせされたコ
レクタコンタクト部分、を含んでいる。望ましくは、本
トランジスタはエミッタコンタクト領域よりも大きな面
積を持つエミッタポリを有し、それによってエミッタと
ベースとの重なり領域を作りだし、また酸化物表面が前
記重なり領域中のエミッタポリよりも低くなっており、
更に本トランジスタは前記エミッタとベースとの重なり
領域中の酸化物表面上に誘電体層（例えば、ＴＥＯＳ層
および窒化物）を用いて、それによってエミッタと外部
ベースとの間の容量を低減している。
合されたバイポーラトランジスタであって、前記トラン
ジスタは：絶縁体上のバイポーラメサ；前記メサ上のエ
ミッタコンタクト；前記エミッタ上のベース側エミッタ
側壁とコレクタ側エミッタ側壁；前記ベース側エミッタ
側壁に位置合わせされたメサと共通の最上表面を有する
外部ベース；外部ベースおよびメサ最上表面よりも低い
最上表面を有するメサのコレクタコンタクト部分であっ
て、前記コレクタ側エミッタ側壁に位置合わせされたコ
レクタコンタクト部分、を含んでいる。望ましくは、本
トランジスタはエミッタコンタクト領域よりも大きな面
積を持つエミッタポリを有し、それによってエミッタと
ベースとの重なり領域を作りだし、また酸化物表面が前
記重なり領域中のエミッタポリよりも低くなっており、
更に本トランジスタは前記エミッタとベースとの重なり
領域中の酸化物表面上に誘電体層（例えば、ＴＥＯＳ層
および窒化物）を用いて、それによってエミッタと外部
ベースとの間の容量を低減している。
【００１２】
【実施例】本発明はバイポーラトランジスタを用いた回
路、特にバイポーラとＭＯＳの両トランジスタを組み合
わせた回路において本質的な特長を発揮する。開示され
た構造は、従来技術において必要とされた多結晶シリコ
ンのエッチングが単結晶シリコンのところで停止すると
いうことは要求しない。完全に自己整合されたバイポー
ラトランジスタにおいて、酸化物を多結晶シリコンのエ
ッチストップとして使用することは、明らかにこれまで
なされたことがない。本構造は、それがＭＯＳＦＥＴと
同じエピタキシャル層１６中に構築できるという明瞭な
特長を有している。別の特長は、本設計が従来技術に比
べてエピタキシャル層の厚さが減少したことによって放
射線に対する耐性がより優れているということである。
本構造の１つの顕著な特長は、拡散が、外部ベースの場
合のように埋め込み酸化物まで下方へ広がることのため
に、寄生容量が低減するということである。
路、特にバイポーラとＭＯＳの両トランジスタを組み合
わせた回路において本質的な特長を発揮する。開示され
た構造は、従来技術において必要とされた多結晶シリコ
ンのエッチングが単結晶シリコンのところで停止すると
いうことは要求しない。完全に自己整合されたバイポー
ラトランジスタにおいて、酸化物を多結晶シリコンのエ
ッチストップとして使用することは、明らかにこれまで
なされたことがない。本構造は、それがＭＯＳＦＥＴと
同じエピタキシャル層１６中に構築できるという明瞭な
特長を有している。別の特長は、本設計が従来技術に比
べてエピタキシャル層の厚さが減少したことによって放
射線に対する耐性がより優れているということである。
本構造の１つの顕著な特長は、拡散が、外部ベースの場
合のように埋め込み酸化物まで下方へ広がることのため
に、寄生容量が低減するということである。
【００１３】本バイポーラ構造の作製についてはＣＭＯ
Ｓ／ＳＯＩプロセスという形で説明してあり、したがっ
てＢｉＣＭＯＳ／ＳＯＩプロセスを提供できるものであ
るが、本方法はバイポーラ／ＳＯＩプロセスとしても利
用できるものである。本トランジスタ構造は主としてＳ
ＯＩ基板上において採用されるのに適しているが、埋め
込みＮ＋層のプロセスを用いることを避けるために、バ
ルクプロセスで用いることもできる。このことは、基板
がＰ＋基板上のＰ−エピタキシャルであって、高温を必
要とする埋め込み層が形成できないような場合のＤＲＡ
Ｍプロセスにおいて非常に魅力的である。唯一の特殊な
要求は、寄生のトランジスタ（外部ベース−タンク−基
板）の利得を最小化するために、タンクの深さが縦方向
の分離間隔よりも大きいということである。更に、本好
適実施例はＮＰＮとして説明してあるが、ＰＮＰとして
も構築できることを指摘しておく。
Ｓ／ＳＯＩプロセスという形で説明してあり、したがっ
てＢｉＣＭＯＳ／ＳＯＩプロセスを提供できるものであ
るが、本方法はバイポーラ／ＳＯＩプロセスとしても利
用できるものである。本トランジスタ構造は主としてＳ
ＯＩ基板上において採用されるのに適しているが、埋め
込みＮ＋層のプロセスを用いることを避けるために、バ
ルクプロセスで用いることもできる。このことは、基板
がＰ＋基板上のＰ−エピタキシャルであって、高温を必
要とする埋め込み層が形成できないような場合のＤＲＡ
Ｍプロセスにおいて非常に魅力的である。唯一の特殊な
要求は、寄生のトランジスタ（外部ベース−タンク−基
板）の利得を最小化するために、タンクの深さが縦方向
の分離間隔よりも大きいということである。更に、本好
適実施例はＮＰＮとして説明してあるが、ＰＮＰとして
も構築できることを指摘しておく。
【００１４】提案された構造は、エミッタポリ６０が酸
化物４４とわずかに重なりを有している点で真に自己整
合的であるとは言えないかもしれないが、それはステッ
パの持つ現状の位置合わせ裕度の程度であり、このこと
がトランジスタの特性を大きく変化させることはないと
期待される。
化物４４とわずかに重なりを有している点で真に自己整
合的であるとは言えないかもしれないが、それはステッ
パの持つ現状の位置合わせ裕度の程度であり、このこと
がトランジスタの特性を大きく変化させることはないと
期待される。
【００１５】図１から図８は本発明の好適実施例を示
し、またそれを作製するための方法を示す、断面図であ
る。図１はバイポーラトランジスタの断面図である。バ
イポーラトランジスタ１１はＮＭＯＳトランジスタ１３
を作製するのに使用されるのと同じエピタキシャル層で
あるエピタキシャル層１６中に作製される。この回路に
は、埋め込み酸化物層１０、Ｎ形シリコンエピタキシャ
ル層（コレクタ）１６、酸化物側壁３６、窒化物側壁３
８、ＴＥＯＳ側壁６８、酸化物層４４、Ｐ形能動ベース
４８、ＴＥＯＳ層５０、窒化物層５２、（層５０と５２
はエミッタポリとベースとの間の誘電体厚さを増やすた
めのオプションである）、Ｎ＋多結晶シリコンエミッタ
６０、エミッタとゲート内側側壁酸化物（ＴＥＯＳ）と
のスペーサ６６、エミッタポリ６０上の側壁酸化物スペ
ーサ６６に自己整合されたＰ＋外部ベース７２、エミッ
タとゲート外側側壁酸化物（ＴＥＯＳ）との間のスペー
サ７４、エミッタポリの外側上の外側側壁酸化物スペー
サ７４に自己整合されたＮ＋コレクタコンタクト７６、
を含んでいる。
し、またそれを作製するための方法を示す、断面図であ
る。図１はバイポーラトランジスタの断面図である。バ
イポーラトランジスタ１１はＮＭＯＳトランジスタ１３
を作製するのに使用されるのと同じエピタキシャル層で
あるエピタキシャル層１６中に作製される。この回路に
は、埋め込み酸化物層１０、Ｎ形シリコンエピタキシャ
ル層（コレクタ）１６、酸化物側壁３６、窒化物側壁３
８、ＴＥＯＳ側壁６８、酸化物層４４、Ｐ形能動ベース
４８、ＴＥＯＳ層５０、窒化物層５２、（層５０と５２
はエミッタポリとベースとの間の誘電体厚さを増やすた
めのオプションである）、Ｎ＋多結晶シリコンエミッタ
６０、エミッタとゲート内側側壁酸化物（ＴＥＯＳ）と
のスペーサ６６、エミッタポリ６０上の側壁酸化物スペ
ーサ６６に自己整合されたＰ＋外部ベース７２、エミッ
タとゲート外側側壁酸化物（ＴＥＯＳ）との間のスペー
サ７４、エミッタポリの外側上の外側側壁酸化物スペー
サ７４に自己整合されたＮ＋コレクタコンタクト７６、
を含んでいる。
【００１６】１．０μｍ ＣＭＯＳ／ＳＯＩプロセスの
流れの中へバイポーラＮＰＮ構造を統合するためのプロ
セスが図２から図８に示されており、それらにはバイポ
ーラ１３およびＮＭＯＳ１１トランジスタの断面が示さ
れている。このプロセスはＳＯＩの母材料（埋め込み酸
化物）１０からスタートし、その上に０．６ないし０．
８μｍのエピタキシャル層１６が取り付けられる。パッ
ド酸化物２０を成長させ、１，０００オングストローム
の窒化物層２２を堆積させた後、バイポーラコレクタ領
域の反転像がパターン加工され、窒化物がエッチングさ
れる。図２に示されたように、ＣＭＯＳトランジスタの
設計で要求されるようにエピタキシャルの厚さを約０．
３３μｍへ減らすために酸化物２４の成長が行われる。
窒化物２２の剥離の後、バイポーラコレクタ２６へ燐等
のイオンが注入され、アニールされる。酸化物層２４が
湿式のガラス溶剤（ｄｅｇｌａｚｅ）で除去される。次
にパッド酸化物２８の成長が行われて、続いて１，４０
０オングストロームの窒化物３０が堆積される。ここ
で、ＣＭＯＳおよびバイポーラメサ、１３および１１が
パターン加工され、酸化物／窒化物積層がエッチングさ
れる。ＮＭＯＳチャネルストップ３２を形成するため
の、パターン加工とホウ素等のイオンの注入（例えば、
０度で、３０ｋｅＶでの１．８Ｅ１３／ｃｍ2 と８０ｋ
ｅＶでの３．０Ｅ１３／ｃｍ2 の注入）の後、１，００
０オングストロームのＴＥＯＳ膜が堆積され、稠密化
（ｄｅｎｓｉｆｉｅｄ）され、エッチングされて、図３
に示すように、メサ積層上に側壁酸化物スペーサ３４が
形成される。
流れの中へバイポーラＮＰＮ構造を統合するためのプロ
セスが図２から図８に示されており、それらにはバイポ
ーラ１３およびＮＭＯＳ１１トランジスタの断面が示さ
れている。このプロセスはＳＯＩの母材料（埋め込み酸
化物）１０からスタートし、その上に０．６ないし０．
８μｍのエピタキシャル層１６が取り付けられる。パッ
ド酸化物２０を成長させ、１，０００オングストローム
の窒化物層２２を堆積させた後、バイポーラコレクタ領
域の反転像がパターン加工され、窒化物がエッチングさ
れる。図２に示されたように、ＣＭＯＳトランジスタの
設計で要求されるようにエピタキシャルの厚さを約０．
３３μｍへ減らすために酸化物２４の成長が行われる。
窒化物２２の剥離の後、バイポーラコレクタ２６へ燐等
のイオンが注入され、アニールされる。酸化物層２４が
湿式のガラス溶剤（ｄｅｇｌａｚｅ）で除去される。次
にパッド酸化物２８の成長が行われて、続いて１，４０
０オングストロームの窒化物３０が堆積される。ここ
で、ＣＭＯＳおよびバイポーラメサ、１３および１１が
パターン加工され、酸化物／窒化物積層がエッチングさ
れる。ＮＭＯＳチャネルストップ３２を形成するため
の、パターン加工とホウ素等のイオンの注入（例えば、
０度で、３０ｋｅＶでの１．８Ｅ１３／ｃｍ2 と８０ｋ
ｅＶでの３．０Ｅ１３／ｃｍ2 の注入）の後、１，００
０オングストロームのＴＥＯＳ膜が堆積され、稠密化
（ｄｅｎｓｉｆｉｅｄ）され、エッチングされて、図３
に示すように、メサ積層上に側壁酸化物スペーサ３４が
形成される。
【００１７】この時点で、メサを形成するためのシリコ
ンのエッチングが行われる。シリコンのエッチングの
後、メサ側壁上に２００オングストロームの酸化３６が
行われる。窒化物の除去の後、１５０オングストローム
の窒化物３８の堆積と、それに続く側壁形成のための
１，０００オングストロームのＴＥＯＳ４０堆積および
プラズマエッチングとによって側壁形成が完了する（図
４）。ＮＭＯＳおよびＰＭＯＳのしきい値電圧のための
注入とタンクのための注入とがマスク加工の後に行われ
る。例えば、ＮＭＯＳしきい値電圧とタンクのために
は、ホウ素イオン（例えば、２５ｋｅＶでの１．７Ｅ１
２／ｃｍ2 と８０ｋｅＶでの３．５Ｅ１２／ｃｍ2 ）の
注入、またＰＭＯＳしきい値電圧とタンクのためには燐
イオン（例えば、１８０ｋｅＶでの２．７Ｅ１２／ｃｍ
2 ）の注入が行われる。
ンのエッチングが行われる。シリコンのエッチングの
後、メサ側壁上に２００オングストロームの酸化３６が
行われる。窒化物の除去の後、１５０オングストローム
の窒化物３８の堆積と、それに続く側壁形成のための
１，０００オングストロームのＴＥＯＳ４０堆積および
プラズマエッチングとによって側壁形成が完了する（図
４）。ＮＭＯＳおよびＰＭＯＳのしきい値電圧のための
注入とタンクのための注入とがマスク加工の後に行われ
る。例えば、ＮＭＯＳしきい値電圧とタンクのために
は、ホウ素イオン（例えば、２５ｋｅＶでの１．７Ｅ１
２／ｃｍ2 と８０ｋｅＶでの３．５Ｅ１２／ｃｍ2 ）の
注入、またＰＭＯＳしきい値電圧とタンクのためには燐
イオン（例えば、１８０ｋｅＶでの２．７Ｅ１２／ｃｍ
2 ）の注入が行われる。
【００１８】メサ表面から不要な酸化物を除去した後、
２００オングストロームのゲート酸化物４４を成長さ
せ、続いて２，０００オングストロームの多結晶シリコ
ン４６を堆積させる。バイポーラベース４８とエミッタ
窓５４が形成される間にＭＯＳゲート酸化物４４が保護
されるように、分離した多結晶シリコン工程を採用して
いることを指摘しておく。ベース４８は、それの接合深
さを制限するためにゲート酸化の後に形成される。バイ
ポーラベース領域４８がパターン加工され、この領域か
らプラズマエッチングによって多結晶シリコンが除去さ
れる。次に、図５に示されたように、バイポーラトラン
ジスタのベースが、残っているゲート酸化物を通して注
入される。ベースはそれの接合深さを制限するためにゲ
ート酸化の後に形成される。次に、６００オングストロ
ームのＴＥＯＳ層５０が堆積され、続いて２００オング
ストロームの窒化物層５２が堆積される。ＴＥＯＳ層５
０と窒化物層５２とはエミッタポリとベースとの間の誘
電体厚さを増やすためのオプション層である。（図示さ
れていないが、これらの層は位置合わせをより厳密でな
くするために、メサの端部とわずかに重なるようにマス
クされることができる。）エミッタコンタクトがパター
ン加工されて、それによってエミッタ窓５４と、バイポ
ーラベース領域の残りの部分上のＴＥＯＳ／窒化物積層
５０および５２を残したすべてのＣＭＯＳ領域が開口さ
れる。第１の２，０００オングストロームの多結晶シリ
コン膜４６がエミッタのエッチング間、ＣＭＯＳメサを
保護する。このプロセスは、なんらＧＯＩ（ゲート酸化
物完全性）劣化の問題なしにバルクＢｉＣＭＯＳ用に用
いることができる。図６はエミッタのエッチングの後の
断面を示す。
２００オングストロームのゲート酸化物４４を成長さ
せ、続いて２，０００オングストロームの多結晶シリコ
ン４６を堆積させる。バイポーラベース４８とエミッタ
窓５４が形成される間にＭＯＳゲート酸化物４４が保護
されるように、分離した多結晶シリコン工程を採用して
いることを指摘しておく。ベース４８は、それの接合深
さを制限するためにゲート酸化の後に形成される。バイ
ポーラベース領域４８がパターン加工され、この領域か
らプラズマエッチングによって多結晶シリコンが除去さ
れる。次に、図５に示されたように、バイポーラトラン
ジスタのベースが、残っているゲート酸化物を通して注
入される。ベースはそれの接合深さを制限するためにゲ
ート酸化の後に形成される。次に、６００オングストロ
ームのＴＥＯＳ層５０が堆積され、続いて２００オング
ストロームの窒化物層５２が堆積される。ＴＥＯＳ層５
０と窒化物層５２とはエミッタポリとベースとの間の誘
電体厚さを増やすためのオプション層である。（図示さ
れていないが、これらの層は位置合わせをより厳密でな
くするために、メサの端部とわずかに重なるようにマス
クされることができる。）エミッタコンタクトがパター
ン加工されて、それによってエミッタ窓５４と、バイポ
ーラベース領域の残りの部分上のＴＥＯＳ／窒化物積層
５０および５２を残したすべてのＣＭＯＳ領域が開口さ
れる。第１の２，０００オングストロームの多結晶シリ
コン膜４６がエミッタのエッチング間、ＣＭＯＳメサを
保護する。このプロセスは、なんらＧＯＩ（ゲート酸化
物完全性）劣化の問題なしにバルクＢｉＣＭＯＳ用に用
いることができる。図６はエミッタのエッチングの後の
断面を示す。
【００１９】次に、短時間の酸化物除去の後、２，５０
０オングストロームの多結晶シリコン層が堆積され、砒
素（例えば、５０ｋｅＶで１Ｅ１６／ｃｍ2 ）や燐（例
えば、８０ｋｅＶで２Ｅ１５／ｃｍ2 ）のようなイオン
を注入することによってドープされる。この多結晶シリ
コン層はバイポーラエミッタ６０として作用し、また第
１の多結晶シリコン層と組み合わせられて４，５００オ
ングストロームの多結晶シリコンゲート６２を形成す
る。次に、図７に示すように、ゲートとエミッタがパタ
ーン加工され、多結晶シリコンがエッチングされる。パ
ターン加工とＰ（例えば、０度で、２０ｋｅＶでの１．
０Ｅ１３／ｃｍ2 のホウ素）およびＮ（例えば、０度
で、８０ｋｅＶでの８．０Ｅ１３／ｃｍ2 の燐）のＬＤ
Ｄ（低濃度にドープされたドレイン）注入の後、２，５
００オングストロームのＴＥＯＳ層が堆積され、エッチ
バックされて側壁酸化物スペーサ、６６と６８とが形成
される。次に３００オングストロームのＴＥＯＳスクリ
ーン酸化物（図示されていない）が堆積される。次に、
Ｐ＋（図示されていない）およびＮ＋のソース／ドレイ
ン（Ｓ／Ｄ）領域７０がパターン加工され、注入され
る。Ｐ＋のＳ／Ｄ領域に対してはホウ素（例えば、０度
で、２０ｋｅＶでの３．０Ｅ１５／ｃｍ2 ）等のイオン
が注入される。Ｎ＋のＳ／Ｄに対しては砒素（例えば、
０度で、１５０ｋｅＶでの３．０Ｅ１５／ｃｍ2 ）や燐
（例えば、０度で、１２０ｋｅＶでの５．０Ｅ１４／ｃ
ｍ2 ）等のイオンが注入される。Ｐ＋のＳ／Ｄ注入は外
部ベース７２をも形成する。
０オングストロームの多結晶シリコン層が堆積され、砒
素（例えば、５０ｋｅＶで１Ｅ１６／ｃｍ2 ）や燐（例
えば、８０ｋｅＶで２Ｅ１５／ｃｍ2 ）のようなイオン
を注入することによってドープされる。この多結晶シリ
コン層はバイポーラエミッタ６０として作用し、また第
１の多結晶シリコン層と組み合わせられて４，５００オ
ングストロームの多結晶シリコンゲート６２を形成す
る。次に、図７に示すように、ゲートとエミッタがパタ
ーン加工され、多結晶シリコンがエッチングされる。パ
ターン加工とＰ（例えば、０度で、２０ｋｅＶでの１．
０Ｅ１３／ｃｍ2 のホウ素）およびＮ（例えば、０度
で、８０ｋｅＶでの８．０Ｅ１３／ｃｍ2 の燐）のＬＤ
Ｄ（低濃度にドープされたドレイン）注入の後、２，５
００オングストロームのＴＥＯＳ層が堆積され、エッチ
バックされて側壁酸化物スペーサ、６６と６８とが形成
される。次に３００オングストロームのＴＥＯＳスクリ
ーン酸化物（図示されていない）が堆積される。次に、
Ｐ＋（図示されていない）およびＮ＋のソース／ドレイ
ン（Ｓ／Ｄ）領域７０がパターン加工され、注入され
る。Ｐ＋のＳ／Ｄ領域に対してはホウ素（例えば、０度
で、２０ｋｅＶでの３．０Ｅ１５／ｃｍ2 ）等のイオン
が注入される。Ｎ＋のＳ／Ｄに対しては砒素（例えば、
０度で、１５０ｋｅＶでの３．０Ｅ１５／ｃｍ2 ）や燐
（例えば、０度で、１２０ｋｅＶでの５．０Ｅ１４／ｃ
ｍ2 ）等のイオンが注入される。Ｐ＋のＳ／Ｄ注入は外
部ベース７２をも形成する。
【００２０】次に、バイポーラコレクタコンタクト７６
がパターン加工される。スクリーン酸化物のエッチング
の後、高濃度にドープされたコレクタコンタクト７６を
ベース領域４８よりも凹ますために、浅いシリコンのエ
ッチングが実施される。コレクタ側のシリコンのエッチ
ングはベースと高濃度にドープされたコレクタコンタク
トとを分離し、それによってコレクタベース接合のブレ
ークダウン電圧の劣化を阻止する。１，０００オングス
トロームのＴＥＯＳ層が堆積され、異方性エッチングが
施されて第２の側壁酸化物スペーサ７４が形成される。
次にバイポーラコレクタコンタクト７６がパターン加工
され、砒素や燐等のイオンが注入される（オプショ
ン）。工程を簡略化するために、このパターン加工と注
入はＭＯＳのＳ／Ｄと組み合わせることができる。この
構造はコレクタ抵抗を最小化するために埋め込み層を使
用しておらず、その代わりコレクタコンタクト７６をエ
ミッタ６０に位置合わせすることでこのことを実現して
いる点に注目すべきである。
がパターン加工される。スクリーン酸化物のエッチング
の後、高濃度にドープされたコレクタコンタクト７６を
ベース領域４８よりも凹ますために、浅いシリコンのエ
ッチングが実施される。コレクタ側のシリコンのエッチ
ングはベースと高濃度にドープされたコレクタコンタク
トとを分離し、それによってコレクタベース接合のブレ
ークダウン電圧の劣化を阻止する。１，０００オングス
トロームのＴＥＯＳ層が堆積され、異方性エッチングが
施されて第２の側壁酸化物スペーサ７４が形成される。
次にバイポーラコレクタコンタクト７６がパターン加工
され、砒素や燐等のイオンが注入される（オプショ
ン）。工程を簡略化するために、このパターン加工と注
入はＭＯＳのＳ／Ｄと組み合わせることができる。この
構造はコレクタ抵抗を最小化するために埋め込み層を使
用しておらず、その代わりコレクタコンタクト７６をエ
ミッタ６０に位置合わせすることでこのことを実現して
いる点に注目すべきである。
【００２１】図８はＳ／Ｄアニールサイクルが完了し、
スクリーン酸化物がエッチングされた後の断面を示す。
すべての拡散領域とゲートとを同時に覆うために二硅化
チタンが用いられる。標準的な多重レベル配線工程によ
ってこの処理の流れが完了する。
スクリーン酸化物がエッチングされた後の断面を示す。
すべての拡散領域とゲートとを同時に覆うために二硅化
チタンが用いられる。標準的な多重レベル配線工程によ
ってこの処理の流れが完了する。
【００２２】本発明は従来技術に比べていくつかの特長
を有するバイポーラトランジスタを提供する。（ｉ）開
示された設計は多結晶シリコンエッチングが単結晶シリ
コンのところで停止することを要求しない。（ii）バイ
ポーラトランジスタがＭＯＳＦＥＴと同じエピタキシャ
ル層中に構築される。(iii) 本設計は従来技術に比べて
放射線耐性に優れている。(iv)外部ベースに関してそう
であるように、拡散が埋め込み酸化物まで下方へ広がっ
ているため、寄生容量が低減される。
を有するバイポーラトランジスタを提供する。（ｉ）開
示された設計は多結晶シリコンエッチングが単結晶シリ
コンのところで停止することを要求しない。（ii）バイ
ポーラトランジスタがＭＯＳＦＥＴと同じエピタキシャ
ル層中に構築される。(iii) 本設計は従来技術に比べて
放射線耐性に優れている。(iv)外部ベースに関してそう
であるように、拡散が埋め込み酸化物まで下方へ広がっ
ているため、寄生容量が低減される。
【００２３】ここに、本発明の特定の実施例について説
明してきたが、それは本発明を制限する意図のものでは
ないことを理解されたい。例えば、好適実施例に示され
たＮＰＮバイポーラトランジスタはＰＮＰバイポーラト
ランジスタとして作製することも可能である。また、好
適実施例はＢｉＣＭＯＳ／ＳＯＩプロセスについて述べ
てきたが、本発明はバイポーラ／ＳＯＩプロセスにも使
用できる。更に、本プロセスはＳＯＩプロセスを伴わな
いバルクプロセスにも使用できる。本発明の数多くの実
施例が、本明細書の教えるところに従って、当業者には
明らかであろう。本発明は特許請求の範囲によってのみ
制限される。
明してきたが、それは本発明を制限する意図のものでは
ないことを理解されたい。例えば、好適実施例に示され
たＮＰＮバイポーラトランジスタはＰＮＰバイポーラト
ランジスタとして作製することも可能である。また、好
適実施例はＢｉＣＭＯＳ／ＳＯＩプロセスについて述べ
てきたが、本発明はバイポーラ／ＳＯＩプロセスにも使
用できる。更に、本プロセスはＳＯＩプロセスを伴わな
いバルクプロセスにも使用できる。本発明の数多くの実
施例が、本明細書の教えるところに従って、当業者には
明らかであろう。本発明は特許請求の範囲によってのみ
制限される。
【００２４】以上の説明に関して更に以下の項を開示す
る。 （１） 単結晶シリコン表面上に、縦型で、完全に自己
整合型のバイポーラトランジスタを作製するための方法
であって： ａ．前記シリコン表面上に酸化物表面を形成すること、
ｂ．前記酸化物表面中にエミッタコンタクト領域を開口
すること、ｃ．ポリの層を堆積すること、ｄ．前記ポリ
上にエッチング用レジストを取り付け、パターン加工し
て、それによって前記ポリの露出部分を提供すること、
ｅ．前記酸化物表面をエッチストップとして用いてポリ
の前記露出部分をエッチングすることであって、それに
よって未エッチのポリのエミッタコンタクトを形成する
こと、ｆ．前記シリコン表面の外部コレクタ部分をエッ
チングして凹み領域を提供すること、ｇ．前記エミッタ
コンタクト上にベース側エミッタ側壁とコレクタ側エミ
ッタ側壁とを形成すること、ｈ．前記ベース側エミッタ
側壁を用いて外部ベースを前記エミッタコンタクトに位
置合わせするように、外部ベースを形成すること、ｉ．
前記コレクタ側エミッタ側壁を用いて外部コレクタを前
記エミッタコンタクトに位置合わせするように、前記凹
み領域中に外部コレクタを形成すること、を含む方法。
る。 （１） 単結晶シリコン表面上に、縦型で、完全に自己
整合型のバイポーラトランジスタを作製するための方法
であって： ａ．前記シリコン表面上に酸化物表面を形成すること、
ｂ．前記酸化物表面中にエミッタコンタクト領域を開口
すること、ｃ．ポリの層を堆積すること、ｄ．前記ポリ
上にエッチング用レジストを取り付け、パターン加工し
て、それによって前記ポリの露出部分を提供すること、
ｅ．前記酸化物表面をエッチストップとして用いてポリ
の前記露出部分をエッチングすることであって、それに
よって未エッチのポリのエミッタコンタクトを形成する
こと、ｆ．前記シリコン表面の外部コレクタ部分をエッ
チングして凹み領域を提供すること、ｇ．前記エミッタ
コンタクト上にベース側エミッタ側壁とコレクタ側エミ
ッタ側壁とを形成すること、ｈ．前記ベース側エミッタ
側壁を用いて外部ベースを前記エミッタコンタクトに位
置合わせするように、外部ベースを形成すること、ｉ．
前記コレクタ側エミッタ側壁を用いて外部コレクタを前
記エミッタコンタクトに位置合わせするように、前記凹
み領域中に外部コレクタを形成すること、を含む方法。
【００２５】（２） 第１項記載の方法であって、前記
外部コレクタ部分のエッチングに先だって第１のコレク
タ側エミッタ側壁と第１のベース側エミッタ側壁とが形
成され、また前記外部コレクタ部分のエッチングの後に
第２のコレクタ側エミッタ側壁と第２のベース側エミッ
タ側壁とが形成されるようになっており、また前記第２
のベース側エミッタ側壁を外部ベースの位置合わせのた
めに用いて外部ベースが形成され、低レベル領域を形成
するための、前記シリコン表面の前記外部コレクタ部分
の前記エッチングが、前記第１のコレクタ側エミッタ側
壁に位置合わせされており、また外部コレクタの位置合
わせのために前記第２のコレクタ側エミッタ側壁を用い
て、前記低レベル領域中に外部コレクタが形成されるよ
うになった方法。
外部コレクタ部分のエッチングに先だって第１のコレク
タ側エミッタ側壁と第１のベース側エミッタ側壁とが形
成され、また前記外部コレクタ部分のエッチングの後に
第２のコレクタ側エミッタ側壁と第２のベース側エミッ
タ側壁とが形成されるようになっており、また前記第２
のベース側エミッタ側壁を外部ベースの位置合わせのた
めに用いて外部ベースが形成され、低レベル領域を形成
するための、前記シリコン表面の前記外部コレクタ部分
の前記エッチングが、前記第１のコレクタ側エミッタ側
壁に位置合わせされており、また外部コレクタの位置合
わせのために前記第２のコレクタ側エミッタ側壁を用い
て、前記低レベル領域中に外部コレクタが形成されるよ
うになった方法。
【００２６】（３） 第１項記載の方法であって、前記
シリコン表面の外部コレクタ部分をエッチングすること
は採用しているが、外部ベース部分についてはそうしな
いことによって、凹みを持つ外部コレクタを得るように
なった方法。
シリコン表面の外部コレクタ部分をエッチングすること
は採用しているが、外部ベース部分についてはそうしな
いことによって、凹みを持つ外部コレクタを得るように
なった方法。
【００２７】（４） 第３項記載の方法であって、更
に、前記エミッタコンタクト領域よりも広い面積を有す
るエミッタポリを提供するように前記レジストをパター
ン加工することを用いて、それによってエミッタ−ベー
ス重なり領域を生成するようになった方法。
に、前記エミッタコンタクト領域よりも広い面積を有す
るエミッタポリを提供するように前記レジストをパター
ン加工することを用いて、それによってエミッタ−ベー
ス重なり領域を生成するようになった方法。
【００２８】（５） 第４項記載の方法であって、更
に、前記エミッタ−ベース重なり領域中の前記酸化物表
面上に付加的な誘電体を用いて、それによって前記エミ
ッタポリと前記外部ベースとの間の容量を低減するよう
になった方法。
に、前記エミッタ−ベース重なり領域中の前記酸化物表
面上に付加的な誘電体を用いて、それによって前記エミ
ッタポリと前記外部ベースとの間の容量を低減するよう
になった方法。
【００２９】（６） 第１項記載の方法であって、ＭＯ
Ｓトランジスタが前記シリコン表面上に作製されるよう
になっており、前記方法が更に、前記ポリ上の前記エッ
チング用レジストをパターン加工して前記ポリの露出し
た反転像のゲート部分を提供すること、前記露出したポ
リを前記酸化物表面までエッチングして未エッチのポリ
ゲートを形成すること、ソース／ドレイン領域を前記ゲ
ートへ位置合わせするためにゲート側壁を用いるように
して前記ゲート上にゲート側壁を形成すること、の工程
を用い、それによって前記酸化物表面がゲート酸化物と
して使用され、またそれによって前記酸化物表面がＭＯ
Ｓおよびバイポーラの両方のシリコン表面上のポリエッ
チングに対するエッチストップとして作用すると共にゲ
ート酸化物としても働くようになった方法。
Ｓトランジスタが前記シリコン表面上に作製されるよう
になっており、前記方法が更に、前記ポリ上の前記エッ
チング用レジストをパターン加工して前記ポリの露出し
た反転像のゲート部分を提供すること、前記露出したポ
リを前記酸化物表面までエッチングして未エッチのポリ
ゲートを形成すること、ソース／ドレイン領域を前記ゲ
ートへ位置合わせするためにゲート側壁を用いるように
して前記ゲート上にゲート側壁を形成すること、の工程
を用い、それによって前記酸化物表面がゲート酸化物と
して使用され、またそれによって前記酸化物表面がＭＯ
Ｓおよびバイポーラの両方のシリコン表面上のポリエッ
チングに対するエッチストップとして作用すると共にゲ
ート酸化物としても働くようになった方法。
【００３０】（７） 第１項記載の方法であって、前記
外部コレクタ部分のエッチングに先だって第１のベース
側エミッタ側壁と第１のコレクタ側エミッタ側壁とが形
成され、また前記外部コレクタ部分のエッチングの後に
第２のベース側エミッタ側壁と第２のコレクタ側エミッ
タ側壁とが形成されるようになっており、外部ベースの
位置合わせのために前記第１のベース側エミッタ側壁を
もちいることによって外部ベースがドープされ、また低
レベル領域を形成するための前記シリコン表面の前記外
部コレクタ部分の前記エッチングが前記第１のコレクタ
側エミッタ側壁に位置合わせされており、更に外部コレ
クタの位置合わせのために前記第２のコレクタ側エミッ
タ側壁を用いて前記低レベル領域中の前記外部コレクタ
がドープされるようになった方法。
外部コレクタ部分のエッチングに先だって第１のベース
側エミッタ側壁と第１のコレクタ側エミッタ側壁とが形
成され、また前記外部コレクタ部分のエッチングの後に
第２のベース側エミッタ側壁と第２のコレクタ側エミッ
タ側壁とが形成されるようになっており、外部ベースの
位置合わせのために前記第１のベース側エミッタ側壁を
もちいることによって外部ベースがドープされ、また低
レベル領域を形成するための前記シリコン表面の前記外
部コレクタ部分の前記エッチングが前記第１のコレクタ
側エミッタ側壁に位置合わせされており、更に外部コレ
クタの位置合わせのために前記第２のコレクタ側エミッ
タ側壁を用いて前記低レベル領域中の前記外部コレクタ
がドープされるようになった方法。
【００３１】（８） 絶縁された基板上に完全に自己整
合されて作製されるバイポーラトランジスタであって、
ａ．絶縁体上のバイポーラメサ、ｂ．前記メサ上のエミ
ッタコンタクト、ｃ．前記エミッタ上のベース側エミッ
タ側壁とコレクタ側エミッタ側壁、ｄ．前記ベース側エ
ミッタ側壁に位置合わせされた外部ベース、ｅ．前記メ
サの外部ベース部分よりも下のレベルにあって、前記コ
レクタ側エミッタ側壁に位置合わせされた前記メサの外
部コレクタ部分、を含むトランジスタ。
合されて作製されるバイポーラトランジスタであって、
ａ．絶縁体上のバイポーラメサ、ｂ．前記メサ上のエミ
ッタコンタクト、ｃ．前記エミッタ上のベース側エミッ
タ側壁とコレクタ側エミッタ側壁、ｄ．前記ベース側エ
ミッタ側壁に位置合わせされた外部ベース、ｅ．前記メ
サの外部ベース部分よりも下のレベルにあって、前記コ
レクタ側エミッタ側壁に位置合わせされた前記メサの外
部コレクタ部分、を含むトランジスタ。
【００３２】（９） 第８項記載のトランジスタであっ
て、前記エミッタポリが前記エミッタコンタクト領域よ
りも広い面積を持ち、それによってエミッタ−ベース重
なり領域が生成され、前記酸化物表面が前記重なり領域
中で前記エミッタポリよりも下のレベルにあるようにな
ったトランジスタ。
て、前記エミッタポリが前記エミッタコンタクト領域よ
りも広い面積を持ち、それによってエミッタ−ベース重
なり領域が生成され、前記酸化物表面が前記重なり領域
中で前記エミッタポリよりも下のレベルにあるようにな
ったトランジスタ。
【００３３】（１０） 第８項記載のトランジスタであ
って、前記エミッタ−ベース重なり領域中の前記酸化物
表面上をＴＥＯＳ層と窒化物層が覆い、それによって前
記エミッタポリと前記外部ベースとの間の容量が低減さ
れるトランジスタ。
って、前記エミッタ−ベース重なり領域中の前記酸化物
表面上をＴＥＯＳ層と窒化物層が覆い、それによって前
記エミッタポリと前記外部ベースとの間の容量が低減さ
れるトランジスタ。
【００３４】（１１） ＳＯＩ（絶縁体上のシリコン）
基板上に使用するための自己整合型のバイポーラ構造１
１について述べている。本構造はポリのエッチングとそ
のエッチングが単結晶シリコンで停止することを要求し
ない。本発明はまた、絶縁された基板上にＭＯＳトラン
ジスタと、縦型で完全に自己整合されたバイポーラトラ
ンジスタとを作製するプロセスを開示している。本プロ
セスは：絶縁体１０上にエピタキシャルシリコン層１６
を形成し、前記エピキシャルシリコン層１６をエッチン
グしてバイポーラメサとＭＯＳメサを形成すること；前
記メサ上に酸化物表面を形成すること；前記バイポーラ
メサの酸化物表面中にエミッタコンタクト領域を開口す
ること；ポリの層を堆積すること；前記ポリ上にエッチ
ング用レジストを取り付け、パターン加工し、それによ
って前記バイポーラメサ上にポリの露出領域を作るこ
と；前記酸化物表面をエッチストップとして使用してポ
リの前記露出領域をエッチングし、それによって未エッ
チポリのエミッタコンタクト６０を形成すること；前記
メサの外部コレクタ部分７６をエッチングして、凹み領
域を作ること；前記エミッタコンタクト上にベース側エ
ミッタ側壁７４とコレクタ側エミッタ側壁７４を形成す
ること；前記ベース側エミッタ側壁を用いて外部ベース
７２を前記エミッタコンタクト６０に揃えるように外部
ベース７２を形成すること；前記コレクタ側エミッタ側
壁７４を用いて外部コレクタ７６を前記エミッタコンタ
クト６０へ揃えるように前記凹み領域中に外部コレクタ
７６を形成すること、を含んでいる。
基板上に使用するための自己整合型のバイポーラ構造１
１について述べている。本構造はポリのエッチングとそ
のエッチングが単結晶シリコンで停止することを要求し
ない。本発明はまた、絶縁された基板上にＭＯＳトラン
ジスタと、縦型で完全に自己整合されたバイポーラトラ
ンジスタとを作製するプロセスを開示している。本プロ
セスは：絶縁体１０上にエピタキシャルシリコン層１６
を形成し、前記エピキシャルシリコン層１６をエッチン
グしてバイポーラメサとＭＯＳメサを形成すること；前
記メサ上に酸化物表面を形成すること；前記バイポーラ
メサの酸化物表面中にエミッタコンタクト領域を開口す
ること；ポリの層を堆積すること；前記ポリ上にエッチ
ング用レジストを取り付け、パターン加工し、それによ
って前記バイポーラメサ上にポリの露出領域を作るこ
と；前記酸化物表面をエッチストップとして使用してポ
リの前記露出領域をエッチングし、それによって未エッ
チポリのエミッタコンタクト６０を形成すること；前記
メサの外部コレクタ部分７６をエッチングして、凹み領
域を作ること；前記エミッタコンタクト上にベース側エ
ミッタ側壁７４とコレクタ側エミッタ側壁７４を形成す
ること；前記ベース側エミッタ側壁を用いて外部ベース
７２を前記エミッタコンタクト６０に揃えるように外部
ベース７２を形成すること；前記コレクタ側エミッタ側
壁７４を用いて外部コレクタ７６を前記エミッタコンタ
クト６０へ揃えるように前記凹み領域中に外部コレクタ
７６を形成すること、を含んでいる。
【図１】バイポーラトランジスタを埋め込み酸化物層の
表面上の単結晶エピタキシャル層中に作製した、本発明
の好適実施例を示す断面図。
表面上の単結晶エピタキシャル層中に作製した、本発明
の好適実施例を示す断面図。
【図２】ＮＭＯＳトランジスタと一緒にバイポーラトラ
ンジスタを埋め込み酸化物層の表面上の単結晶エピタキ
シャル層中に作製する、本発明の好適実施例のプロセス
工程を示す断面図。
ンジスタを埋め込み酸化物層の表面上の単結晶エピタキ
シャル層中に作製する、本発明の好適実施例のプロセス
工程を示す断面図。
【図３】ＮＭＯＳトランジスタと一緒にバイポーラトラ
ンジスタを埋め込み酸化物層の表面上の単結晶エピタキ
シャル層中に作製する、本発明の好適実施例のプロセス
工程を示す断面図。
ンジスタを埋め込み酸化物層の表面上の単結晶エピタキ
シャル層中に作製する、本発明の好適実施例のプロセス
工程を示す断面図。
【図４】ＮＭＯＳトランジスタと一緒にバイポーラトラ
ンジスタを埋め込み酸化物層の表面上の単結晶エピタキ
シャル層中に作製する、本発明の好適実施例のプロセス
工程を示す断面図。
ンジスタを埋め込み酸化物層の表面上の単結晶エピタキ
シャル層中に作製する、本発明の好適実施例のプロセス
工程を示す断面図。
【図５】ＮＭＯＳトランジスタと一緒にバイポーラトラ
ンジスタを埋め込み酸化物層の表面上の単結晶エピタキ
シャル層中に作製する、本発明の好適実施例のプロセス
工程を示す断面図。
ンジスタを埋め込み酸化物層の表面上の単結晶エピタキ
シャル層中に作製する、本発明の好適実施例のプロセス
工程を示す断面図。
【図６】ＮＭＯＳトランジスタと一緒にバイポーラトラ
ンジスタを埋め込み酸化物層の表面上の単結晶エピタキ
シャル層中に作製する、本発明の好適実施例のプロセス
工程を示す断面図。
ンジスタを埋め込み酸化物層の表面上の単結晶エピタキ
シャル層中に作製する、本発明の好適実施例のプロセス
工程を示す断面図。
【図７】ＮＭＯＳトランジスタと一緒にバイポーラトラ
ンジスタを埋め込み酸化物層の表面上の単結晶エピタキ
シャル層中に作製する、本発明の好適実施例のプロセス
工程を示す断面図。
ンジスタを埋め込み酸化物層の表面上の単結晶エピタキ
シャル層中に作製する、本発明の好適実施例のプロセス
工程を示す断面図。
【図８】ＮＭＯＳトランジスタと一緒にバイポーラトラ
ンジスタを埋め込み酸化物層の表面上の単結晶エピタキ
シャル層中に作製する、本発明の好適実施例のプロセス
工程を示す断面図。
ンジスタを埋め込み酸化物層の表面上の単結晶エピタキ
シャル層中に作製する、本発明の好適実施例のプロセス
工程を示す断面図。
１０ 埋め込み酸化物層 １１ バイポーラトランジスタ １３ ＮＭＯＳトランジスタ １６ エピタキシャル層 ２０ パッド酸化物 ２２ 窒化物層 ２４ 酸化物 ２６ バイポーラコレクタ ２８ パッド酸化物 ３０ 窒化物 ３２ チャネルストップ ３４ スペーサ ３６ 酸化物側壁 ３８ 窒化物側壁 ４０ ＴＥＯＳ ４４ 酸化物層 ４６ ポリ膜 ４８ バイポーラベース ５０ ＴＥＯＳ層 ５２ 窒化物層 ５４ エミッタ窓 ６０ エミッタポリ ６２ ポリゲート ６６ スペーサ ６８ ＴＥＯＳ側壁 ７０ Ｓ／Ｄ領域 ７２ 外部ベース ７４ スペーサ ７６ コレクタコンタクト
Claims (2)
- 【請求項１】 単結晶シリコン表面上に、縦型で完全に
自己整合型のバイポーラトランジスタを作製するための
方法であって： ａ．前記シリコン表面上に酸化物表面を形成すること、 ｂ．前記酸化物表面中にエミッタコンタクト領域を開口
すること、 ｃ．ポリの層を堆積すること、 ｄ．前記ポリ上にエッチング用レジストを取り付け、パ
ターン加工して、それによって前記ポリの露出部分を提
供すること、 ｅ．前記酸化物表面をエッチストップとして用いてポリ
の前記露出部分をエッチングすることであって、それに
よって未エッチのポリのエミッタコンタクトを形成する
こと、 ｆ．前記シリコン表面の外部コレクタ部分をエッチング
して凹み領域を提供すること、 ｇ．前記エミッタコンタクト上にベース側エミッタ側壁
とコレクタ側エミッタ側壁とを形成すること、 ｈ．前記ベース側エミッタ側壁を用いて外部ベースを前
記エミッタコンタクトに位置合わせするように、外部ベ
ースを形成すること、 ｉ．前記コレクタ側エミッタ側壁を用いて外部コレクタ
を前記エミッタコンタクトに位置合わせするように、前
記凹み領域中に外部コレクタを形成すること、を含む方
法。 - 【請求項２】 絶縁された基板上に完全に自己整合され
て作製されるバイポーラトランジスタであって、 ａ．絶縁体上のバイポーラメサ、 ｂ．前記メサ上のエミッタコンタクト、 ｃ．前記エミッタ上のベース側エミッタ側壁とコレクタ
側エミッタ側壁、 ｄ．前記ベース側エミッタ側壁に位置合わせされた外部
ベース、 ｅ．前記メサの外部ベース部分よりも下のレベルにあっ
て、前記コレクタ側エミッタ側壁に位置合わせされた前
記メサの外部コレクタ部分、 を含むトランジスタ。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US07/583,422 US5087580A (en) | 1990-09-17 | 1990-09-17 | Self-aligned bipolar transistor structure and fabrication process |
| US583422 | 1990-09-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0689900A true JPH0689900A (ja) | 1994-03-29 |
| JP3372557B2 JP3372557B2 (ja) | 2003-02-04 |
Family
ID=24333032
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23655791A Expired - Fee Related JP3372557B2 (ja) | 1990-09-17 | 1991-09-17 | 自己整合型バイポーラトランジスタ製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5087580A (ja) |
| EP (1) | EP0476380B1 (ja) |
| JP (1) | JP3372557B2 (ja) |
| DE (1) | DE69132570T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007306025A (ja) * | 2000-08-03 | 2007-11-22 | Agere Systems Guardian Corp | エミッタ−ベーススペーサ領域中に低ｋ材料を有するバイポーラトランジスタの作製方法 |
Families Citing this family (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5344785A (en) * | 1992-03-13 | 1994-09-06 | United Technologies Corporation | Method of forming high speed, high voltage fully isolated bipolar transistors on a SOI substrate |
| US5273915A (en) * | 1992-10-05 | 1993-12-28 | Motorola, Inc. | Method for fabricating bipolar junction and MOS transistors on SOI |
| EP0632491A3 (de) * | 1993-07-02 | 1996-09-11 | Siemens Ag | Herstellungsverfahren für lateralen Bipolartransistor. |
| US5362659A (en) * | 1994-04-25 | 1994-11-08 | The United States Of America As Represented By The Secretary Of The Navy | Method for fabricating vertical bipolar junction transistors in silicon bonded to an insulator |
| DE4418206C2 (de) * | 1994-05-25 | 1999-01-14 | Siemens Ag | CMOS-kompatibler Bipolartransistor und Herstellungsverfahren desselben |
| US5583059A (en) * | 1994-06-01 | 1996-12-10 | International Business Machines Corporation | Fabrication of vertical SiGe base HBT with lateral collector contact on thin SOI |
| US5610087A (en) * | 1995-11-09 | 1997-03-11 | Taiwan Semiconductor Manufacturing Company Ltd. | Method for fabricating narrow base width lateral bipolar junction transistor, on SOI layer |
| WO1997024757A1 (en) * | 1995-12-28 | 1997-07-10 | Philips Electronics N.V. | A method of manufacturing a self-aligned vertical bipolar transistor on an soi |
| US5792678A (en) * | 1996-05-02 | 1998-08-11 | Motorola, Inc. | Method for fabricating a semiconductor on insulator device |
| US5946582A (en) * | 1997-01-07 | 1999-08-31 | Telcordia Technologies, Inc. | Method of making an InP-based heterojunction bipolar transistor with reduced base-collector capacitance |
| US6285044B1 (en) | 1997-01-08 | 2001-09-04 | Telcordia Technologies, Inc. | InP-based heterojunction bipolar transistor with reduced base-collector capacitance |
| US5952695A (en) * | 1997-03-05 | 1999-09-14 | International Business Machines Corporation | Silicon-on-insulator and CMOS-on-SOI double film structures |
| DE19842106A1 (de) | 1998-09-08 | 2000-03-09 | Inst Halbleiterphysik Gmbh | Vertikaler Bipolartransistor und Verfahren zu seiner Herstellung |
| KR100350764B1 (ko) | 1998-12-30 | 2002-11-18 | 주식회사 하이닉스반도체 | 반도체소자의 제조방법 |
| US6890827B1 (en) * | 1999-01-13 | 2005-05-10 | Agere Systems Inc. | Method of fabricating a silicon on insulator transistor structure for imbedded DRAM |
| IT1308063B1 (it) * | 1999-05-28 | 2001-11-29 | St Microelectronics Srl | Procedimento per la realizzazione di una fetta di materialesemiconduttore comprendente regioni di potenza dielettricamente |
| US6492211B1 (en) | 2000-09-07 | 2002-12-10 | International Business Machines Corporation | Method for novel SOI DRAM BICMOS NPN |
| US6790722B1 (en) | 2000-11-22 | 2004-09-14 | International Business Machines Corporation | Logic SOI structure, process and application for vertical bipolar transistor |
| CN1147935C (zh) * | 2000-12-18 | 2004-04-28 | 黄敞 | 互补偶载场效应晶体管及其片上系统 |
| US6469350B1 (en) * | 2001-10-26 | 2002-10-22 | International Business Machines Corporation | Active well schemes for SOI technology |
| US6703685B2 (en) * | 2001-12-10 | 2004-03-09 | Intel Corporation | Super self-aligned collector device for mono-and hetero bipolar junction transistors |
| DE10202291A1 (de) * | 2002-01-22 | 2003-08-07 | Infineon Technologies Ag | Bipolartransistor mit niederohmigem Basisanschluß |
| SE527487C2 (sv) * | 2004-03-02 | 2006-03-21 | Infineon Technologies Ag | En metod för framställning av en kondensator och en monolitiskt integrerad krets innefattande en sådan kondensator |
| EP1575094B1 (en) * | 2004-03-12 | 2008-09-17 | Infineon Technologies AG | Bipolar transistor |
| EP1630863B1 (en) * | 2004-08-31 | 2014-05-14 | Infineon Technologies AG | Method of fabricating a monolithically integrated vertical semiconducting device in an soi substrate |
| US20080001234A1 (en) * | 2006-06-30 | 2008-01-03 | Kangguo Cheng | Hybrid Field Effect Transistor and Bipolar Junction Transistor Structures and Methods for Fabricating Such Structures |
| US7482672B2 (en) * | 2006-06-30 | 2009-01-27 | International Business Machines Corporation | Semiconductor device structures for bipolar junction transistors |
| CN101719508B (zh) * | 2009-11-10 | 2013-09-04 | 上海宏力半导体制造有限公司 | 一种薄soi纵向双极型晶体管及其制造方法 |
| CN102104063B (zh) * | 2009-12-17 | 2012-10-31 | 中国科学院上海微系统与信息技术研究所 | 一种soi纵向双极晶体管及其制作方法 |
| US9111986B2 (en) | 2014-01-09 | 2015-08-18 | International Business Machines Corporation | Self-aligned emitter-base-collector bipolar junction transistors with a single crystal raised extrinsic base |
| US9312370B2 (en) | 2014-06-10 | 2016-04-12 | Globalfoundries Inc. | Bipolar transistor with extrinsic base region and methods of fabrication |
| US9570564B2 (en) | 2014-08-05 | 2017-02-14 | Globalfoundries Inc. | Self-aligned emitter-base bipolar junction transistor with reduced base resistance and base-collector capacitance |
| US9768231B2 (en) * | 2016-02-12 | 2017-09-19 | Globalfoundries Singapore Pte. Ltd. | High density multi-time programmable resistive memory devices and method of forming thereof |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4002501A (en) * | 1975-06-16 | 1977-01-11 | Rockwell International Corporation | High speed, high yield CMOS/SOS process |
| EP0222215B1 (en) * | 1985-10-23 | 1991-10-16 | Hitachi, Ltd. | Polysilicon mos transistor and method of manufacturing the same |
| US4775641A (en) * | 1986-09-25 | 1988-10-04 | General Electric Company | Method of making silicon-on-sapphire semiconductor devices |
| US4753896A (en) * | 1986-11-21 | 1988-06-28 | Texas Instruments Incorporated | Sidewall channel stop process |
| DE3882251T2 (de) * | 1987-01-30 | 1993-10-28 | Texas Instruments Inc | Verfahren zum Herstellen eines bipolaren Transistors unter Verwendung von CMOS-Techniken. |
| US4863878A (en) * | 1987-04-06 | 1989-09-05 | Texas Instruments Incorporated | Method of making silicon on insalator material using oxygen implantation |
| US4897703A (en) * | 1988-01-29 | 1990-01-30 | Texas Instruments Incorporated | Recessed contact bipolar transistor and method |
| US4899202A (en) * | 1988-07-08 | 1990-02-06 | Texas Instruments Incorporated | High performance silicon-on-insulator transistor with body node to source node connection |
| US4906587A (en) * | 1988-07-29 | 1990-03-06 | Texas Instruments Incorporated | Making a silicon-on-insulator transistor with selectable body node to source node connection |
| US4957875A (en) * | 1988-08-01 | 1990-09-18 | International Business Machines Corporation | Vertical bipolar transistor |
-
1990
- 1990-09-17 US US07/583,422 patent/US5087580A/en not_active Expired - Fee Related
-
1991
- 1991-08-28 DE DE69132570T patent/DE69132570T2/de not_active Expired - Fee Related
- 1991-08-28 EP EP91114434A patent/EP0476380B1/en not_active Expired - Lifetime
- 1991-09-17 JP JP23655791A patent/JP3372557B2/ja not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007306025A (ja) * | 2000-08-03 | 2007-11-22 | Agere Systems Guardian Corp | エミッタ−ベーススペーサ領域中に低ｋ材料を有するバイポーラトランジスタの作製方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| DE69132570D1 (de) | 2001-05-10 |
| US5087580A (en) | 1992-02-11 |
| JP3372557B2 (ja) | 2003-02-04 |
| EP0476380A1 (en) | 1992-03-25 |
| EP0476380B1 (en) | 2001-04-04 |
| DE69132570T2 (de) | 2001-10-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0689900A (ja) | 自己整合型バイポーラトランジスタ製造方法 | |
| US5294823A (en) | SOI BICMOS process | |
| US4902639A (en) | Process for making BiCMOS integrated circuit having a shallow trench bipolar transistor with vertical base contacts | |
| JPH0744232B2 (ja) | Ｂｉ―ＣＭＯＳデバイス製造方法 | |
| JP2005244224A (ja) | 薄い埋め込み酸化膜（ｂｏｘ）上に反転コレクタを備える、低基板バイアス動作用極薄ｓｏｉバイポーラ・トランジスタおよびその方法 | |
| US6232649B1 (en) | Bipolar silicon-on-insulator structure and process | |
| JPH04276653A (ja) | 集積回路デバイスの製造プロセス | |
| JP2970637B2 (ja) | 誘電体分離バイポーラ・トランジスタ | |
| US7456070B2 (en) | Method of fabricating a bipolar transistor with high breakdown voltage collector | |
| JP2824263B2 (ja) | 高電圧併合バイポーラ／ｃｍｏｓ集積回路 | |
| JPH05190780A (ja) | バイポーラｍｏｓ併合トランジスタを有する半導体デバイスとその製造方法 | |
| US5049513A (en) | Bi CMOS/SOI process flow | |
| EP0233202B1 (en) | Fabricating a semiconductor device with buried oxide | |
| JP2002533924A (ja) | 半導体部材とその製造方法 | |
| US5904535A (en) | Method of fabricating a bipolar integrated structure | |
| JP2587444B2 (ja) | Ｃｍｏｓ技術を用いたバイポーラ・トランジスタとその製造方法 | |
| US6043130A (en) | Process for forming bipolar transistor compatible with CMOS utilizing tilted ion implanted base | |
| JP2748988B2 (ja) | 半導体装置とその製造方法 | |
| US4983531A (en) | Method of fabricating a single polysilicon bipolar transistor which is compatible with a method of fabricating CMOS transistors | |
| JPH0557741B2 (ja) | ||
| JPH04221835A (ja) | バイポーラ・トランジスタとその製法 | |
| JP4444786B2 (ja) | ＢｉＣＭＯＳ製造方法 | |
| KR100188093B1 (ko) | 고속 바이 시 모스 트랜지스터 및 그 제조 방법 | |
| JP3062028B2 (ja) | 半導体装置の製造方法 | |
| JP3164375B2 (ja) | トランジスタを形成する方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20071122 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20081122 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091122 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091122 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101122 Year of fee payment: 8 |
|
| LAPS | Cancellation because of no payment of annual fees |