JP2005244224A - 薄い埋め込み酸化膜（ｂｏｘ）上に反転コレクタを備える、低基板バイアス動作用極薄ｓｏｉバイポーラ・トランジスタおよびその方法 - Google Patents
薄い埋め込み酸化膜（ｂｏｘ）上に反転コレクタを備える、低基板バイアス動作用極薄ｓｏｉバイポーラ・トランジスタおよびその方法 Download PDFInfo
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Abstract
【課題】不純物ドープ・コレクタを備えない「コレクタ無し」シリコン・オン・インシュレータ（ＳＯＩ）バイポーラ接合トランジスタ（ＢＪＴ）を提供すること。
【解決手段】本発明のバイポーラ・トランジスタは、バイアス電圧を受ける導電性裏側電極と、この導電性裏側電極の上に位置する絶縁層と、第１導電型のドーパントを含有するベース、およびこのベースに隣接し第２導電型のドーパントを含有する外因性コレクタを備え、さらに絶縁層の上に位置する第１半導体層と、ベースの一部分の上に位置し第２導電型のドーパントを含有する第２半導体層を備えるエミッタとを備える。この導電性裏側電極にバイアスがかけられて、ベース中に第１半導体層と絶縁層の界面で反転電荷層が形成される。
【選択図】図３
【解決手段】本発明のバイポーラ・トランジスタは、バイアス電圧を受ける導電性裏側電極と、この導電性裏側電極の上に位置する絶縁層と、第１導電型のドーパントを含有するベース、およびこのベースに隣接し第２導電型のドーパントを含有する外因性コレクタを備え、さらに絶縁層の上に位置する第１半導体層と、ベースの一部分の上に位置し第２導電型のドーパントを含有する第２半導体層を備えるエミッタとを備える。この導電性裏側電極にバイアスがかけられて、ベース中に第１半導体層と絶縁層の界面で反転電荷層が形成される。
【選択図】図３
Description
本発明は、半導体デバイスに関し、より詳細には不純物がドープされたコレクタを備えないバーチカル・バイポーラ・トランジスタに関する。その代わりに、本発明のバイポーラ・トランジスタは、コレクタとして少数キャリアを含有する。本発明は、このようなバーチカル・バイポーラ・トランジスタの形成方法も提供する。
半導体業界では、この数十年間、無線周波数（ＲＦ）／アナログおよびワイアレス／ファイバ・ベース通信の大量の応用分野のために、バイポーラ・トランジスタと相補形金属酸化膜半導体（ＣＭＯＳ）が一体化されたデバイス（以後Ｂｉ／ＣＭＯＳ）を、よりコスト効率よく製作するための解決策を追求してきた。Ｓｉ／ＳｉＧｅ ＢｉＣＭＯＳ技術が、幅広く使用され大変成功している。しかし、ＣＭＯＳには（デバイスの小型化のため）より低電力用でより高速用の薄いシリコン・オン・インシュレータ（ＳＯＩ）基板が採用されるので、従来のバイポーラ接合トランジスタ（ＢＪＴ）の厚いサブコレクタが高性能ＳＯＩ ＣＭＯＳデバイスの集積に適合しなくなる。
ＳＯＩ ＣＭＯＳと一体化するのを容易にするためにＳＯＩ ＢＪＴが提案され研究されてきた。たとえば、エス、パルク（S. Parke）らの「相補形ラテラルＢＪＴを有する多目的ＳＯＩ ＣＭＯＳ技術（A versatile, SOI CMOStechnology with complementary lateral BJT's）」（ＩＥＤＭ１９９２技術ダイジェスト、１９９２年１２月１３〜１６日、頁４５３〜４５６）、ヴィー、エム、シー、チェン（V.M.C.Chen）らの「低電力ＢｉＣＭＯＳ用の、薄膜ＳＯＩ基板上の低サーマル・バジェット、完全自己整合ラテラルＢＪＴ（A low thermal budget,fully self-aligned lateral BJT on thin film SOI substrate for lower powerBiCMOS applications）」（ＶＬＳＴ技術１９９５、１９９５年６月６〜８日のＶＬＳＩ技術シンポジウム１９９５の技術論文のダイジェスト、頁１３３、１３４））、ティー、シノ（T.Shino）ら、「自己整合外部ベース形成技術を使用する３１ＧＨｚｆｍａｘＳＯＩ上ラテラルＢＪＴ（A 31 GHz fmaxlateral BJT on SOI using self-aligned external base formation technology）」（１９９８年１２月６〜９日、電子デバイス会議１９９８、ＩＥＤＭ‘９８技術ダイジェスト、インターナショナル、頁９５３〜９５６）、ティー、ヤマダ（T.Yamada）ら、「金属裏張り単結晶シリコン外部ベースを有する、低電力／低コストＲＦ用の新規で高性能なＳＯＩ上ラテラルＢＪＴ（A novelhigh-performance lateral BJT on SOI with metal-backed single-silicon externalbase for low-power/low-cost RF applications）」（１９９９年、バイポーラ／ＢｉＣＭＯＳ回路および技術会議１９９９、紀要１９９９、頁１２９〜１３２）、およびティー、シノ（T.Shino）ら、「自己整合外部ベースを有する、２ＧＨｚＲＦ用ＳＯＩラテラルＢＪＴの高周波特性の解析（Analysis on High-FrequencyCharacteristics of SOI Lateral BJTs with Self-Aligned External Base for 2-GHzRF Applications）」（２００２年、ＩＥＥＥ、ＴＥＤ、第４９巻、３号、頁４１４）を参照されたい。
ラテラルＳＯＩ ＢＪＴデバイスは、ＳＯＩ ＣＭＯＳと容易に一体化されているが、このようなデバイスの性能は、極めて限られている。その理由は、このラテラルＳＯＩ ＢＪＴのベース幅がリソグラフィによって決まるからである。したがって、電子ビーム技術等のより進んだ、より高価なリソグラフィ技術なしでは容易に小型化（３０ｎｍ未満）できない。
別のタイプのＳＯＩ ＢＪＴも提案されているが、それは完全に空乏化したコレクタを有するバーチカルＳＯＩ ＳｉＧｅバイポーラ・デバイスであり、より高いベース・コレクタ間降伏電圧、より高いアーリー電圧、およびベース開でのコレクタ・エミッタ間降伏電圧（ＢＶＣＥＯ）とカットオフ周波数ｆＴとのより優れたトレードオフ関係を示すことが実証されている。たとえば、ティー、ニン（T. Ning）の米国公開特許公報第２００２／００８９０３８号、および同一譲受人に譲渡された２００２年１２月２４日出願の米国特許出願第１０／３２８，６９４号を参照されたい。しかし、これらのバーチカルＳＯＩ ＢＪＴとＳＯＩ ＣＭＯＳの一体化プロセスは依然として極めて複雑であり高コストになる。
米国公開特許公報第２００２／００８９０３８号
米国特許出願第１０／３２８，６９４号
エス、パルク（S. Parke）ら、「相補形ラテラルＢＪＴを有する多目的ＳＯＩＣＭＯＳ技術（Aversatile, SOI CMOS technology with complementary lateral BJT's）」、ＩＥＤＭ１９９２技術ダイジェスト、１９９２年１２月１３〜１６日、頁４５３〜４５６
ヴィー、エム、シー、チェン（V.M.C. Chen）ら、「低電力ＢｉＣＭＯＳ用の、薄膜ＳＯＩ基板上の低サーマル・バジェット、完全自己整合ラテラルＢＪＴ（Alow thermal budget, fully self-aligned lateral BJT on thin film SOI substratefor lower power BiCMOS applications）」、ＶＬＳＴ技術１９９５、１９９５年６月６〜８日のＶＬＳＩ技術シンポジウム１９９５の技術論文のダイジェスト、頁１３３、１３４
ティー、シノ（T. Shino）ら、「自己整合外部ベース形成技術を使用する３１ＧＨｚｆｍａｘＳＯＩ上ラテラルＢＪＴ（A31 GHz fmax lateral BJT on SOI using self-aligned external base formationtechnology）」、１９９８年１２月６〜９日、電子デバイス会議１９９８、ＩＥＤＭ‘９８技術ダイジェスト、インターナショナル、頁９５３〜９５６
ティー、ヤマダ（T. Yamada）ら、「金属裏張り単結晶シリコン外部ベースを有する、低電力／低コストＲＦ用の新規で高性能なＳＯＩ上ラテラルＢＪＴ（Anovel high-performance lateral BJT on SOI with metal-backed single-siliconexternal base for low-power/low-cost RF applications）」、１９９９年、バイポーラ／ＢｉＣＭＯＳ回路および技術会議１９９９、紀要１９９９、頁１２９〜１３２
ティー、シノ（T. Shino）ら、「自己整合外部ベースを有する、２ＧＨｚＲＦ用ＳＯＩラテラルＢＪＴの高周波特性の解析（Analysison High-Frequency Characteristics of SOI Lateral BJTs with Self-AlignedExternal Base for 2-GHz RF Applications）」、２００２年、ＩＥＥＥ、ＴＥＤ、第４９巻、３号、頁４１４
上記に鑑みて、従来のＳＯＩ ＢＪＴに伴う欠点を克服する新規で進んだバーチカルＳＯＩバイポーラ・トランジスタを提供することが求められている。
本発明では、不純物ドープ・コレクタを備えない「コレクタなし」ＳＯＩ ＢＪＴを提供することによって従来技術のバーチカルＳＯＩ ＢＪＴの問題を克服する。その代わりに、本発明のバーチカルＳＯＩ ＢＪＴでは、動作の際、内因性コレクタとして裏側のゲートで誘導された少数キャリア反転層を使用する。本発明によれば、ＳＯＩ基板にバイアスをかけて、ベース領域の底部にコレクタとして働く反転層が形成されるようにする。このようなデバイスの利点は、そのＣＭＯＳ類似のプロセスにある。したがって、一体化方式を簡単にでき、製造コストを大幅に低下させることができる。しかし、埋め込み酸化膜（ＢＯＸ）の厚さが１００ｎｍの典型的なＳＯＩ基板の場合、反転層を発生させるために３０Ｖの基板バイアスが必要である。このような高バイアスは望ましくない。このようなバイポーラ・トランジスタがＳＯＩ上のＢｉＣＭＯＳとして実用的なものになるためには、この基板バイアスをＣＭＯＳに印加される通常３Ｖ以下のバイアス以下にすべきである。
本発明では、厚いＢＯＸを有するウェハから出発する従来のＳＯＩを使用して極めて薄いＢＯＸの区域上にＢＪＴを製作する方法も提供する。バイポーラ・デバイスの下のＢＯＸ厚を減少させると、ＣＭＯＳの下の厚いＢＯＸの利点を維持しながら、ＣＭＯＳに適合する大幅に低下した基板バイアスを印加することを可能にする。
不純物ドープ・コレクタを有さず、その代わりにゲートの裏側で誘導された少数キャリアの反転層をコレクタとして使用する本発明のバイポーラ・トランジスタは、ＳＯＩ基板上に構築される。このＳＯＩ基板の厚さは、高性能をもつためには薄い（５０ｎｍ未満）ことが好ましい。これは、今やＳＯＩ厚が通常の動作におけるベース幅を決定するからである。本発明のデバイスは、基板に正のバイアスがかかっていないとき、内因性のコレクタを有さない。基板に正のバイアスが印加されたとき、ＮＰＮトランジスタの場合、ｐ型ベース中のホールがＳｉ／ＳｉＯ２界面で空乏化し始める。この基板バイアスが閾値電圧より高い場合、薄い反転層（電子の、約５ｎｍの）が形成され、内因性コレクタとして働く。本発明のデバイスは、この薄い反転層を形成した後でバーチカルＢＪＴになる。ＰＮＰトランジスタの場合、負のバイアスが基板に印加され、正孔がこの薄い反転層中に形成される。
大まかに言って、本発明のバイポーラ・トランジスタは、バイアス電圧を受ける導電性裏側電極と、この導電性裏側電極の上に位置する絶縁層と、第１導電型のドーパントを含有するベース、およびこのベースに隣接し第２導電型のドーパントを含有する外因性コレクタを備え、絶縁層の上に位置する第１半導体層と、ベースの一部分の上に位置し第２導電型のドーパントを含有する第２半導体層を備えるエミッタとを備える。この導電性裏側電極にバイアスがかけられて、ベース中に第１半導体層と絶縁層の界面で反転電荷層が形成される。
本発明のデバイス構造は、相補型ＢＪＴをもたらすことができ、現在のＳＯＩ ＣＭＯＳ技術と直接一体化することができる。したがって、相補型Ｂｉ／ＣＭＯＳが実現でき回路技術革新の新しい機会をもたらす。一実施形態では、電界効果トランジスタが本発明のバイポーラ・トランジスタに隣接した区域中に形成される。このトランジスタは、トレンチ分離領域によって分離される。
シミュレーション研究によれば、本発明のデバイス構造で極めて良好な性能が実現できることが示されている。シミュレーション結果によれば、デバイス設計の最適化によりＳｉベース（ＳｉＧｅベースではない）バイポーラ・デバイスが、ｆＴ＝５５ＧＨｚでかつｆｍａｘ＝１３２ＧＨｚ、またはｆＴ＝７０ＧＨｚでかつｆｍａｘ＝１０６ＧＨｚを実現できることが示されている。他方、従来技術のラテラルＳＯＩ ＢＪＴでは、ｆＴ＝１６ＧＨｚでかつｆｍａｘ＝２５ＧＨｚ、ｆＴ＝７ＧＨｚでかつｆｍａｘ＝６０ＧＨｚが実現されていた。たとえば、ティー、シノ（T. Shino）、ティー、ヤマダ（T. Yamada）の前記の文献をそれぞれ参照されたい。上記で、ｆＴは電流ゲインが１になるときの周波数を表し、ｆｍａｘは片側だけの電力ゲインが１になる最大振動周波数を表す。
典型的なＳＯＩウェハは、通常、１００ｎｍを越える比較的厚い埋め込み酸化膜（ＢＯＸ）を有し、反転層コレクタを形成するためには基板バイアスが３０Ｖを越えなければならない。このような高バイアスは望ましくない。本発明では、標準のＳＯＩウェハを有するバイポーラ・トランジスタの場合に局所的に薄いＢＯＸを形成する方法が提供される。大まかに言えば、本発明の方法は、第１絶縁層の上に位置する第１半導体層を備え、第１半導体層の下の第１絶縁層の一部分が除去されてアンダーカット領域がもたらされている、シリコン・オン・インシュレータを提供するステップと、第１半導体層の露出表面上に第１絶縁層より薄い第２絶縁層を形成するステップと、アンダーカット領域および第１半導体層の除去部分を裏側電極として導電材料で充填するステップと、第１導電型ドーパントを含有する外因性ベースおよび第１半導体層の一部分中に第２導電型ドーパントを含有する外因性コレクタを形成するステップと、前記第１半導体層の一部分の上に第２導電型ドーパントを含有する第２半導体層を備えるエミッタを形成するステップと、第１半導体層と第２絶縁層の界面に反転荷電層を形成するために裏側導電電極にバイアスをかけるステップとを含む。
具体的には、まず、ＳＯＩ基板のＳＯＩ層を貫通してトレンチをエッチングによって形成して、通常１００〜５００ｎｍの厚さのＢＯＸを露出させる。次いで、厚いＢＯＸの一部分を、ＳＯＩ層をアンダーカットする等方的エッチング法を使用して除去する。本発明では、ＳＯＩ層の上からどんなパッド層も除去した後で、等方的エッチングを実施する。このエッチング・プロセスの際にＳＯＩ層上にパッド層が残っている場合、このＳＯＩ層はパッド層中の初期応力に応じて上に曲がるか下に曲がる傾向がある。したがって、このエッチング・ステップの前にＳＯＩ層からパッド層を除去して、厚いＢＯＸのエッチングの際にＳＯＩ層の上面に応力を与える被膜がないようにする。次いで、薄い酸化膜層（１５ｎｍ未満）を成長あるいは堆積させて薄いＢＯＸを形成する。トレンチおよびこの厚いＢＯＸが除去された区域中をドープ・ポリシリコンで充填する。このポリシリコンは、イオン注入によりその場で形成することができ、ポリシリコンの堆積後に形成することもできる。次いで、基板バイアスを印加するためにポリシリコン充填を使用する。バイポーラ・デバイスの下でこのような減少したＢＯＸ厚を使用する場合、ＣＭＯＳに適合できる大幅に低下した基板バイアス（３Ｖ未満）が、ＢＯＸがＣＭＯＳの下にあるという利点を維持したままで、内因性コレクタを形成する反転層（電子を含む）を形成するのに十分強い垂直電界を作り出すことができる。
この問題に対する代わりの解決方法は知られていない。可能な一代替法としては、パターン形成法を使用して、酸素注入による分離（ＳＩＭＯＸ）プロセス中、ＳＯＩウェハ上に薄いＢＯＸおよび厚いＢＯＸの領域を形成することである。しかし、酸素注入を使用することにより１５ｎｍ未満の薄いＢＯＸを形成しＢＯＸ厚をうまく制御することは困難である。この方法では、また、ＳＯＩウェハを製造するためにコストのかかる追加のリソグラフィおよび注入ステップが必要になる。
次に、薄いＢＯＸ上の反転コレクタを備える、低基板バイアス動作用の極薄ＳＯＩバーチカル・バイポーラ・トランジスタを提供する本発明を、本出願に添付の図面を参照することによってより詳細に説明する。
上記のように、本発明では、バイアス電圧を受ける導電性裏側電極、この導電性裏側電極の上に位置する絶縁層、およびこの絶縁層の上に位置する第１半導体層を含むバイポーラ・トランジスタ構造が提供される。この第１半導体層は、第１導電型ドーパントを含むベースおよび第２導電型ドーパントを含む外因性コレクタを備える。本発明によれば、この外因性コレクタはベースに隣接する。本発明のバイポーラ・トランジスタは、ベースの一部分の上に位置し第２導電型のドーパントの第２導電層を含むエミッタを備えることもできる。動作中、裏側導電電極にバイアスをかけるとベース中の第１半導体層と絶縁層の界面で反転層が形成される。この反転バイポーラ・トランジスタ構造の構成は、図１ないし４を参照することによってより明白になるであろう。
本発明のバイポーラ・トランジスタの２デバイス配置を、図１および２に示す。図１および２に示すデバイス配置は、本発明の２つの相異なる実施形態を表している。図１に示す実施形態では、１フィンガ・エミッタ・デバイスを示し、図２に示す実施形態では、２フィンガ・エミッタ・デバイスを示す。「フィンガ」という用語は、エミッタが共通のエミッタ領域から外向きに延びる少なくとも一部分を有することを意味する。図１および２に１フィンガ・エミッタ・デバイスおよび２フィンガ・エミッタ・デバイスをそれぞれ示すが、本発明はこれらのタイプのデバイスのみに限定されない。そうではなくて、本発明では、いくつかのエミッタ・フィンガを備える薄いＢＯＸデバイス配置が企図されている。複数のフィンガ構成は１フィンガ・デバイス配置より好ましい。というのは、それらは一般的に、高ｆｍａｘが実現されるようにエミッタ抵抗を低下させるからである。
図１および２に示す２デバイス配置では、参照番号１０６は後工程（ＢＥＯＬ）処理の後でデバイスの上に形成された金属パッドを指し、参照番号２４は導電性裏側電極を指し、参照番号２８は分離領域を指し、参照番号５２はポリ・エミッタを指し、参照番号１０２は活性区域を指し、参照番号６０はコンタクト開口を有する中間誘電体中に形成された金属コンタクトを指し、参照番号４１は通常ｎ＋注入領域である外因性コレクタを指し、参照番号４５は通常ｐ＋注入領域である外因性コレクタを指す。本明細書では、外因性ベースおよび外因性コレクタと反対の導電性も企図されている。基板、エミッタ、コレクタ、およびベースという用語は、読者に正しい指針を与えるために図１および２に含めてある。
本発明の１フィンガ実施形態では、エミッタ・フィンガ５２は、軸Ｄ−Ｄ’上、軸Ｃ−Ｃ’に沿う、外因性ベース４５と外因性コレクタ４１との間に位置する。図１に示すデバイス配置は、製造のために必要な面積が最小になる最も簡単な配置を表す。
２フィンガ実施形態では、外因性ベース４５は２エミッタ・フィンガ５２間に位置し、外因性コレクタ４１は構造のどちらか一方の側に位置する。したがって、２フィンガ・エミッタ配置では、２つの外因性コレクタ４１が１つの共通の内側外因性ベース４５を備える。上記で示したように、２フィンガ・デバイス配置によって、エミッタ抵抗が低下し、そのためｆｍａｘが増大する。このデバイス配置は、図１に示す１フィンガ・デバイス配置より製造するのにより多くの空間を必要とし、（１フィンガ・エミッタ・デバイスに比べて）コレクタ面積が広いため、コレクタ抵抗も低下する。
１フィンガ・エミッタ・デバイス配置の断面図を図３および４に示す。図３は軸Ｃ−Ｃ’に沿った断面図であり、図４は軸Ｄ−Ｄ’に沿った断面図である。具体的には、図３および図４に示す断面図は、本発明のバーチカル・バイポーラ・トランジスタ１０を示す。このバーチカル・バイポーラ・トランジスタ１０は、Ｓｉ含有基板層１４と、第１厚さの第１絶縁層１６（以後、厚い埋め込み酸化膜、ＢＯＸと呼ぶ）と、厚いＢＯＸの第１厚さより薄い第２厚さの第２絶縁層１６（２２）（以後、薄いＢＯＸと呼ぶ）とを含む。図示のように、厚いＢＯＸ１６がＳｉ含有基板１４の上側表面上に位置し、薄いＢＯＸ２２ｌの下側部分もＳｉ含有基板１４の上側表面上に位置し、薄いＢＯＸ２２ｕの上側部分は導電性裏側電極２４の上側表面上に位置する。この薄い上側ＢＯＸ２２ｕは、反転層がその上に形成される絶縁層である。２２ｌおよび２２ｕで表されるこの薄いＢＯＸは、本明細書で単に参照番号２２で呼ぶこともできる。
図３および４のこのバーチカル・バイポーラ・トランジスタは、トレンチ分離領域２８をさらに備える。このトレンチ分離領域２８は、図３に示すように厚いＢＯＸ１６の上に位置し、かつ図４に示すように導電性裏側電極２４の上にも位置する。したがって、このトレンチ分離領域２８は、構造の活性デバイス領域を取り囲む。この構造は、薄いＢＯＸ２２ｕの上側部分ならびに厚いＢＯＸ１６の一部分上に位置する第１半導体層１８（以後ＳＯＩ層と呼ぶ）も含む。この第１半導体層１８は、本発明に使用する出発基板の元のＳＯＩ層である。
本発明によれば、第１半導体層１８は、ｎ型かｐ型のどちらかのドーパントである第１導電型ドーパントでドープされたバイポーラ・トランジスタのベース１００、およびｎ型かｐ型のどちらかで第１導電型ドーパントとは異なるドーパントである第２導電型ドーパントでドープされた外因性コレクタ４１を備える。この第１半導体層１８は、第１導電型ドーパントでドープされた外因性ベース４５も備える。この外因性ベース４５は、ベース１００に比べて高いドーパント密度、すなわち濃度を有する。図示するように、外因性コレクタ４１がバイポーラ・トランジスタのベース１００に一方の側で隣接し、外因性ベース４５がベース１００の他方の側に隣接する。ベース１００の上面は、第２半導体層からなるエミッタ５２である。エミッタ５２を形成する第２半導体層は、第１半導体層１８と同じかまたは異なる材料からなるものでよい。このエミッタ５２は第２導電型ドーパントで高濃度にドープされる。スペーサ３６は、エミッタ５２の周りで示されている。
エミッタ５２、外因性コレクタ４１、および外因性ベース４５はその上に形成された金属シリサイド５６を有する。この金属シリサイド５６は、図４に示すように、導電性裏側電極２４のどんな露出表面上にも形成される。導電性裏側電極２４の露出表面上に位置する金属シリサイド５６は、基板にバイアスをかけることができる領域である。バイアス中、薄いＢＯＸ２２ｕの上側に位置するベース１００の一部分が反転電荷層６２に変換される。この反転電荷層６２は、本発明のバイポーラ・トランジスタのコレクタとして働く少数キャリア層である。これは、コレクタが不純物ドープ領域からなる従来技術のバイポーラ・トランジスタとは異なる。
図４に示されるような１フィンガ・エミッタ・デバイスが、デバイス性能を検査するためにシミュレーションされた。このデバイスは、１００ｎｍのエミッタ線幅、２×１０１８ｃｍ−３の箱状ベースのドープ・プロファイル（ＮＢ）、および５０ｎｍのＳＯＩ厚を有する。図５および６にＶＳＥ＝３Ｖでのガンメル・プロット（Gummel plot）および出力特性をそれぞれ示す。電流利得（β）はコレクタ電流の幅広い範囲で２３０を越える。アーリー電圧（ＶＡ）は１０２Ｖである。図７に、ＲＦ性能が小信号解析から抽出されＶＳＥ＝３Ｖでプロットされている。ｆＴおよびｆｍａｘは、ＩＣ＝１３２ｍＡ／ｍｍでそれぞれピーク値３５ＧＨｚおよび１１８ＧＨｚになる。基板バイアスのＲＦ性能への影響を図８に示す。この図では、ｆＴおよびｆｍａｘがＶＳＥに対してプロットされている。
図９に、バイアスＶＣＥ＝３Ｖ、ＶＢＥ＝０．８６Ｖで、ＶＳＥ＝０Ｖ、１Ｖ、３Ｖの場合の、エミッタ中心を貫通するキャリア濃度の垂直断面図を示す。ＶＳＥ＜１Ｖの場合、反転層が裏側界面で形成できず、デバイスはコレクタとしてｎ＋＋領域を有する疑似ラテラルＢＪＴである。しかし、ＶＳＥ＞１Ｖの場合、反転層が形成され、デバイスは、図１０に示すように、コレクタとして反転層を有するバーチカルＢＪＴになる。図１０には、ＶＳＥ＝３Ｖの場合の全キャリア濃度の２次元輪郭が示されている。基板バイアスは、その上に反転層および空乏層の両方を作り出し、仮想コレクタ上のバイアスのような働きもする。ＶＳＥが増大すると、空乏層は広くなり反転は強くなる。したがって、ＷＢは減少し、ｒｂが増大し、ｒｃおよびＣｄＢＣが減少する。最終結果としては、図８に示すように、ｆＴおよびｆｍａｘがＶＳＥの増加と共に増加する。しかし、ｒｂが増大すると、特に高いＶＳＥ値の場合、ｆｍａｘの増加がスロー・ダウンする。酸化膜の破壊およびベース−コレクタ・パンチ・スルーを防ぐために、実際には、非常に高いＶＳＥは避けるべきである。さらに、ＶＢＥも空乏幅および誘導電子濃度に影響を及ぼすことに留意されたい。これは、我々の場合のボディが前方にバイアスされたｐ／ｎ接合（Ｅ−Ｂ）によってバイアスがかけられるという点でのみ、ＭＯＳＦＥＴにおけるボディ効果に類似している。
上記の２つの段落において、ＷＢはベース幅、ｒｂはベース抵抗、ｒｃはコレクタ抵抗、ＣｃＢＣはベース−コレクタ容量である。「Ｖ」は、コレクタとエミッタの間に印加される電位ＶＣＥ、ベースとエミッタの間に印加される電位ＶＢＥ、および、基板とエミッタの間に印加される電位ＶＳＥを指す。
薄いＢＯＸ２２の作製プロセス・フローを図１１ないし１５に示す。ＢＯＸ層が、酸化膜として図示され説明されているが、本発明は、この厚いＢＯＸ１６および薄いＢＯＸ２２が、他の絶縁材料、たとえば窒化膜または酸窒化膜のときも、同様に充分な効果がある。図１１に、本発明に使用することができる高性能ＣＭＯＳ用に使用された典型的なＳＯＩ基板１２の断面図を示す。この出発ＳＯＩ基板１２は、基板層１４、厚いＢＯＸ１６、および上面のＳｉ含有層１８（本発明の命名法によれば、第１半導体層またはＳＯＩ層）を含む。「Ｓｉ含有材料」という用語は、本明細書ではシリコンをその中に含む任意の半導体材料を指す。このような例示的なＳｉ含有材料の例としては、それだけには限定されないが、Ｓｉ、ＳｉＧｅ、ＳｉＧｅＣ、ＳｉＣ、Ｓｉ／Ｓｉ、Ｓｉ／ＳｉＧｅ、プレフォームＳＯＩウェハ、シリコンゲルマニウム・オン・インシュレータ（ＳＧＯＩ）、および他の半導体材料が含まれる。
出発ＳＯＩ基板１２のこのＳＯＩ層１８は、一般的に、ｎ型またはｐ型ドーパントを含有することができるドープ層である。ドープは、ＳＯＩ基板１２の形成前、あるいは形成後にＳＯＩ層１８内に導入することができる。このドープＳＯＩ層１８の一部分は、本発明のバイポーラ・トランジスタ１０のベース１００である。ＳＯＩ層１８内のドーパント濃度は、一般的に約１×１０１７〜約１×１０１９原子／ｃｍ３である。
ＳＯＩ基板１２のＳｉ含有層１８は、ＳＯＩ基板１２の形成に使用された技法に応じて様々な厚さを有することができる。しかし、一般的には、ＳＯＩ基板１２のＳｉ含有層１８の厚さは、約１０〜約１０００ｎｍ、より典型的には、約５０〜約５００ｎｍである。厚いＢＯＸ１６の厚さもＳＯＩ基板１２の製作に使用された技法に応じて変わり得る。しかし、一般的には、厚いＢＯＸの厚さは、約１００〜約１０００ｎｍ、より典型的には、約１２０〜約２００ｎｍである。ＳＯＩ基板１２のＳｉ含有基板層１４の厚さは、本発明では重要ではない。
出発ＳＯＩ基板１２は、ボンディング法などの層移転法を使用して形成することができる。あるいは、注入酸素による分離（ＳＩＭＯＸ）と言われる技法を使用することもできる。ＳＩＭＯＸでは、イオン、一般的に酸素がバルクＳｉ含有基板内に注入され、次いで注入イオンを含有する基板が、埋め込み酸化膜層すなわち厚いＢＯＸ１６が形成可能な条件でアニールされる。
次いで、図１２に示すように、Ｓｉ含有基板層１４の上側表面にまで延びる少なくとも１つのトレンチ２６を、リソグラフィおよびエッチングによって形成する。このリソグラフィ・ステップは、ＳＯＩ基板の表面にフォトレジストを塗布するステップと、フォトレジストを露光させるステップと、従来のレジスト現像剤を使用して露光したフォトレジストを現像するステップとを含む。トレンチ２６の形成に使用されるエッチング・ステップは、任意の標準のＳｉの方向性、反応性イオン・エッチング法を含む。プラズマ・エッチング、イオン・ビーム・エッチング、およびレーザ・アブレーションなどの他の乾式エッチング法も本明細書では企図されている。図１２に示すように、エッチングは、厚いＢＯＸ１６の上面（図示せず）、または厚いＢＯＸ１６の下のＳｉ含有基板１４で停止させることができる。図示するように、ＳＯＩ層１８および厚いＢＯＸ１６の、パターン付きフォトレジストによって保護された部分は、エッチングの際に除去されない。エッチングの後で、従来のレジスト剥離法を使用してパターン付きフォトレジストを除去する。
次いで、シリコンに対して選択的な（時間制御されたフッ化水素酸ベースエッチングまたは類似の化学エッチングなどの）等方性酸化膜エッチングを使用して、ＳＯＩ層１８の下のバーチカル・バイポーラ・デバイスが製作される部分を除去する（図１３）。この等方性エッチングで、後で導電性裏側電極材料で充填されるアンダーカット領域２０をＳＯＩ層１８の直下に形成する。ＳＯＩ層１８は、厚いＢＯＸ１６のこのエッチングによって除去されない部分によって支持される。このエッチング・ステップの前に、ＳＯＩ層上から全てのパッド層を除去しなくてはならない。そうしないとＳＯＩ層の曲がりが発生する。
次いで、湿式または乾式あるいはその両方の、酸化、窒化、または酸窒化などの熱プロセスを使用して第２の絶縁層２２、すなわち薄いＢＯＸを、ＳＯＩ層１８の露出表面に成長させる（図１４参照）。この第２の絶縁層２２は、ＳＯＩ層１８の露出水平表面上および露出垂直表面上、ならびにＳｉ含有基板層１４の露出表面上に形成されることに留意されたい。ＳＯＩ層１８上に形成される薄いＢＯＸ２２に、参照番号２２ｕを付け、Ｓｉ含有基板層１２４層中に形成されるＢＯＸに参照番号２２ｌを付ける。本発明によれば、この薄いＢＯＸ２２は、第１の絶縁層すなわち厚いＢＯＸ１６の第１厚より薄い第２厚を有する。一般的には、薄いＢＯＸ２２の厚さは、約１〜約１５ｎｍである。低温酸化膜（ＬＴＯ）や高密度酸化膜（ＨＴＯ）などの堆積酸化膜を使用することもできる。堆積酸化膜を使用するときは、酸化膜は開口構造の側壁にも同様に存在するはずである。酸化膜は、程度は低いが酸化膜表面にも同様に成長することに留意されたい。しかし、酸化膜表面に酸化膜を成長させても、本明細書の諸図面に違いはない。
本発明のこの時点で、たとえば、ドープ・ポリシリコン、シリサイド、または導電材料などの導電性裏側電極材料を堆積して除去した、厚いＢＯＸ１６によってそれまで占拠された区域を充填する。堆積は、化学気相成長、プラズマ化学気相成長、化学溶液堆積、蒸着などの従来の堆積法を使用して実施する。一実施形態では、ドープ・ポリシリコンを、導電性裏側電極材料として使用し、減圧化学気相成長（ＬＰＣＶＤ）法を用いて約４００℃〜約７００℃で堆積する。ポリシリコン層のドープは、イオン注入法を使用して、その場で実施してもよく、堆積後に実施してもよい。次いで、必要ならば、化学的機械研磨によりまたは酸化膜に対して選択的にポリシリコンを乾式エッチングすることによって、この構造を平坦化させることができる。上記のステップを実施した後で得られる構造を、たとえば図１５に示す。
図１６および図１７に、上記のプロセスを経たＳＯＩウェハのＳＥＭ断面図を示す。ＢＯＸを０．３ミクロンだけアンダーカットした。次いで、８ｎｍ厚の熱酸化膜を成長させて、その後ＬＰＣＶＤによってポリシリコンを充填する。
図１８に図１５に示した構造の拡大断面図を示す。領域１０２は、バイポーラ・トランジスタが形成される活性デバイス区域を指す。この活性区域１０２は、導電性裏側電極２４の上に位置する上側の薄いＢＯＸ２２ｕを含む。この導電性電極は、Ｓｉ含有基板層１４の上に位置する下側の薄いＢＯＸ２２ｌ上に位置する。
図１９ないし２６に、薄いＢＯＸの形成後のバイポーラ・デバイスを製作するための簡単なプロセス・フロー図を示す。ここではこの方法を図示し説明してきたが、本発明では、図１８に示す構造の活性区域１０２の上にバイポーラ・トランジスタを形成する他の諸方法も企図されている。説明し図示した実施形態では、外因性コレクタ４１および外因性ベース４５を、従来のＣＭＯＳプロセスの場合と同様にスペーサ３６を使用してエミッタ５２に対して自己整合させる。図２６に示すバイポーラ・トランジスタを製作した後で、金属パッド１０６を充填された導電性の開口６０を有する層間誘電体５８上に形成することができる。
バイポーラ・トランジスタを形成するには、まず、図１５または１８に示す構造中にトレンチ分離領域２８を形成するステップによって形成する。このトレンチ分離領域２８は、たとえばトレンチを画定しエッチングするステップと、任意選択でトレンチをライナ材料でライニングするステップと、次いで、たとえばテトラエチルオルソシリケート（ＴＥＯＳ）や高密度酸化膜などのトレンチ誘電体材料でトレンチを充填するステップとを含む当技術分野で周知の従来技術の方法によって形成する。このトレンチ誘電体材料は、トレンチの充填後に緻密化することができ、必要ならば、化学的機械研磨などの平坦化法を実施することができる。
次に、スクリーン酸化膜３０を、熱酸化法または化学気相成長などの従来の堆積法によって構造の表面上に形成する。このスクリーン酸化膜３０の厚さは、それを形成する際に使用した技法に応じて変わり得る。一般的には、このスクリーン酸化膜３０の厚さは約２〜約１０ｎｍである。スクリーン酸化膜３０を形成した後で、化学気相成長、プラズマ化学気相成長、蒸着、同様な技法などの堆積法によってダミー・エミッタ層を形成する。このダミー・エミッタ層は、ドープされたまたはドープなしのポリシリコンなどの任意の材料から構成することができる。本発明のこの時点で形成されるダミー・エミッタ層の厚さは約５０〜約２００ｎｍである。
ダミー・エミッタ層を堆積した後で、薄いＢＯＸ２２および導電性裏側電極２４の上に位置するスクリーン酸化膜３０の一部分上にダミー・エミッタ３２が形成されるように、このダミー・エミッタ層をリソグラフィおよびエッチングによってパターン形成する。
任意選択の実施形態（図示せず）では、約４００℃〜約６５０℃の温度で実施される堆積法を使用して、ダミー・エミッタ３２（側壁も含めて）を備える構造の上に、低温酸化膜（ＬＴＯ）層を形成することができる。この任意選択のＬＴＯの厚さは、約１〜約１０ｎｍである。
任意選択のＬＴＯを含む、または含まないダミー・エミッタ３２を備える構造の上に、約５０〜約２００ｎｍの厚さの窒化物含有層３４を形成することができる。この窒化物含有層３４は、たとえば、Ｓｉ３Ｎ４またはＳｉＯＮを含む任意の窒化物含有誘電体からなるものでよい。この窒化物含有層３４は、たとえば、化学気相成長などの従来の堆積法によって形成する。
トレンチ分離領域２８、スクリーン酸化膜３０、ダミー・エミッタ３２、および窒化物含有層３４を含む構造は、たとえば、図１９に示してある。
次いで、窒化物含有層３４を異方性エッチング法にかけてダミー・エミッタ３２の側壁上に窒化膜スペーサ３６を形成する。各窒化膜スペーサ３６はＬｓｐ１、Ｌｓｐ２で示す長さを有するが、それらはスペーサの底面から測定して約３０〜約１５０ｎｍである。このスペーサ３６の長さは、外因性ベースおよび外因性コレクタからのドーパントが横方向に拡散する公差と、エミッタを開口する際のスクリーン酸化膜３０のアンダーカットとを含むのに充分広い幅でなければならない。
次いで、リソグラフィによってフォトレジストを堆積しパターン形成し、それによって、構造の他の部分を露出させたままで、構造の予め選択した部分の上にパターン付きマスク３８を設ける。具体的には、ＳＯＩ層１８の、外因性コレクタまたは外因性ベースのどちらかが形成される他の部分を露出させたままで、ＳＯＩ層の、外因性コレクタまたは内因性ベースのどちらかが形成される部分をパターン付きマスク３８によって保護することができる。
図２０では、このパターン付きマスク３８は、ＳＯＩ層の、外因性コレクタが後で形成される部分の上に位置している。保護された部分の面積に応じて、ｐ型またはｎ型のドーパントを構造に注入することができる。例示した実施形態では、このパターン付きマスク３８は外因性ベースがその後で形成される領域の上に位置しており、ＰやＡｓなどのｎ＋ドーパントを露出したＳＯＩ層１８内に注入して、外因性コレクタを形成する（図２０および２１参照）。参照番号４０は、構造内に注入されるイオンを指す（図２１参照）。ｎ型注入の場合のドーパント濃度は、一般的に、約１×１０１９〜約２×１０２０原子／ｃｍ３である。
次いで、パターン付きマスク３８を除去し、先に注入した区域の上でのリソグラフィおよびエッチングによって別のパターン付きマスク４２を形成する。次いで、前の注入物を含有しない露出したＳＯＩ層１８に、反対の導電型のドーパントで注入する。次いで、たとえば、ＢＦ２やＳｂなどのｐ＋ドーパントを露出したＳＯＩ層１８内に注入して外因性ベース４５を形成する（図２２参照）。図２１で、参照番号４４は構造内に注入されるｐ型ドーパント・イオンを示す。このパターン付きマスク４２は、注入ステップの後で除去する。このｐ型ドーパント・イオンのドーパント濃度は、一般的に、約１×１０１９〜約１×１０２０原子／ｃｍ３である。
外因性コレクタ４１を外因性ベース４５の形成の前に形成するように図示してあるが、本発明では、逆の製造順序も企図されていることを強調しておきたい。
上述した諸ステップのそれぞれにおいて注入されるドーパントの深さは、注入領域がその活性化後に薄いＢＯＸ層２２ｕの表面まで延びることができるような深さである、すなわち注入は薄いＢＯＸ２２ｕの下面までは延びる必要はない。図２２では、外因性コレクタ４１は、下にある薄いＢＯＸ２２ｕと接触して示され、外因性ベース４５は接触しないものとして示されている。外因性ベース４５と外因性コレクタ４１は、ベース１００によって分離されている。一般的には、このベース１００および外因性ベース４５は同じドーパント伝導性を含有するが濃度は異なり、外因性コレクタ４１はベース１００のドーパント伝導性とも外因性ベース４５のドーパント伝導性とも反対のドーパント伝導性を有する。
次いで、図２２にやはり示すように、たとえば、窒化膜などの酸化膜以外の誘電体からなるエッチ・ストップ層４６を図２１に示す構造の上に形成する。このエッチ・ストップ層４６は、５０ｎｍを越える程度の厚さの比較的厚い層である。このエッチ・ストップ層４６は、たとえば、室温化学気相成長、プラズマ化学気相成長、化学溶液堆積、および蒸着を含む当技術分野で周知の従来の堆積法によって形成する。
次いで、上記で示した５０ｎｍを越える厚さのエッチ・ストップ層４６を含む構造の上に、ホウ素とリンをドープしたケイ酸ガラス（ＢＰＳＧ）、ＴＥＯＳ、または別の同様な誘電体などの平坦化材料４８を従来の堆積法によって堆積させる。得られる構造を、たとえば、図２２に示す。この平坦化材料４８は、一般的に約５００〜約１０００ｎｍの堆積厚である。
平坦化材料４８を形成した後で、構造、特に平坦化材料を、化学的機械研磨、研削、エッチング、またはそれらの任意の組合せなどの平坦化法によって平坦化する。この平坦化は、ダミー・エミッタ３２の上に位置するエッチ・ストップ層４６の表面で停止する。次いで、エッチ・ストップ層４６の除去に対して選択的なエッチング法を使用して、ダミー・エミッタ３２の上のエッチ・ストップ層４６を除去する。このエッチング・ステップは、構造からダミー・エミッタ材料を選択的に除去するエッチング・ステップを使用して構造から後で除去するダミー・エミッタ３２の上側表面層を露出させる。このダミー・エミッタ３２を除去すると、スクリーン酸化膜３０の上側表面が露出する。次いで、このスクリーン酸化膜３０の露出部分を、酸化膜を選択的に除去するエッチング法を使用して除去する。酸化膜を選択的に除去するエッチング法の説明に役立つ例としては、ＨＦのプラズマおよびアンモニアを使用する、乾式ＨＦエッチングまたは化学的酸化膜除去エッチングが挙げられる。図２３に示すように、アンダーカット領域（番号付けせず）をスペーサ３６の下に形成することができる。
前の段で述べた、平坦化ステップおよび様々なエッチング・ステップによって、ベース１００の表面部分を露出させるエミッタ開口５０を含む、図２３に示すような構造が得られる。
後でエミッタ５２内に形成されるポリシリコン層または他の同様な半導体材料を、堆積法とそれに続くイオン注入を使用して、またはその場堆積法を使用して、エミッタ開口５０内に堆積させる。このポリシリコン層または他の同様な半導体材料は、ベースの型と反対の型のドーパントを含有する。たとえば、ベース１００がｐ型にドープされたドーパントを含有する場合、本発明のこの時点で形成されるポリシリコン層または他の同様な半導体層はｎ型ドーパントを含有する。ポリシリコン層または他の同様な半導体層の厚さは、それを形成する際に使用した堆積法に応じて変わり得る。しかし、一般的には、このポリシリコン層または他の同様な半導体層の厚さは、約６０〜２５０ｎｍである。
次いで、その厚さが前に形成したエッチ・ストップ層４６より一般的に大きいハードマスクを、従来の堆積法によってポリシリコン（または他の同様な半導体材料）に堆積させる。このハードマスクの厚さは一般的に約５０ｎｍを越える。このハードマスクは一般的にエッチ・ストップ層４６と同じ誘電材料からなる。あるいは、ハードマスクはエッチ・ストップ層４６とは異なる誘電材料からなる。
次いで、ハードマスクおよびポリシリコン層（または他の同様な半導体層）をリソグラフィによってパターン形成し、それによって、たとえば、図２４に示すような構造をもたらす。図示した構造では、パターン付きハードマスク５４およびエミッタ５２が形成されている。このエミッタ５２は、図面に示したＴ字状パターンを有することができ、あるいはブロック状エミッタなどの異なるパターンを有することもできる。エミッタ５２の幅Ｗｅｅは、上面から測って、一般的に約１００〜５００ｎｍである。
次いで、図２４に示す構造をエッチ・バック・プロセスにかけ、エッチ・ストップ層４６の下にある平坦化材料４８の露出部分およびスクリーン酸化膜３０をそれぞれ除去する。前の文で述べた様々な層を単一のエッチング・ステップで除去することができるが、好ましくは複数のエッチング・ステップを使用する。平坦化材料４８、エッチ・ストップ層４６、およびスクリーン酸化膜３０の除去に使用する化学反応は、様々な層を構造から除去する際に選択的である。ハードマスク５４は、一般的にエッチ・バック・プロセスの際に除去することに留意されたい。あるいは、ハードマスク５４を、エッチ・バック・プロセスの後で、除去することもできる。
外因性コレクタ４１、外因性ベース４５、トレンチ分離領域２８、ならびに一般的にはエミッタおよび導電性裏側電極２４を露出させるエッチ・バック・ステップの後で、Ｓｉを含有する露出表面、すなわち、外因性コレクタ４１、外因性ベース４５、導電性裏側電極２４、およびエミッタ５２を従来のシリサイド化プロセスにかける。このプロセスでは、Ｔｉ、Ｎｉ、Ｃｏ、Ｗ、Ｒｅ、Ｐｔなどのシリサイド金属を、まず堆積させ、次いでアニールして金属とＳｉの相互作用を生じさせ、次いで金属とＳｉを含むそれぞれの領域上にシリサイド５６を形成する。上述の金属の合金も本明細書では企図されている。シリサイド・プロセスの後で、一般的には、シリサイド化されない金属があれば従来の湿式エッチング法を使用して除去する。エッチ・バックおよびシリサイド化の後で得られる構造を図２５に示す。外因性コレクタ４１および外因性ベース４５中に形成されたシリサイドはベース１００に自己整合していることに留意されたい。エミッタ５２上のシリサイドもエミッタ５２に自己整合している。
本発明のこの時点で窒化膜など任意選択のバリア材料を図２５に示す構造の上に形成することもできる。この任意選択のバリア材料は、本発明の図面に示していない。
次いで、化学気相成長、プラズマ化学気相成長、蒸着、スピン・オン・コーティング、化学溶液堆積などの従来の堆積法を使用して、たとえば、ホウ素とリンをドープしたケイ酸ガラス、酸化膜、有機ポリマー、無機ポリマーなどの相互接続絶縁膜５８を堆積させることができる。この相互接続絶縁膜５８の堆積後の厚さは約５００〜約１０００ｎｍの程度である。この相互接続絶縁膜５８の堆積後に、化学的機械研磨または同様な平坦化法によって平坦化後の厚さが約３００〜約６００ｎｍになるように相互接続絶縁膜５８を平坦化し、その後で、それぞれのシリサイド５６の表面まで延びるコンタクト開口をリソグラフィおよびエッチングによって形成する。次いで、Ｗ、Ｃｕ、Ａｌ、Ｐｔ、Ａｕ、Ｒｈ、Ｒｕ、およびそれらの合金などの金属コンタクト６０でコンタクト開口のそれぞれを充填する。得られた結果を、たとえば、図２６に示す。
この時点で、上記で作製したコンタクトを介して導電性裏側電極２４に外部電圧を印加することによって、図２６に示す構造にバイアスをかけることができる。このバイアス印加により、薄いＢＯＸ２２ｕの上に位置するベース１００の一部分中に反転電荷層６２が形成される。この反転電荷層６２の形成の際に印加される電圧の大きさは、一般的に５Ｖ以下である。この反転電荷層６２は、本発明のコレクタ構造として働く。
本発明の別の実施形態では、高性能を実現するためには、ＳＯＩ層１８は薄く（５０ｎｍ未満）なければならず、外因性コレクタ４１と外因性ベース４５の直列抵抗は、それらが高濃度にドープされた場合でも極めて高くなることができる。したがって、図２７に示すように、直列抵抗を低下させるために、選択的なシリコンまたはＳｉＧｅのエピタキシを使用して盛上ったコレクタ４１’および盛上ったベース４５’を形成することができる。
上記の方法を使用して、図１５に示すＳＯＩ基板の活性区域上に複数のバーチカル・バイポーラ・トランジスタを形成することができる。上記で説明した方法は、電界効果トランジスタなどのＣＭＯＳデバイスを本発明のバーチカル・バイポーラ・トランジスタを含む区域に隣接した区域中に形成可能な従来のＣＭＯＳプロセス・フローと併用して、ＲＦ用または混合信号用のＢｉＣＭＯＳを形成することもできる。従来技術においては、ＣＭＯＳデバイスは、一般的には、バイポーラ・デバイスより先に形成され、バイポーラ・トランジスタの製作の際には、ＣＭＯＳ区域が通常保護される。この方法の欠点は、ＭＯＳデバイス性能が、注入後のドーパント活性化アニールなどバイポーラ・デバイスの製作の際にＣＭＯＳデバイスが受ける過剰なサーマル・バジェットの故にしばしば劣化することである。本発明の従来法に勝る利点は、本発明の方法では典型的なＣＭＯＳプロセスを使用してバイポーラ・デバイスを形成するので、ＣＭＯＳとバイポーラ・デバイスをインタラクティブに製作でき同じ活性化アニールを共用できることである。ＢｉＣＭＯＳを形成するためにバイポーラ・デバイスをＣＭＯＳと共に製作するのにただ１つのブロック・マスクを追加するだけでよい。
本発明を好ましい実施形態を参照して具体的に図示し説明してきたが、当業者なら、本発明の精神および範疇から逸脱することなく、形式および細部において上記および他の変更を加え得ることは理解できよう。したがって、本発明は、説明し図示した通りの形式および細部に限定されず、添付の特許請求の範囲に含まれるものとする。
１０ バーチカル・バイポーラ・トランジスタ
１２ ＳＯＩ基板（第１絶縁層の上の第１半導体層）
１４ Ｓｉ含有基板層
１６ 厚いＢＯＸ
１８ 第１半導体層
２０ アンダーカット
２２ 薄いＢＯＸ
２２ｕ 薄いＢＯＸの上側
２２ｌ 薄いＢＯＸの下側
２４ 導電性裏側電極
２６ トレンチ
２８ トレンチ分離領域
３０ スリーン酸化膜
３２ ダミー・エミッタ
３４ 窒化物含有層
３６ 窒化膜スペーサ
３８ パターン付きマスク
４０ ｎ型ドーパント・イオン
４１ 外因性コレクタ
４１’ 盛上った外因性コレクタ
４２ 別のパターン付きマスク
４４ ｐ型ドーパント・イオン
４５ 外因性ベース
４５’ 盛上った外因性ベース
４６ エッチ・ストップ層
４８ 平坦化材料
５０ エミッタ開口
５２ エミッタ（・フィンガ）
５４ ハードマスク
５６ 金属シリサイド
５８ 相互接続誘電体
６０ コンタクト開口を有する金属コンタクト
６２ 反転電荷層
１００ ベース
１０２ 活性区域
１０６ 金属パッド
１２ ＳＯＩ基板（第１絶縁層の上の第１半導体層）
１４ Ｓｉ含有基板層
１６ 厚いＢＯＸ
１８ 第１半導体層
２０ アンダーカット
２２ 薄いＢＯＸ
２２ｕ 薄いＢＯＸの上側
２２ｌ 薄いＢＯＸの下側
２４ 導電性裏側電極
２６ トレンチ
２８ トレンチ分離領域
３０ スリーン酸化膜
３２ ダミー・エミッタ
３４ 窒化物含有層
３６ 窒化膜スペーサ
３８ パターン付きマスク
４０ ｎ型ドーパント・イオン
４１ 外因性コレクタ
４１’ 盛上った外因性コレクタ
４２ 別のパターン付きマスク
４４ ｐ型ドーパント・イオン
４５ 外因性ベース
４５’ 盛上った外因性ベース
４６ エッチ・ストップ層
４８ 平坦化材料
５０ エミッタ開口
５２ エミッタ（・フィンガ）
５４ ハードマスク
５６ 金属シリサイド
５８ 相互接続誘電体
６０ コンタクト開口を有する金属コンタクト
６２ 反転電荷層
１００ ベース
１０２ 活性区域
１０６ 金属パッド
Claims (30)
- バイアス電圧を受ける導電性裏側電極と、
前記導電性裏側電極の上に位置する絶縁層と、
前記絶縁層の上に位置する第１半導体層であって、第１導電型のドーパントを含むベースと第２導電型のドーパントを含む外因性コレクタとを備え、前記外因性コレクタが前記ベースに隣接する第１半導体層と、
前記ベースの一部分の上に位置する、第２導電型のドーパントの第２半導体層からなるエミッタとを備え、
前記導電性裏側電極は、前記ベース領域中の前記第１半導体層と前記絶縁層の界面に反転電荷層を形成するようにバイアスされることを含む、バイポーラ・トランジスタ。 - 前記ベースの一部分をドープして外因性ベースを形成する、請求項１に記載のバイポーラ・トランジスタ。
- 前記外因性ベースと、前記エミッタと、前記外因性コレクタと、前記導電性裏側電極の露出表面のそれぞれがシリサイドを含む、請求項２に記載のバイポーラ・トランジスタ。
- 前記シリサイドが、相互接続絶縁膜中に形成されたコンタクト開口内のシリサイドの上に位置する金属シリサイドと接触している、請求項３に記載のバイポーラ・トランジスタ。
- 前記エミッタが単一のフィンガを備える、請求項１に記載のバイポーラ・トランジスタ。
- 前記エミッタが複数のフィンガを備える、請求項１に記載のバイポーラ・トランジスタ。
- 前記外因性コレクタおよび前記外因性ベースが盛上った領域である、請求項２に記載のバイポーラ・トランジスタ。
- スペーサが前記エミッタの側壁上に位置する、請求項１に記載のバイポーラ・トランジスタ。
- 前記絶縁層が１〜１５ｎｍの厚さの薄い絶縁層である、請求項１に記載のバイポーラ・トランジスタ。
- 前記薄い絶縁層より厚い別の絶縁層が前記薄い絶縁層に隣接して位置し、前記別の絶縁層がシリコン・オン・インシュレータの埋め込み酸化膜である、請求項９に記載のバイポーラ・トランジスタ。
- 前記ベースがｐ型ドーパントを含み、前記エミッタがｎ型ドーパントを含み、前記外因性コレクタがｎ型ドーパントを含み、前記外因性ベースがｐ型ドーパントを含む、請求項２に記載のバイポーラ・トランジスタ。
- 前記外因性ベースが、下地の絶縁層と接触しないように前記ベース内に最小限に拡散する、請求項２に記載のバイポーラ・トランジスタ。
- バイアス電圧を受ける導電性裏側電極と、前記導電性裏側電極の上に位置する絶縁層と、第１導電型のドーパントを含むベースと、第２導電型のドーパントを含み前記ベースに隣接する外因性コレクタとを備え、さらに前記絶縁層の上に位置する第１半導体層と、前記ベース領域の一部分の上に位置する、第２導電型のドーパントの第２半導体層からなるエミッタとを備え、前記導電性裏側電極は、前記ベース領域中の前記第１半導体層と前記絶縁層の界面に反転電荷層が形成されるようにバイアスされることを含む、バイポーラ・トランジスタと、
少なくとも１つの隣接する相補形金属酸化膜半導体デバイスとを備え、前記バイポーラ・トランジスタと前記少なくとも１つの隣接する相補形金属酸化膜半導体デバイスとが分離領域で分離されている、半導体構造。 - 前記相補形金属酸化膜半導体デバイスが電界効果トランジスタである、請求項１３に記載の半導体構造。
- 第１絶縁層の上に位置する第１半導体層を含むシリコン・オン・インシュレータ（ＳＯＩ）基板を準備するステップであって、前記第１半導体層の下の前記第１絶縁層の一部分を除去してアンダーカット領域を設けるステップと、
前記第１絶縁層の露出表面上に前記第１絶縁層より薄い第２絶縁層を形成するステップと、
前記第１半導体層の前記アンダーカット領域と前記除去部分を導電性裏側電極材料で充填するステップと、
前記第１半導体層の一部分中に、第１導電型ドーパントを含む外因性ベースと第２導電型ドーパントを含む外因性コレクタを形成するステップと、
前記第１半導体層の一部分の上に、前記第２導電型ドーパントを含む第２半導体層を含むエミッタを形成するステップとを備える、バイポーラ・トランジスタの製作方法。 - 前記ＳＯＩ基板を準備するステップが、前記第１半導体層内にトレンチを形成するステップと、等方性エッチング法を実施して前記アンダーカット領域を形成するステップとを含む、請求項１５に記載の方法。
- 前記第２絶縁層を形成する前記ステップが加熱成長法を含む、請求項１５に記載の方法。
- 前記アンダーカット領域を充填する前記ステップがドープ・ポリシリコン層を堆積させるステップを含む、請求項１５に記載の方法。
- 前記外因性コレクタが、前記第１半導体層の少なくとも一部分上にパターン付きマスクを形成するステップと前記第１半導体層の露出部分内にイオンを注入するステップによって形成され、前記外因性ベースが、前記第１半導体層の少なくとも一部分上にパターン付きマスクを形成するステップと前記第１半導体層の露出部分内にイオンを注入するステップによって形成される、請求項１５に記載の方法。
- 前記外因性ベースがｐ型ドーパントを含有し、前記外因性コレクタがｎ型ドーパントを含有し、前記ドーパンドは別々のイオン注入プロセスで導入される、請求項１５に記載の方法。
- 前記エミッタを形成する前記ステップが、前記第１半導体層上にダミー・エミッタを形成するステップと、前記ダミー・エミッタの周りにスペーサを形成するステップと、エッチ・ストップ層および平坦化材料を形成するステップと、前記平坦化材料を平坦化して前記ダミー・エミッタの上の前記エッチ・ストップ層の表面を露出させるステップと、前記露出したエッチ・ストップ層を除去するステップと、少なくとも前記ダミー・エミッタを除去して前記第１半導体を露出させるエミッタ開口を設けるステップと、前記第２半導体層を堆積させて前記エミッタ開口を充填するステップとを含む、請求項１５に記載の方法。
- 前記第２半導体層上にハードマスクを形成するステップと前記ハードマスクおよび前記第２半導体層をパターン形成するステップをさらに含む、請求項２１に記載の方法。
- 少なくとも、前記平坦化材料と前記ハードマスクと前記エッチ・ストップ層をエッチング・バックして、前記エミッタと前記外因性コレクタおよび前記外因性ベースがその内部に位置する前記第１半導体層の表面とを露出させるステップをさらに含む、請求項２２に記載の方法。
- 少なくとも、前記エミッタ上と前記外因性コレクタ上と前記外因性ベース上にシリサイドを形成するステップをさらに含む、請求項２３に記載の方法。
- 前記シリサイドを露出させるコンタクト開口を有する相互接続絶縁膜を形成するステップと前記コンタクト開口をコンタクト金属で充填するステップをさらに含む、請求項２４に記載の方法。
- エミッタ形成の前にダミー・エミッタ法を使用して形成されるスペーサを前記エミッタの周囲に形成するステップをさらに含む、請求項１５に記載の方法。
- 前記第１絶縁層の一部分の上面上にトレンチ分離領域を形成するステップをさらに含む、請求項１５に記載の方法。
- 前記外因性ベースが前記ドーパントの拡散で形成され、それによって前記外因性ベースが前記第２絶縁層と接触しないようになる、請求項１５に記載の方法。
- 盛上がった外因性コレクタ領域および盛上がった外因性ベース領域を形成するステップをさらに含む、請求項１５に記載の方法。
- 前記第１半導体層上にパッド層がない前記アンダーカット領域が、等方性エッチィング法によって設けられる、請求項１５に記載の方法。
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