CN102592998B - 一种基于SOI的纵向SiGe双极晶体管及其制备方法 - Google Patents
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Abstract
本发明提供一种基于SOI的纵向SiGe-HBT及其制备方法，属于微电子与固体电子领域。该方法通过将普通的厚埋氧层的常规SOI半导体衬底作为起始晶片，在其特定区域制作薄埋氧层，并在薄埋氧层上制作HBT。该器件工作时，通过向该HBT施加背栅正电压使得在接近薄埋氧层的上表面形成电荷反型层作为次集电区，该层成为集电极电流的低阻抗导通渠道，从而显著减小集电区电阻，提高截止频率。同时，本发明的器件制备工艺简单，在特定区域减薄埋氧层，成功将所需的衬底偏压降至CMOS工艺中典型的3V甚至更小，这对实现SiGe-HBT与SOI-CMOS的集成工艺的兼容有重要意义。
Description
技术领域
本发明属于固体电子与微电子领域，涉及一种SiGe双极晶体管及其制备方法，特别是涉及一种基于SOI的纵向SiGe双极晶体管(SiGe-HBT)及其制备方法。
背景技术
随着便携式计算机移动通信设备宇航事业的高速发展，对电路和器件在低压、低功耗、高速、高集成度、数模混合集成、抗辐射等性能的要求越来越高。现有体硅BiCMOS由于其固有特点，在低耗高集成等方面也难以达到要求。SiGe技术和SOI(Silicon-On-Insulator，SOI)技术应运而生，并得到了快速发展。SiGe技术克服了传统体硅技术高频性能差，以及GaAs技术工艺复杂、成本高的缺点，凭借其与体硅工艺的良好兼容性，及其高速、低噪声材料的优势而得到广泛的应用。SiGe-HBT与Si-BJT(Bipolar Junction Transistor，BJT)器件相比较，具有传输时间短、截止频率高、电流增益大、低温特性好等优点。SOI技术被国际公认为21世纪的硅集成技术，具有抑制寄生，降低信号串扰，消除闩锁效应，提高软错误免疫，提高工作电压范围以及抗辐照加固等优势，主要应用于低压、低功耗电路和高频微波电路。采用SOI技术，可以进一步实现高速、高集成度的目标。SiGe技术和SOI技术在未来微电子技术发展中具有举足轻重的地位。然而，由于BiCMOS要求用较厚的集电区来降低其电阻，这与标准的SOI-CMOS制备工艺不兼容，因此，目前大多数SOI的研究仅限于CMOS技术。
随着SOI-CMOS技术的发展，为了使高性能的双极器件易于和SOI-CMOS器件兼容，技术人员提出了基于SOI的横向BiCMOS器件结构及其制备方法。例如Prahalad K.Vasudev的美国专利授权号为US4965872，介绍了在同一个SOI衬底上制备增强型MOS管和自对准横向双极晶体管的技术；Sheng Teng Hsu等的美国专利公开号为US 2003/0207512A1，介绍了一种制备在SOI衬底上的自对准SiGe-HBT，也是一种基于SOI的横向双极晶体管。虽然横向SOI-BJT器件易于与SOI-CMOS集成，但是要想获得良好的晶体管性能，除了要求尽可能小的寄生电容、结电容外，非常窄的基区宽度是非常重要的，然后如何将这一窄的基区引出来，这是横向双极晶体管制作和研究中面临的更严峻的问题。此外，横向SOI-BJT的基区宽度由光刻技术决定。因此，没有更高级且更昂贵的光刻技术例如电子束光刻技术，其很难按比例缩小。
相对于横向SOI-BJT，纵向SOI-BJT一般是转移体硅的BJT技术应用于SOI衬底，而在现有体硅的纵向SiGe双极晶体管技术中，为了使SiGe晶体管能稳定的工作，一般将集电区设计成两层结构，即在高掺杂集电区和基区之间插入一层低掺杂层。低掺杂集电区对于晶体管电学参数的影响，主要是表现在基区扩展时的电流大小、集电区完全耗尽时电流的大小、集电区串联电阻的大小和集电结电容的大小(在完全耗尽和基区扩展情况下的电容)，该方法的主要的缺点有：一方面，浅沟槽隔离工艺复杂，使得集成的成本升高；另一方面，高浓度注入形成欧姆接触的电极引出，使得面积增大，这样降低了集成度，这样使得BJT与高性能的SOI-CMOS器件的集成工艺不兼容。为了实现小尺寸下硅基SiGe-HBT与SOI CMOS的集成，IBM的Cai.J等首次提出一种薄膜SOI上的纵向SiGe-HBT结构。随后，C.Tianhing等在IEEE BCTM(Bipolar/BiCMOS Circuits and Technology Meeting)上发表的文章“SubstrateBias Effects in Vertical SiGe HBTs Fabricated on CMOS Compatible Thin Film SOI”，文章中介绍了一种与CMOS兼容的，制备在SOI薄膜衬底上的纵向SiGe-HBTs，进一步研究该种结构的衬底偏压、以及热电阻效应等特性。由于SOI衬底的顶层Si膜只有50～100nm左右，无法形成次集电区，他们通过引入折叠集电区(folded collector)来替代传统的两层集电区，集电区电阻Rc是超薄膜SOI上SiGe-HBT设计中最为关注的因素。他们的实验结果显示，集电区电阻Rc是随着正衬底压降的增加而减小的，这是由于一定的正向背栅电压会使得埋氧层上表面积累电子，为集电极电流提供一条低阻抗的通路。但不幸的是，由于埋氧层BOX的厚度一般在100nm以上，需要加很大的正向背栅电压才能使得埋氧层上表面积累一定浓度的电子，切实保证对Rc的调制。当背栅电压(Vs)为20V时，集电极电阻降至760Ω，当背栅电压进一步增大，Rc还具备下降的潜力。与此同时，当Vs从0V增至20V时，截止频率fT也由37GHz降至60GHz。为了使得SiGe-HBT可以用于超薄膜SOI上的BiCMOS，衬底偏压应当不超过CMOS典型值3V。这样虽然能适度改进SOI-BJT与高性能SOI-CMOS的集成，但是对于普通SOI衬底，需要高达30V的衬底偏压才能通过背栅在SOI体区产生反型层。这种高压与普通SOI-CMOS工艺不兼容，因此必须把SOI-BJT对应的有源区SOI隐埋氧化层做的很薄，这需要采用图形化SOI衬底，增加了工艺难度。
为了降低衬底偏压，Herbert L.Ho等申请的美国专利授权号为US 7375410 B2，同时又申请的中国专利授权号为CN 100396825 C，提出了一种不具有掺杂杂质的集电极的“无集电极”绝缘体上硅双极面结型晶体管。具体结构如图1所示，根据该发明，当SOI衬底被施加偏压Vs时，使得作为集电区的电荷反型层317在顶层硅薄埋氧层315和基区314的界面形成。该方法制备的器件，一定程度上降低了衬底偏压。但是该结构仅仅依靠对背衬底311施加偏压时产生的一定浓度的电荷反型层317作为集电区，很薄的电荷反型层317将会大幅度的增加集电区电阻，同时由于背面栅极313横向尺寸比较短，对集电区电阻的改善有限。并且，在制备背栅极层313的工艺方面还是相对比较复杂，所形成的两个薄层二氧化硅绝缘层315和316将背栅极层313夹在中间，在对背衬底311施加偏压Vs时，产生了衬底偏压在两薄层二氧化硅315和316上的分压，因此造成了有效电压的浪费，而集电区电阻、背栅极层313电阻以及两薄层二氧化硅315和316的电阻在器件工作时都会产生热电阻效应，这对器件的稳定性和寿命有致命的影响。
因此，如何提出一种基于超薄SOI纵向SiGe-HBT及其制备方法，可以进一步降低衬底偏压、提高器件工作的稳定性和寿命、以及使SiGe-HBT与普通SOI-CMOS工艺具有更好的兼容性，实已成为本领域从业者亟待解决的技术问题。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种基于SOI的纵向SiGe-HBT及其制备方法，用于解决现有技术中基于SOI的纵向SiGe-HBT中衬底偏压高、工艺复杂、稳定性差、以及与SOI-CMOS工艺难兼容的问题。
为实现上述目的及其他相关目的，本发明提供一种基于SOI的纵向SiGe-HBT的制备方法，包括：
1)提供一包括背衬底硅、埋氧层和顶层硅的SOI半导体衬底；
2)通过离子注入技术，在所述背衬底硅与埋氧层界面上形成包含第一导电型掺杂剂的背栅极层；
3)在所述SOI半导体衬底上刻蚀出一沟槽，并使所述沟槽的深度大于所述顶层硅厚度并小于所述顶层硅与埋氧层的总厚度；
4)在所述沟槽底部形成包含第二导电类型掺杂剂的多晶硅集电区，以使所述背栅极层被施加偏压时，在所述沟槽底部的埋氧层和所述多晶硅集电区界面形成反型电荷层作为次集电区；
5)在所述多晶硅集电区上形成基区，且所述基区包括：本征SiGe层、嫁接基区、以及形成于所述嫁接基区之上的包含第一导电型掺杂剂的外基区；
6)在所述本征SiGe层上形成发射极盖帽层，且在所述发射极盖帽层上形成包含第二导电型掺杂剂的发射区；
7)在所述多晶硅集电区、发射区、基区上依次形成集电极、发射极、基极。
可选地，所述第一导电型掺杂剂为P型掺杂剂时，所述第二导电型掺杂剂为N型掺杂剂，或者所述第一导电型掺杂剂为N型掺杂剂时，所述第二导电掺杂剂为P型掺杂剂。进一步可选地，所述P型掺杂剂为硼，所述N型掺杂剂为磷。
可选地，所述包含第一导电型掺杂剂的背栅极层为重掺杂，且掺杂浓度大于1019cm-3。
可选地，所述形成重掺杂的背栅极层的离子注入工艺是在SOI半导体衬底顶层硅上进行的。
可选地，所述形成沟槽和多晶硅集电区的步骤包括：
a)在所述SOI半导体衬底顶层硅上进行常规的光刻工艺，将掩膜板上沟槽状的图形复制到所述SOI半导体衬底顶层硅上；
b)利用离子束刻蚀工艺并按照步骤a)中的光刻图形在所述SOI半导体衬底的顶层硅及埋氧层上刻蚀出沟槽，沟槽底部为一减薄的埋氧层；
c)利用化学气相沉积技术在所述沟槽中生长多晶硅直至与沟槽相对两侧的SOI顶层硅上表面持平；
d)利用离子注入技术在靠近该沟槽中多晶硅上方区域对所述多晶硅进行掺杂以形成集电区。
可选地，所述步骤d)中对所述的集电区为轻掺杂，且掺杂浓度为1016cm-3～1017cm-3。
可选地，所述形成轻掺杂的集电区，其掺杂浓度值自下向上递减，且呈高斯分布。
可选地，所述SOI衬底的埋氧层厚度为100nm～200nm，所述SOI衬底顶层硅的厚度为50nm～100nm。
可选地，所述沟槽底部的埋氧层厚度为10nm～20nm。
可选地，所述在依次形成基极、集电极、发射极的外基区、集电区、发射区的裸露部分上分别形成有硅化物。进一步可选地，所述外基区、集电区、发射区上裸露的硅化物上依次形成有金属接触电极。
可选地，所述外基区为重掺杂的多晶硅，所述嫁接基区为多晶SiGe层。
本发明的另一目的是提供一种基于SOI的纵向SiGe-HBT结构，包括：
SOI半导体衬底，其背衬底硅与埋氧层界面上形成有包含第一导电型掺杂剂的背栅极层，且所述SOI半导体衬底上具有一沟槽，所述沟槽的深度大于所述SOI半导体衬底的顶层硅厚度并小于所述顶层硅与埋氧层的总厚度；
所述沟槽底部形成有包含第二导电类型掺杂剂的多晶硅集电区，以使所述背栅极层被施加偏压时，在所述沟槽底部的埋氧层和所述多晶硅集电区界面形成反型电荷层作为次集电区；
所述多晶硅集电区和SOI半导体衬底顶层硅上形成有基区，所述基区包括：本征SiGe层、嫁接基区、以及位于所述嫁接基区之上的包含第一导电型掺杂剂外基区；
所述本征SiGe层上形成有发射极盖帽层，且所述发射极盖帽层上形成有包含第二导电型掺杂剂的发射区；
所述集电区、发射区、基区上依次形成有集电极、发射极、基极，且所述集电极与基区、发射区与外基区、外基区与部分SOI半导体衬底顶层硅之间、以及其它裸露的有源层和硅化物上形成有二氧化硅隔离层。
可选地，所述第一导电型掺杂剂为P型掺杂剂时，所述第二导电型掺杂剂为N型掺杂剂，或者所述第一导电型掺杂剂为N型掺杂剂时，所述第二导电掺杂剂为P型掺杂剂。进一步可选地，所述P型掺杂剂为硼，所述N型掺杂剂为磷。更进一步可选地，所述包含第一导电型掺杂剂的背栅极层为重掺杂，且掺杂浓度大于1019cm-3。
可选地，所述包含第二导电类型掺杂剂的集电区为轻掺杂，且掺杂浓度为1016cm-3～1017cm-3。
可选地，所述SOI衬底的埋氧层厚度为100nm～200nm，所述SOI半导体衬底顶层硅的厚度为50nm～100nm。
可选地，所述沟槽底部的埋氧层厚度为10nm～20nm。
可选地，所述在依次形成基极、集电极、发射极的外基区、集电区、发射区的裸露部分上分别形成有硅化物。进一步可选地，所述外基区、集电区、发射区上裸露的硅化物上依次形成有金属接触电极。
可选地，所述外基区为重掺杂的多晶硅，所述嫁接基区为多晶SiGe层。
如上所述，本发明提供了一种基于SOI的纵向SiGe-HBT及其制备方法，通过将普通的厚埋氧层的常规SOI半导体衬底作为起始晶片，在其特定区域制作薄埋氧层，并在薄埋氧层上制作HBT。该器件工作时，通过向SiGe-HBT施加背栅正电压使得在接近薄埋氧层的上表面形成电荷反型层作为次集电区，该层成为集电极电流的低阻抗导通渠道，从而显著减小集电区电阻，提高截止频率。同时，本发明的器件制备工艺简单，在特定区域减薄埋氧层，成功将所需的衬底偏压降至CMOS工艺中典型的3V甚至更小，这对实现SiGe-HBT与SOI-CMOS的集成工艺的兼容有重要意义。
附图说明
图1显示为现有技术中的一种超薄SOI纵向双极型晶体管示意图。
图2a-2d显示为本发明中基于SOI的纵向SiGe-HBT制备过程中不同步骤中所形成的器件结构示意图。
图2e1-2e2显示为本发明中基于SOI的纵向SiGe-HBT制备过程中基区形成的结构图。
图2f-2g显示为本发明中基于SOI的纵向SiGe-HBT制备过程中发射区和各个区电极形成的结构示意图。
图3显示为本发明中所制备的基于SOI的纵向SiGe-HBT的结构示意图。
元件标号说明
11 SOI半导体衬底
110、311 背衬底
111、312 埋氧层
111u、111v 二氧化硅隔离层
112 顶层硅
12、313 背栅极层
13 沟槽
14 多晶硅集电区
15、317 电荷反型层
16、314 基区
160 本征SiGe层
161 嫁接基区
162 P+多晶硅外基区
162u P+多晶硅外基区悬臂
17 P-Si盖帽层
18 N+多晶硅发射区
19 硅化物
20 基极
21 集电极
22 发射极
315 顶层硅上薄埋氧层
316 SOI衬底中薄埋氧层
Vs 衬底偏压
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图2a至图2d、图2e1至图2e2、2g以及图3。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
下面结合说明书附图进一步说明本发明提供的一种基于SOI的纵向SiGe-HBT及其制备方法，为了示出的方便附图并未按照比例绘制，特此述明。
实施例一
对照附图2a至图2d、图2e1至图2e2、以及图2g，本发明提供一种基于SOI的纵向SiGe-HBT的制备方法，包括以下几个步骤：
步骤一：如图2a所示，提供一个SOI半导体衬底11，包括背衬底硅110、埋氧层111和顶层硅112，其中所述SOI半导体衬底11是常规SOI起始晶片，埋氧层111厚度为100nm～200nm，顶层硅112的厚度为50nm～100nm。
步骤二：如图2b所示，通过离子注入技术，在所述背衬底硅110与埋氧层111界面上形成包含第一导电型掺杂剂的背栅极层12。在本实施例中，所述第一导电型掺杂剂为P型掺杂剂硼，一般半导体掺杂用离子注入机的能量范围为20～400千电子伏，硼离子注入硅的注入深度一般在1微米以下，因此适当控制注入机的能量范围，使注入的硼离子正好达到背衬底硅110与埋氧层111界面形成一层高掺杂浓度的背栅极层12，其掺杂的浓度大于1019cm-3，根据所要求的制备器件的性能，该值可以灵活改变。注意的是：所述背栅极层12需要重掺杂，这样衬底上偏压才能全部等效于施加在背栅极层12。否则，背栅极层12轻掺杂时，一部分电压使得背栅极层12产生耗尽层，从而浪费了部分衬底偏压。
步骤三：如图2c所示，在所述SOI半导体衬底上刻蚀出一沟槽13，并使所述沟槽13的深度大于所述顶层硅112厚度并小于所述顶层硅112与埋氧层111的总厚度，也即所刻蚀的沟槽13底部位于SOI半导体衬底11埋氧层111中。形成沟槽的具体工艺如下：
a)在所述SOI半导体衬底11顶层硅112上进行常规的光刻工艺，将掩膜板上沟槽状的图形复制到所述SOI半导体衬底11顶层硅112上；
b)利用离子束刻蚀工艺并按照步骤a)中的光刻图形在所述SOI半导体衬底11的顶层硅112及埋氧层111上刻蚀出沟槽13，沟槽13底部为一减薄的埋氧层(也就是原来埋氧层111刻蚀剩余的一部分)。
利用离子束刻蚀各向异性及容易控制的特性，对刻蚀的沟槽能够精确地控制。具体地，对SOI半导体衬底11埋氧层111进行刻蚀后，所剩余的部分埋氧层厚度为10nm～20nm，也即所刻蚀的沟槽底部的埋氧层厚度。
步骤四：如图2d所示，在所述沟槽13(图2d中未示出)底部形成包含第二导电类型掺杂剂的多晶硅集电区14，以使所述背衬底110被施加偏压时，在所述沟槽13底部的埋氧层111和所述多晶硅集电区14界面形成反型电荷层15作为次集电区。
其中，形成多晶硅集电区14的具体工艺如下：
a)利用化学气相沉积(CVD)技术在步骤三中所形成的沟槽13中生长多晶硅直至与沟槽13相对两侧的SOI顶硅112上表面持平；
b)利用离子注入技术在步骤a)中靠近该沟槽13中多晶硅上方区域对所述多晶硅进行掺杂以形成集电区14。
具体地，该步骤中所述第二导电类型掺杂剂为磷，且对多晶硅进行的是轻掺杂以形成集电区14，掺杂浓度为1016cm-3～1017cm-3。具体地，对背衬底110施加偏压时，所述沟槽13底部的埋氧层111和所述多晶硅集电区14界面形成反型电荷层15的厚度为10nm～20nm。值得注意的是：由于顶层硅112膜极薄只有几十纳米左右，无法采用离子注入技术精确控制掺杂要求。但沟槽13中生长的多晶硅的厚度可以达到一百多个纳米，即可利用离子注入技术实现掺杂。可以将注入深度控制在靠近沟槽13底部埋氧层111的上方，由于离子注入剂量呈高斯分布，在靠近沟槽13底部埋氧层111的多晶硅掺杂浓度基本上可以达到所要求的1017cm-3，然后依次向上剂量呈明显下降趋势，使得沟槽13中多晶硅的掺杂浓度形成从下往上递减的梯度。此结构类似与两层集电极结构(集电极和次集电极)，次集电极的重掺杂可以有效减小集电极电阻。
步骤五：采用选择性外延工艺在所述多晶硅集电区14上形成基区16，且所述基区16包括：本征SiGe基区160、嫁接基区161、以及形成于所述嫁接基区161之上的包含第一导电型掺杂剂的P+多晶硅外基区162。具体地，所述嫁接基区161为多晶SiGe层，所述P+多晶硅外基区162的掺杂剂为硼。该步骤的具体工艺如下：
如图2e1-2e2所示，首先在部分多晶硅集电区14和SOI衬底顶层硅112上依次生长一层二氧化硅层111u、一层P+多晶硅外基区162；然后，用各向异性干法刻蚀刻出发射区窗口(在二氧化硅层111u和P+多晶硅外基区162层)；接着通过湿法刻蚀氧化层等方法完成P+多晶硅外基区悬臂162u，并制备出二氧化硅隔离层111v；最后，本征SiGe基区160是通过选择外延生长，在裸露的多晶硅集电区14上生长出本征SiGe基区层160，在P+多晶硅外基区悬臂162u下生长多晶SiGe层，形成一个嫁接基区161，当嫁接基区161和本征SiGe基区160接触后，生长停止。该方法的特点是：P+多晶硅外基区162在本征SiGe基区层160外延之前形成，这样就不需要对SiGe外延层进行注入，避免了瞬态增强扩散。
步骤六：如图2f，首先在所述本征SiGe基区层160上生长P-Si盖帽层17，且在所述P-Si盖帽层上形成N+多晶硅发射区18，掺杂剂为磷；然后在步骤五中所述P+多晶硅外基区162、多晶硅集电区14、N+多晶硅发射区18的裸露部分上分别形成有硅化物19。该步骤中均采用常规半导体工艺，在P-Si盖帽层17上化学气相沉积(CVD)一层多晶硅，然后制作一道掩膜板，正光刻胶进行多晶硅离子注入在发射极开口进行n+重掺杂注入形成发射区。多晶硅工艺不仅与SOI-CMOS多晶硅栅工艺相兼容，还可以提高发射区注入效率，减小器件的有效面积，提高集成度。在注入完成之后，再进行热退化，促进多晶硅发射区向基区扩散形成浅发射结。
步骤七：如图2g所示，在所述P+多晶硅外基区162、多晶硅集电区14、N+多晶硅发射区18的裸露部分的硅化物19上依次形成有金属接触电极，以分别形成基极20、集电极21、发射极22，且所述集电极21与本征SiGe基区160、发射区18与外基区162、外基区162与部分SOI半导体衬底顶层硅112之间、以及其它裸露的有源层和硅化物上形成有二氧化硅隔离层(图2g中与埋氧层图案相同的部分，未示出)。该步骤中基极20、集电极21、发射极22以及各自对应的硅化物的形成工艺和现有半导体工艺技术相同，不在详细写出。
本领域技术人员可以理解的是，在本实施例中以制备基于SOI的NPN型纵向SiGe-HBT为示例说明了本发明的制备方法，但是本发明的方案同样适用于基于SOI的PNP型纵向SiGe-HBT的制备，而此时背栅极层12和外基区162包含的是第二导电型的P型掺杂剂，多晶硅集电区14和多晶硅发射区18包含的是第一导电类型的N型掺杂剂。
本实施例中提供了一种基于SOI的纵向SiGe-HBT的制备方法，将普通的厚埋氧层的常规SOI半导体衬底作为起始晶片，在其特定区域制作薄埋氧层，并在薄埋氧层上制作HBT。该器件工作时，通过向NPN型HBT施加背栅正电压使得在接近薄埋氧层的上表面形成电荷反型层作为次集电区，该层成为集电极电流的低阻抗导通渠道，从而显著减小集电区电阻，提高截止频率。同时，本发明的器件制备工艺简单，在特定区域减薄埋氧层，成功将所需的衬底偏压降至CMOS工艺中典型的3V甚至更小，这对实现SiGe-HBT与SOI-CMOS的集成工艺的兼容有重要意义。
实施例二
本发明还提供一种基于SOI的纵向SiGe-HBT结构，如图3所示，包括：
SOI半导体衬底11，其背衬底硅110与埋氧层111界面上形成有包含第一导电型掺杂剂的背栅极层12，且所述SOI半导体衬底11上具有一沟槽13，所述沟槽13的深度大于所述SOI半导体衬底11的顶层硅112厚度并小于所述顶层硅112与埋氧层111的总厚度；
所述沟槽13底部形成有包含第二导电类型掺杂剂的多晶硅集电区14，以使所述背栅极层12被施加偏压Vs(2v～4v)时，在所述沟槽13底部的埋氧层111和所述多晶硅集电区14界面形成反型电荷层15作为次集电区；
所述多晶硅集电区14和SOI半导体衬底11顶层硅112上形成有基区16，所述基区16包括：本征SiGe层160、嫁接基区161、以及位于所述嫁接基区161之上的包含第一导电型掺杂剂外基区162；
所述本征SiGe层160上形成P-Si盖帽层17，且所述P-Si盖帽层17上形成有包含第二导电型掺杂剂的多晶硅发射区18；
所述多晶硅集电区14、多晶硅发射区18、基区16上依次形成有集电极21、发射极22、基极20，且所述集电极21与本征SiGe基区160、发射区18与外基区162、外基区162与部分SOI半导体衬底顶层硅112之间、以及其它裸露的有源层和硅化物上形成有二氧化硅隔离层(图3中与埋氧层图案相同的部分，未示出)。
具体地，所述第一导电型掺杂剂为P型掺杂剂时，所述第二导电型掺杂剂为N型掺杂剂，或者所述第一导电型掺杂剂为N型掺杂剂时，所述第二导电掺杂剂为P型掺杂剂，所述P型掺杂剂为硼，所述N型掺杂剂为磷；所述包含第一导电型掺杂剂的背栅极层为重掺杂，且掺杂浓度大于1019cm-3，所述包含第二导电类型掺杂剂的集电区为轻掺杂，且掺杂浓度为1016cm-3～1017cm-3。
更具体地，所述SOI衬底的埋氧层厚度为100nm～200nm，所述SOI半导体衬底顶层硅的厚度为50nm～100nm，所述沟槽底部的埋氧层厚度为10nm～20nm；所述在依次形成基极、集电极、发射极的外基区、集电区、发射区的裸露部分上分别形成有硅化物，所述外基区、集电区、发射区上裸露的硅化物上依次形成有金属接触电极；所述外基区为重掺杂的多晶硅，所述嫁接基区为多晶SiGe层。
本领域技术人员可以理解的是，在本实施例中以制备的基于SOI的NPN型纵向SiGe-HBT为示例说明了本发明结构，但是本发明的方案同样适用于基于SOI的PNP型纵向SiGe-HBT的制备，而此时背栅极层12和外基区162包含的是第二导电型的P型掺杂剂，多晶硅集电区14和多晶硅发射区18包含的是第一导电类型的N型掺杂剂。
综上所述，本发明为了进一步降低衬底偏压、提高器件工作的稳定性和寿命、以及使SiGe-HBT与普通SOI-CMOS工艺更好的兼容，本发明对器件的结构及工艺进行了改进，提出了一种基于超薄SOI纵向SiGe-HBT及其制备方法。通过将普通的厚埋氧层的常规SOI半导体衬底作为起始晶片，在其特定区域制作薄埋氧层，并在薄埋氧层上制作了HBT。该器件工作时，通过向NPN型SiGe-HBT施加背栅正电压使得在接近薄埋氧层的上表面形成电荷反型层作为次集电区，该层成为集电极电流的低阻抗导通渠道，从而显著减小集电区电阻，提高截止频率。同时，本发明的器件制备工艺简单，在特定区域减薄埋氧层，成功将所需的衬底偏压降至CMOS工艺中典型的3V甚至更小，这对实现SiGe-HBT与SOI-CMOS的集成工艺的兼容有重要意义。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
Claims (22)
1.一种基于SOI的纵向SiGe-HBT的制备方法，其特征在于：
1)提供一包括背衬底硅、埋氧层和顶层硅的SOI半导体衬底；
2)通过离子注入技术，在所述背衬底硅与埋氧层界面上形成包含第一导电型掺杂剂的背栅极层；
3)在所述SOI半导体衬底上刻蚀出一沟槽，并使所述沟槽的深度大于所述顶层硅厚度并小于所述顶层硅与埋氧层的总厚度；
4)在所述沟槽底部形成包含第二导电类型掺杂剂的多晶硅集电区，以使所述背栅极层被施加偏压时，在所述沟槽底部的埋氧层和所述多晶硅集电区界面形成反型电荷层作为次集电区；其中，所述多晶硅集电区的掺杂通过离子注入技术实现，且注入深度靠近所述沟槽底部埋氧层的上方，离子注入剂量呈高斯分布，所述多晶硅集电区的掺杂浓度值自下而上递减；
5)在所述多晶硅集电区上形成基区，且所述基区包括：本征SiGe层、嫁接基区、以及形成于所述嫁接基区之上的包含第一导电型掺杂剂的外基区；
6)在所述本征SiGe层上形成发射极盖帽层，且在所述发射极盖帽层上形成包含第二导电型掺杂剂的发射区；
7)在所述多晶硅集电区、发射区、基区上依次形成集电极、发射极、基极。
2.根据权利要求1所述的基于SOI的纵向SiGe-HBT的制备方法，其特征在于：所述第一导电型掺杂剂为P型掺杂剂时，所述第二导电型掺杂剂为N型掺杂剂，或者所述第一导电型掺杂剂为N型掺杂剂时，所述第二导电掺杂剂为P型掺杂剂。
3.根据权利要求2所述的基于SOI的纵向SiGe-HBT的制备方法，其特征在于：所述P型掺杂剂为硼，所述N型掺杂剂为磷。
4.根据权利要求1所述的基于SOI的纵向SiGe-HBT的制备方法，其特征在于：所述包含第一导电型掺杂剂的背栅极层为重掺杂，且掺杂浓度大于1019cm-3。
5.根据权利要求4所述的基于SOI的纵向SiGe-HBT的制备方法，其特征在于：所述形成重掺杂的背栅极层的离子注入工艺是在SOI半导体衬底顶层硅上进行的。
6.根据权利要求1所述的基于SOI的纵向SiGe-HBT的制备方法，其特征在于：所述形成沟槽和多晶硅集电区的步骤包括：
a)在所述SOI半导体衬底顶层硅上进行常规的光刻工艺，将掩膜板上沟槽状的图形复制到所述SOI半导体衬底顶层硅上；
b)利用离子束刻蚀工艺并按照步骤a)中的光刻图形在所述SOI半导体衬底的顶层硅及埋氧层上刻蚀出沟槽，沟槽底部为一减薄的埋氧层；
c)利用化学气相沉积技术在所述沟槽中生长多晶硅直至与所述SOI顶层硅上表面持平；
d)利用离子注入技术在靠近该沟槽中多晶硅上方区域对所述多晶硅进行掺杂以形成集电区。
7.根据权利要求6所述的基于SOI的纵向SiGe-HBT的制备方法，其特征在于：所述步骤d)中对所述的集电区的掺杂为轻掺杂，且掺杂浓度为1016cm-3～1017cm-3。
8.根据权利要求1所述的基于SOI的纵向SiGe-HBT的制备方法，其特征在于：所述SOI衬底的埋氧层厚度为100nm～200nm，所述SOI衬底顶层硅的厚度为50nm～100nm。
9.根据权利要求1所述的基于SOI的纵向SiGe-HBT的制备方法，其特征在于：所述沟槽底部的埋氧层厚度为10nm～20nm。
10.根据权利要求1所述的基于SOI的纵向SiGe-HBT的制备方法，其特征在于：所述在依次形成基极、集电极、发射极的外基区、集电区、发射区的裸露部分上分别形成有硅化物。
11.根据权利要求10所述基于SOI的的纵向SiGe-HBT的制备方法，其特征在于：所述外基区、集电区、发射区上裸露的硅化物上依次形成有金属接触电极。
12.根据权利要求1所述的基于SOI的纵向SiGe-HBT的制备方法，其特征在于：所述外基区为重掺杂的多晶硅，所述嫁接基区为多晶SiGe层。
13.一种基于SOI的纵向SiGe-HBT，其特征在于，包括：
SOI半导体衬底，其背衬底硅与埋氧层界面上形成有包含第一导电型掺杂剂的背栅极层，且所述SOI半导体衬底上具有一沟槽，所述沟槽的深度大于所述SOI半导体衬底的顶层硅厚度并小于所述顶层硅与埋氧层的总厚度；
所述沟槽底部形成有包含第二导电类型掺杂剂的多晶硅集电区，以使所述背栅极层被施加偏压时，在所述沟槽底部的埋氧层和所述多晶硅集电区界面形成反型电荷层作为次集电区；其中，所述多晶硅集电区的掺杂通过离子注入技术实现，且注入深度靠近所述沟槽底部埋氧层的上方，离子注入剂量呈高斯分布，所述多晶硅集电区的掺杂浓度值自下而上递减；
所述多晶硅集电区和SOI半导体衬底顶层硅上形成有基区，所述基区包括：本征SiGe层、嫁接基区、以及位于所述嫁接基区之上的包含第一导电型掺杂剂外基区；
所述本征SiGe层上形成有发射极盖帽层，且所述发射极盖帽层上形成有包含第二导电型掺杂剂的发射区；
所述集电区、发射区、基区上依次形成有集电极、发射极、基极，且所述集电极与基区、发射区与外基区、外基区与部分SOI半导体衬底顶层硅之间、以及其它裸露的有源层和硅化物上形成有二氧化硅隔离层。
14.根据权利要求13所述的基于SOI的纵向SiGe-HBT，其特征在于：所述第一导电型掺杂剂为P型掺杂剂，所述第二导电型掺杂剂为N型掺杂剂，或者所述第一导电型掺杂剂为N型掺杂剂，所述第二导电掺杂剂为P型掺杂剂。
15.根据权利要求14所述的基于SOI的纵向SiGe-HBT，其特征在于：所述P型掺杂剂为硼，所述N型掺杂剂为磷。
16.根据权利要求13所述的基于SOI的纵向SiGe-HBT，其特征在于：所述包含第一导电型掺杂剂的背栅极层为重掺杂，且掺杂浓度大于1019cm-3。
17.根据权利要求13所述的基于SOI的纵向SiGe-HBT，其特征在于：所述包含第二导电类型掺杂剂的集电区为轻掺杂，且掺杂浓度为1016cm-3～1017cm-3。
18.根据权利要求13所述的基于SOI的纵向SiGe-HBT，其特征在于：所述SOI衬底的埋氧层厚度为100nm～200nm，所述SOI半导体衬底顶层硅的厚度为50nm～100nm。
19.根据权利要求13所述的基于SOI的纵向SiGe-HBT，其特征在于：所述沟槽底部的埋氧层厚度为10nm～20nm。
20.根据权利要求13所述的基于SOI的纵向SiGe-HBT，其特征在于：所述在依次形成基极、集电极、发射极的外基区、集电区、发射区的裸露部分上分别形成有硅化物。
21.根据权利要求20所述的基于SOI的纵向SiGe-HBT，其特征在于：所述外基区、集电区、发射区上裸露的硅化物上依次形成有金属接触电极。
22.根据权利要求13所述的基于SOI的纵向SiGe-HBT，其特征在于：所述外基区为重掺杂的多晶硅，所述嫁接基区为多晶SiGe层。
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2012
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