CN101467237A - 制造双极型晶体管的方法 - Google Patents
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Abstract
本发明涉及一种在半导体衬底(11)上制造双极型晶体管的方法，所述半导体衬底(11)上形成有分别由均为第一导电类型的第一、第二和第三半导体材料构成的第一、第二和第三层(1，2，3)。将第二层(2)的第一部分转换为包括第一电绝缘材料的埋入绝缘区域(15)。由与埋入绝缘区域(15)相邻的第二层(2)的第二部分和与第二层(2)的第二部分相邻的第一层(1)的一部分形成包括比如集电极区域的第一导电类型的第一半导体区域(6)。然后，通过将第三层(3)转换成与第一导电类型相反的第二导电类型，在埋入绝缘区(15)和第一半导体区(6)上形成基极区(7)。然后在基极区(7)的一部分上形成包括比如发射极区的第一导电类型的第二半导体区域(8)。该方法形成的双极型晶体管有利地减小了集电极到基极区域(6，7)的非本征电容，这是由于该电容的值主要取决于埋入绝缘区(15)，而掩埋绝缘区的介电常数比第一半导体区到基极区(6，7)PN结的介电常数低得多。
Description
技术领域
本发明涉及制造双极型晶体管的方法。
背景技术
在过去十年中，半导体技术在截止频率和最高振荡频率方面获得了巨大的发展。这些品质因数已经从几十GHz增加到了几百GHz。这一已经获得的显著发展主要是由于应用双极型晶体管增长的电流驱动的结果。
在最大电流驱动和双极型晶体管的集电极-基极电容()之间存在一个基本折中。为获得较高的截止频率和较高的电流驱动，要求集电极区中有较高的掺杂水平，而后者不利地显著增加了集电极-基极电容。集电极-基极电容向器件中引入了不利的寄生反馈，后者限制了双极型晶体管的增益。因此，当然在不影响电流驱动和截止频率的情况下，集电极-基极电容应该尽可能低。
US2004/0224461公开了一种具有高截止频率的npn型双极型晶体管，其中该双极型晶体管包括位于层状基极区顶部之上的台形发射极区以及其下的集电极区。基极区和集电极区之间的结被电绝缘区包围，该电绝缘区埋在基极区下面，并形成半导体本体的局部收缩。
双极型晶体管包括本征和非本征区。双极型晶体管的本征区是双极型晶体管(本征)工作所需的区。双极型晶体管的(本征)工作不需要非本征区，但由于实际上双极型晶体管需要一些措施来操作，比如，到基极和集电极区的电连接，而所述电连接通常不能直接制作在基极和集电极区的本征区上，因而存在上述非本征区。已知双极型晶体管的缺陷在于，其包括非本征区引入的集电极-基极电容，电容会不利地引起已知双极型晶体管高频性能的下降。
发明内容
本发明的一个目的是，提供一种制造双极型晶体管的方法，在该晶体管中由非本征区引入的电容有所降低。本发明提供了一种根据权利要求1所述的方法。从属权利要求限定了有益的实施例。
根据本发明在半导体衬底上制造双极型晶体管的方法，包括以下步骤：
在半导体衬底上形成分别由均为第一导电类型的第一、第二和第三半导体材料构成的第一、第二和第三层；
将第二层的第一部分转换成包括第一电绝缘材料的埋入绝缘区；
由与埋入绝缘区相邻的第二层的第二部分和与第二层的第二部分相邻的第一层的一部分形成包括集电极区或发射极区在内的第一导电类型的第一半导体区区；
通过将第三层转换为与第一导电类型相反的第二导电类型的层，在埋入的绝缘区和第一半导体区上形成基极区；以及
在基极区的一部分上形成第一导电类型的第二半导体区，所述第二半导体区包括所述集电极区和所述发射极区两者中的另外一个。
本发明提供了一种双极型晶体管的制造方法，由于其上形成基极区的第一半导体区中的埋入绝缘层的缘故，所述晶体管中第一半导体区和基极区之间的非本征电容有所减小。非本征第一半导体区到基极区电容的减小是由于，此时该电容部分地取决于埋入绝缘层，而后者的介电常数比第一半导体区到基极区PN结的介电常数低得多。例如，除其它因素以外，根据埋入绝缘区的厚度，可以获得减小了二分之一或更多的电容。此外，第一半导体区到基极区电容值对第一半导体区和基极区的掺杂水平依赖较小，这使得可以在不增大由第一半导体区到基极区形成的非本征电容的情况下，增加这两个区域中的一个或全部的掺杂水平，从而改善双极型晶体管的性能。另一优势在于，埋入的绝缘区形成基极区的非本征部分中掺杂剂的扩散障碍，这使得能够在不形成过深的第一半导体区到基极区PN结的情况下，实现针对非本征基极区的较高的掺杂水平。而另一优势是在埋入绝缘区的插入部位，从基极区到第一半导体区(反之亦然)的电荷载流子注入受到了抑制。这最终导致双极型晶体管的进一步改善的高频性能。
值得注意的是，在这种连接中，当常规双极型晶体管中发射极区和集电极区作用互换时，晶体管被称为倒相晶体管。而且，在根据本发明的器件中，还可以相应的方式将发射极区置于基极区下方。
可以就此从已出版于IEEE Electron Device Letters，vol.25 no.6，June 2004的，Kyoung Hwan Yeo等人所作的、题为“A Partially InsulatedField-Effect Transistor(PiFET)as a Candidate for Scaled Transistors”的出版物中获知在场效应晶体管(FET)器件中制造埋入绝缘层的方法。在该出版物中，SiGe层以外延生长方式沉积在半导体衬底上，并在所述层上沉积一硅层。在所述硅层上形成具有开口掩模。在开口中，通过蚀刻去除硅层和SiGe层。接下来，在去除掩模后，在硅和SiGe层中的蚀刻开口中形成另一硅层。通过这种方式，获得被埋在硅层中的SiGe区。然后通过选择性蚀刻去除SiGe区，并使用绝缘材料(例如，二氧化硅)替换SiGe区。接着，在两个其中SiGe已被二氧化硅所替换、并且被硅区隔开的区域上形成FET。通过这种方式，获得部分绝缘的FET。这种已知的方法提供了FET器件中的埋入绝缘区，而根据本发明的方法提供双极型晶体管，该双极型晶体管的形式方式为：将掩模绝缘区的形成同包括比如集电极区的第一半导体区的形成相结合，并将第三层的导电类型转换成相反的导电类型，从而形成双极型晶体管的基极区。
在根据本发明的方法的有利实施例中，将第二层的第一部分转换成埋入绝缘区的步骤的特征在于以下步骤：
形成将第二层的一部分暴露在外的开口；
相对于第一和第三层，选择性地去除第二层的一部分，从而在第一和第三层之间形成空腔；以及
使用第一电绝缘材料填充空腔，从而形成埋入绝缘层。
该方法是一种制造埋入绝缘区的简单和鲁棒的方式，并且该方法可以被集成在标准的工艺流程，如，CMOS(互补金属氧化物半导体)技术中，在CMOS技术中，可以由比如标准的STI(浅槽隔离)区提供开口。
在根据本发明的方法的优选实施例中，第二半导体材料包含硅和锗的混合晶体，而且第一和第三半导体材料均包含硅。这可以有利地支持相对于第一和第三层选择性地去除一部分的第二层。在另一优选实施例中，形成第一半导体区的步骤包括热氧化步骤，采取热氧化步骤之后大部分锗锗扩散至第二层以外。由于第一和第三层包括硅，因而热氧化步骤使包含在第二层中的锗能够扩散至第一和第三层。此后，锗将不再集中在第二层中，而将分布在第一、第二和第三层中，分布的结果导致硅锗对双极型晶体管性能的影响被减小至可接收的水平。
在根据本发明的一个有利实施例中，形成基极区的步骤的特征在于以下步骤：在第三层上外延生长第二导电类型的第四层，从而将第三层转换为第二导电类型。这有利地减少了获得基极区所需要的工艺步骤数量。
优选地，第三层的厚度在10纳米至100纳米的范围以内。这使得在位于埋入绝缘区之上的第三层的一部分中形成基极区变得更加容易。
在根据本发明的有利实施例中，在将第二层的第一部分转换为埋入绝缘区的步骤之前，应用光刻步骤打开一个区域，在所述区域中转换第二层的第一部分。这使得可以形成其中无需制造埋入绝缘区的区域，例如，其中了制造标准CMOS晶体管的区域。
优选地，将第一、第二和第三层作为外延层的一部分形成。这有利地减少了所需工艺步骤的数量。
在根据本发明的方法的优选实施例中，第一半导体区包括集电极区，第二半导体区包括发射极区。
附图说明
下面参考实施例和附图详细说明本发明，其中
图1至8是垂直于器件厚度方向的示意性截面图，该截面图示出了利用根据本发明的方法制造双极型晶体管的连续阶段。
附图并非按比例绘制，为了清楚起见，扩大了某些尺寸。尽量用相同的数字表示类似的区域或者部分。
具体实施方式
图1至8是垂直于器件厚度方向的示意性截面图，该截面图示出了利用根据本发明的方法制造双极型晶体管的连续阶段。
起点(参见图1)是n型硅衬底11，通过外延生长，在其上形成第一硅层1、SiGe层2和另一硅层3，其中，在该实例中，所有的三个层(1，2，3)均是n型。为了简单起见，图中省略了衬底11的下面的部分。在该实例中，SiGe层2的Ge含量为20％且厚度大约20nm至30nm。优选地，另一硅层3的厚度在10nm至100nm的范围内，以使得能够在工艺的另一阶段将该第二硅层3转换为基极区。
此后(参见图2)，沉积二氧化硅层31和氮化硅层32，并形成图案以打开一道窗口，在所述窗口处通过蚀刻另一硅层3、SiGe层2和部分第一硅层1的方式形成STI(浅槽隔离)腔4。STI腔4的侧壁暴露出第二硅层3、SiGe层2的侧表面和第一硅层1的侧表面的一部分。
接着(参见图3)，借助选择性(湿法或干法)化学蚀刻工艺，从STI腔4的侧壁去除SiGe层2的一部分。从而形成与STI腔4和SiGe层2的剩余部分相邻的埋入腔(buried cavity)5。在该实例中，SiGe层2的剩余部分的侧面与STI区4的侧壁相距大约100nm至200nm。
接着(参见图4)，执行用二氧化硅填充埋入腔的热氧化步骤，从而形成埋入的绝缘区15。热氧化在大约900℃至1050℃的温度下进行。这种热氧化步骤的有益结果是，由于SiGe层2的一部分Ge原子热扩散至周围的第一和另一硅层1、3，因而SiGe层2转换为Ge含量少于SiGe层2的层。在这种情况下，SiGe层2的Ge含量将减少到低于10％，并且由于Ge的向外扩散，可能会对所要制造的双极型晶体管造成不利影响的、富含Ge的SiGe层2照这样不再是所要制造的双极型晶体管的集电极区的一部分。因此，所要制造的双极型晶体管不包含富含Ge的SiGe层2，反之，如果后者是所要制造的集电极区的一部分，将对所要制造的双极型晶体管的性能产生不利影响。然后，并使用公知技术(例如，HDP(高密度等离子)氧化)和CMP(化学机械抛光))，用诸如二氧化硅之类的绝缘材料(不必与用于填充埋入腔5的材料相同)填充STI腔4的剩余部分，从而形成STI区14。在一个候选实施例中，在STI腔4的暴露在外的表面上形成绝缘层，然后，不是用固体或液体材料填充STI腔4，而是用气体填充(例如，空气)STI腔4，或着将STI腔4抽成真空，从而形成真空STI区。这有利地改善了STI区的绝缘特性。
此后(参见图5)，使用标准的蚀刻技术去除二氧化硅层31和氮化硅层32。使用光刻图案和蚀刻技术形成保护晶种层(seed layer)33，晶种层33限定了一个窗口，在该窗口中形成双极型晶体管，晶种层33同时还为其中形成了比如标准CMOS器件的区域提供保护。采用硅外延生长法，形成基极层7，所述基极层7具有形成在硅区上的单晶硅部分7B和形成在其它区域上的多晶硅部分7A。此时将另一硅层3转换成基极层7的单晶硅部分7B的一部分，因此，基极层7与埋入的绝缘区15。此时，形成了包括位于埋入的绝缘区15和STI腔4之间的、第一硅层1和SiGe层2的剩余部分在内的集电极区6。
此时(参见图6)，通过比如二氧化硅沉积形成绝缘层34，并通过光刻图案和蚀刻技术形成发射极开口35。
此后(参见图7)，在这种情况下，用n型单晶硅层填充发射极开口35，从而形成发射极连接区8。所述层n型单晶硅层可以借助CVD工艺形成。对得到的结构进行热处理，通过局部过掺杂在基极层7的一部分中形成发射极区9，其中所述局部过掺杂是n型杂质从发射极连接区8向外扩散到基极层7结果。然后，通过光刻和蚀刻，形成发射极连接区8，获得发射极连接区8的T形横截面。
接着(参见图8)，形成并蚀刻基极层7，并形成发射极隔离物(emitter spacer)36。然后，形成与双极型晶体管区电连接的连接导体(图中未示出)。
简而言之，本发明提供了一种在半导体衬底上制造双极型晶体管的方法，所述半导体衬底形成有分别由均为第一导电类型的第一、第二和第三半导体材料构成的第一、第二和第三层。将第二层的第一部分转换为包括第一电绝缘材料的埋入绝缘区。由与埋入绝缘区相邻的第二层的第二部分和与第二层的第二部分相邻的第一层的一部分形成包括比如集电极区在内的第一导电类型的第一半导体区。此后，通过将第三层转换为与第一导电类型相反的第二导电类型，在埋入的绝缘区上和第一半导体区上形成基极区。接着，在基极区的一部分上形成包括例如发射极区的第一导电类型的第二半导体区。该方法形成的双极型晶体管有利地减小了非本征集电极到基极区的电容，其原因在于，该电容主要取决于埋入的绝缘层，而后者的介电常数比集电极到基极区PN结的介电常数低得多。
本发明并非局限于此处所述的实施例，本领域的技术人员能够在本发明的范围内作出多种变形和修改。因此，除了适用于分立半导体器件外，本发明还十分适用于诸如(BI)CMOS((双极型)互补金属氧化物半导体)IC(集成电路)之类的集成半导体器件。根据本发明的方法还能够有利地与PiFETs(部分绝缘的场效应晶体管)的形成相结合。事实上，实例中所述的晶体管的结构和制造非常适于在IC中使用。
此外，值得注意的是，除了SiGe外，还可以使用其它能够被选择性蚀刻，并能够在其上生长单晶硅的材料。这种材料的实例是SiC。除此之外，也可以使用具有几乎不影响硅的晶格常数(grid constant)、然而支持选择性蚀刻的杂质的硅。因此，例如，相对于p型硅，能够选择性蚀刻n型硅，反之亦然。此外，电气性能稳定的掺杂剂可以充分影响硅的可蚀刻性。
对根据本发明的方法还可以作出多种变形和修改。因此，也可以通过在硅区中注入锗的方式形成SiGe层或SiGe区。
在权利要求中，括号中的参考标记不应被看作是对范围的限制。非限定性冠词“一”、“一个”不排除复数的存在。可以组合互不相同的从属权利要求所述的特征。
Claims (9)
1、一种在半导体衬底(11)上制造双极型晶体管的方法，包括以下步骤：
在半导体衬底(11)上形成分别由均为第一导电类型的第一、第二和第三半导体材料构成的第一、第二和第三层(1，2，3)；
将第二层(2)的第一部分转换为包括第一电绝缘材料的埋入绝缘区(15)；
由与埋入绝缘区(15)相邻的第二层(2)的第二部分和与第二层(2)的第二部分相邻的第一层(1)的一部分，形成包括集电极区或发射极区的第一导电类型的第一半导体区(6)；
通过将第三层(3)转换为与第一导电类型相反的第二导电类型，在埋入绝缘区(15)和第一半导体区(6)上形成基极区(7)；以及
在基极区(7)的一部分上形成第一导电类型的第二半导体区(8)，所述第二半导体区(8)包括所述集电极区和所述发射极区两者中的另外一个。
2、根据权利要求1所述的方法，其中，所述将第二层(2)的第一部分转换为埋入绝缘区(15)的步骤，其特征在于以下步骤：
形成将第二层(2)的一部分暴露在外的开口(4)；
相对于第一和第三层(1，3)，选择性地去除第二层(2)的一部分，从而在第一和第三层(1，3)之间形成空腔(5)；以及
使用第一电绝缘材料填充空腔(5)，从而形成埋入绝缘区(15)。
3、根据权利要求1或2所述的方法，其特征在于，所述第二半导体材料包含硅和锗的混合晶体，并且所述第一和第三半导体材料均包含硅。
4、根据权利要求3所述的方法，其中形成第一半导体区(6)的步骤包括热处理步骤，在所述热氧化步骤之后，大部分锗被扩散到第二层(2)以外。
5、根据权利要求1所述的方法，其中，所述形成基极区(7)的步骤，其特征在于以下步骤：在第三层(3)上外延生长第二导电类型的第四层，从而将第三层(3)转换为第二导电类型。
6、根据权利要求1所述的方法，其特征在于，所述第三层(3)的厚度在10纳米至100纳米范围以内。
7、根据权利要求1所述的方法，其特征在于，在将第二层(2)的第一部分转换为埋入绝缘区(15)的步骤之前，应用光刻步骤打开一个区域，在所述区域中转换第二层(2)的第一部分。
8、根据权利要求1所述的方法，其特征在于，作为外延层的一部分形成第一、第二和第三层(1，2，3)。
9、根据上述权利要求中任一项所述的方法，其特征在于，所述第一半导体区(6)包括集电极区，并且所述第二半导体区(8)包括发射极区。
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