TW200809980A - Method of manufacturing a bipolar transistor - Google Patents

Description

200809980 九、發明說明： 【發明所屬之技術領域】 本發明係關於一種製造雙載子電晶體的方法。 【先前技術】 過去十年中，在半導體技術中已見到振盪之截止頻率及 最大頻率方面的大幅增加。此等增進之數字從數十〇112增 加至數百GHz。由於所應用雙載子電晶體之增加電流驅動 而明顯地達成此發展。 在雙載子電晶體之最大電流驅動及集極至基極電容之間 係有一基本折衷。為了達到一高截止頻率及高電流驅動， 係需要在集極區内之一高摻雜量，其相當不利地增加集極 至基極電容。集極至基極電容在該裝置中引入一不利的寄 生回授，其限制雙載子電晶體的增益。因此，集極至基極 電容應盡可能低，當然不能影響電流驅動及截止頻率。 一種具有高截止頻率之npn型雙載子電晶體係已揭示於 US 2004/0224461中，其中雙載子電晶體在一層疊基極區 上包含一平台狀射極區，且在其下之一集極區。基極區及 集極區間之接面係由一埋入基極區下之電絕緣區圍繞，且 電絕緣區形成半導體本體的局部壓縮。 雙載子電晶體包括本質及外質區。雙載子電晶體之本質 區係雙載子電晶體（本質）操作需要的區域。外質區係雙載 子電a曰體（本質）操作不需要的區域，但此等外質區存在係 ®為雙載子電晶體實際上需要某些測量才能操作，例如， 電連接至基極及集極區，該等電連接通常不能直接在基極 119318.doc 200809980 及集極區之本質區上製造。已知雙載早 又執于電晶體之缺點係其 包含一具有外質區之集極至基極電容，A " 头不利地減少已知 雙載子電晶體的高頻率效能。 【發明内容】 本發明之-目的係提供-種製造雙載子電晶體的方法， 其中由外質區引人之電容已減少。本發明提供—種如請求 項1之方法。較佳具體實施例係由附屬請求項定義。

依據本發明在一半導體基板上邀#雔.， 守股丞槪上Ik雙載子電晶體的方法 包含以下步驟： 第三半導 在該半導體基板上分别形成一第一、第 第二及一第三層，其皆為一第一導電 體材料之一第一、 率類型； -變換該第二層之—第—部分成為—包含—第—電絕緣 材料的埋入式隔離區； -從鄰接埋入式隔離區之該第二層的一第二部分及鄰接 該第二層之該第二部分的該第一層之一部分，形成一該第 -導電率類型之第一半導體區，#包含一集極區或一射極 區， -藉由將該第三層變換成為一第H；率類型之一層而 在，埋入式隔離區上及該第—半導體區上形成—基極區， 該第二導電率類型係與談第一導電率類型相反；及 -形成該第-導電率類型之一第二半導體區，其包含在 δ亥基極區之一部分上的該集極區及該射極區中之另一者。 本發明提供一種雙載子電晶體的製造方法，&中因為在 119318.doc 200809980 其層及區域上係形成基極區之該第一半導體區中的埋入式 絕緣層，該第一半導體區及該基極區間的該外質電容已減 少。該外質第一半導體區至基極電容減少係藉由此電容之 值現部分由埋入式絕緣層決定的事實，其具有一比第一半 ' 導體區至基極區接面之介電常數實質上低的介電常數。例 : 如，取決於該埋入式隔離層之厚度，可達到降低二倍或二 - 倍以上之電容。此外，該第一半導體區至基極區電容之值 φ 係較不依據第一半導體區及基極區之摻雜量，其使得此等 區中之一或二者的摻雜量之增加能改進雙載子電晶體之效 能’而不增加由該第一半導體區至基極區形成之外質電 容。另一優點係該埋入式隔離區係對於在基極區之外質部 分中的摻雜劑之擴散阻障，其致能達到外質基極區之更高 摻雜量，而不會導致太深之第一半導體區至基極區接面。 又另一優點係將電荷載體自基極區注入第一半導體區（及 反之亦然）係在其中插入埋入式隔離區的區域中受到抑 • 制。此最終地導致進一步改進雙載子電晶體之高頻效能。 應注意的是在此連接中，#射極區及集極區交換在習知 雙載子電晶體中之作用時，該電晶體係稱為一倒轉電晶 - 體。同時在根據本發明之裝置+，射#區亦可以_對應方 式定位在基極區下。 —種在場效電晶體（FET)裝置中製造—埋人式絕緣層的 了法，係可自Ky_g Hwan Ye。等所著標題為"用於比例電 晶體之一候選的—部分絕緣場效電晶體（PiFET)(A Partially

Field-肪ect Transist〇r (piFET) M a C—如 119318.doc 200809980

Scaled Transistors)”之出版物中得知，該文獻已在2〇〇4年6 月之 IEEE Electron Device Letters，第 25 卷，第 6 號中公 開。在此出版物中，一 SiGe層係以磊晶方式沈積在一半導 體基板上，及在該層上沈積一矽層。一遮罩係提供在矽層 上，其係具有一開口。在該開口中，該矽層及該SiGe層兩 者藉由蝕刻移除。其後，在移除該遮罩後，另外一矽層係 提供於該矽及該SiGe層中之經蝕刻開口内。依此方法，獲 知一由矽層埋入之SiGe區。SiGe區係接著被選擇性蝕刻移 除並用一絕緣材料取代，例如二氧化矽。接著一場效電晶 體係形成在此等類區之中兩個上，其中siGe已藉由二氧化 矽取代及用一矽區分離。依此方法，可獲得一部分絕緣場 效電晶體。此已知方法在一場效電晶體裝置中提供一埋入 式隔離區，而根據本發明的方法藉由結合該埋入式隔離區 之形成與該第一半導體區的形成而提供一雙載子電晶體， 其包括例如集極區，且第三層之導電率類型變換成為相反 的導電率類型，因而形成雙載子電晶體的基極區。 在依據本發明之方法的較佳具體實施例中，將該第二層 之第一部分變換成為埋入式隔離區之步驟，其特徵在於以 下步驟： - 提供一曝露該第二層之一部分的開口； -相對於第一及第二層選擇性地移除第二層之一部分， 因而在第一及第三層間形成一空腔；及 -以第一電絕緣材料填充該空腔，因而形成該埋入式隔 離區。 119318.doc 200809980 此方法係—種製造埋入式絕緣區之簡單及強健方法，日 可整合於一押、 儿 σ ; 一知準處理流程中，例如CMOS(互補式金氧半導 體）技術，JL φ 〇 /、τ開口（例如）可藉由一標準STI(淺溝渠隔離） 區提供。 在根據本發日4 i , 、 X月之方法的一較佳具體實施例中，該第二半 導體材料包括矽及鍺的-混合晶Μ，並且第-及第三半導 體材=包切。此有利於致使第二層之—部分相對於第

:及第三：選擇性移除。在一進一步有利之具體實施例 形成第一半導體區之步驟包含一熱步驟，在其後大多 數鍺係擴散離開第二層。因為第一及第三層包含矽，熱氧 化步驟致使包含在第二層中之鍺擴散至第一及第三層。之 後，鍺不再集中於第二層中，而是在第一、第二及；三層 中散開’其方式使⑨鍺在雙載子電晶體效能上的影響減少 至一可接受程度。 在根據本發明的-有利具體實施例中，形成基極區之步 驟的特徵係’在第三層上遙晶成長一第二導電率類型的第 四層的步驟，因而將第三層變換成為第二導電率類型。此 有利於減少獲得基極區之所需的製程步驟數目。 較佳地係該第三層具有-在1()奈来至⑽奈米範圍内的 厚度。此有利於在第三層之部分中形成該基極區，其係位 於埋入式隔離區頂部。 在根據本發明之-有利具體實施例中，_微影㈣步驟 係在將第二層之第一部分變換忐士里λ 4 士 k換成埋入式隔離區的步驟前應 用，該微影㈣步驟將其中第二層的第—部分已變換之區 119318.doc -10- 200809980 域開啟。此致能形成其中無須製造埋入式隔離區之區域， 例如在一其中已製造—標準CMOS電晶體之區域。 較佳地係，該第_、第二及第三層係形成H曰曰層的 部为。此有利地減少所需製程步驟的數目。 在根據本發明之方法的有利具體實施例中，該第一半導 體區包含集極區且該第二半導體區包含射極區。 【實施方式】 圖1至8係垂直一裝置之厚度方向的示意性斷面圖，其顯 不藉由根據本發明之方法製造該裝置之連續階段。 起點（參見圖1)係一 n型矽基板丨丨，在其上一第一矽層i、 一SiGe層2及另一矽層3係藉由磊晶形成，其中（在此範例 中）所有二層（1、2、3)係n型。為了簡化緣故，基板^之一 底下4刀已自圖中省略。8丨^層2(在此範例中）具有2〇%的 鍺含量及將近20奈米至30奈米的厚度。另一矽層3的厚度 較佳係在10奈米至1〇〇奈米的範圍中，以致在製程的另一 階段中使此第二層3變換成一基極區。 之後（參見圖2)，一二氧化矽層31及一氮化矽層32被沈 積’且藉由蝕刻該另一矽層3、SiGe層2及一部份第一矽層 1來圖案化，以開啟一其中形成STI(淺溝渠隔離）空腔4之窗 口。STI空腔4之側壁曝露出第二層3、siGe層2及一部分第 一矽層1之側面。 其後（參見圖3)，將部分SiGe層2藉由一選擇性（溼或乾 式）化學蝕刻製程從STI空腔4的侧壁移除。因而形成之埋 入式空腔5係鄰近STI空腔4及SiGe層2的剩餘部分。在此範 119318.doc 11 200809980 例中，SiGe層2之剩餘部分之側面係離STI區4的侧壁將近 100奈米至200奈米。 接著（參見圖4)係進行一熱氧化步驟，即用二氧化矽填 充4埋入式空腔5，因而形成埋入式隔離區15。熱氧化係 在約攝氏900度至1050度之溫度下進行。此熱氧化步驟之 有利結果係將SiGe層2變換成為具有比siGe層2相對較少 鍺之一層，因為SiGe層2之鍺原子的一部分受熱擴散至周 圍之第一及另一矽層1、3。在此情況下，8丨(^層2之鍺含 里將減少至低於10%且富含鍺之81(^層2(其可能不利地影 響欲製造之雙載子電晶體），本身則由於鍺擴散出而不再 成為欲製造之雙載子電晶體的集極區之部分。因此，該欲 製造之雙載子電晶體不包含富含鍺之SiGe層2，其係欲製 造之集極區的部分，有利地影響欲製造之雙載子電晶體的 效能。然後，STI空腔4之剩餘部分係使用例如HDP(高密 度電漿）氧化物及CMP(化學機械平坦化）之一般已知技術以 一隔離材料填充，因而形成STI區14，該隔離材料不一定 需要係與填充埋入式空腔5相同的材料（如二氧化矽）。在一 替代具體實施例中，一絕緣層係形成在STI空腔4之曝露表 面上，之後STI空腔4未以一固體或液體材料填充而是以例 如空氣之氣體或使其真空來填充（因而產生真空STI區）。此 有利地改進S TI區之隔離特性。 之後（參見圖5)，二氧化矽層31及氮化矽層32係使用標 準蝕刻技術移除。一保護晶種層33係使用微影蝕刻圖案化 及餘刻技術形成，其界定一其中將會形成一雙載子電晶體 119318.doc -12- 200809980 之"口，且其在該處保護其中係（例如）形成標準CMOS裝 置之-區。藉由應用石夕的蟲晶’形成一基極層7,盆且有 -形成於輕上之單晶㈣㈣，及—形成在其他區域上 的多晶石夕部分7A。另—㈣3現變換成為基極層7之單晶部 分7B的-部分，並且因此基極層7鄰接該埋入式隔離區 15。此時’界定一集極區6，其包括在埋入式隔離區15及 STI空腔4間之第—梦層1及咖層2的剩餘部分。

、現在（參見圖6)形成一絕緣層34’例如藉由二氧化石夕的 沈積’並且一射極開口 35係由微影蝕刻圖案化及蝕刻技術 形成。 承上（參見圖7)，射極開口 35在此情況下係用n型多晶矽 層填充，因而形成一射極連接區8。該層係藉由一 CVD製 程形成。藉由將產生之結構置於熱處理，一射極區9係形 成在基極層7之部分中，此係藉著由於η型污染物自射極連 接區8擴散出而進入基極層7之局部過度摻雜。然後，射極 連接區8係藉由微影蝕刻圖案化及蝕刻，獲得一用於射極 連接區8之Τ型斷面。 之後（參見圖8)，基極層7被圖案化及蝕刻，且形成射極 間隔件36。其後，連接導體係形成電連接至雙載子電晶體 區（圖中未顯示）。 總之’本發明提供一種在半導體基板上製造雙載子電晶 體的方法，其係分别具有一第一、第二及第三半導體材料 弟 弟一及一第三層，其皆為一第一導電率類 型。該第二層之一第一部分被變換成為一包含一第一電絕 119318.doc -13- 200809980 緣材料的埋入式隔離區。第一導電率類型之一第一半導體 區包含（例如）一集極區，其係從鄰接埋入式隔離區之第二 層的一第二部分及鄰接第二層之第二部分的第一層之一部 分形成。接著一基極區藉由將第三層變換成為第二導電率 類型而在埋入式隔離區及第一半導體區上形成，第二導電 率類型係與第一導電率類型相反。之後，一包含（例如）一 射極區之第一導電率類型之第二半導體區，係形成在該基 極區之一部分上。此方法提供一雙載子電晶體的形成，其 有利地降低外質集極至基極區電容，係由於此電容之值僅 藉由埋入式隔離層決定的事實，該埋入式隔離層決定具有 比集極至基極區接面之介電常數實質上低的介電常數。 本發明不限於在此討論之具體實施例，因為對於熟習此 項技術人士而言，係可能有許多在本發明範疇内之變化及 修改。因此，除了係適用於一離散半導體裝置外，本發明 亦極適用於一積體半導體裝置，例如一（BI)CM〇s (=(雙載 子）互補式金氧半導體）IC(=積體電路）。根據本發明之方 法亦可有利地與PiFET(部分絕緣場效電晶體）之形成結 合。事實上，如範例中描述之電晶體的結構及製造係頗適 用於積體電路。 此外，應注意的是除了 SiGe，亦可使用可被選擇性地蝕 刻之其他材料，且在其上可成長矽單晶。此一材料的範例 係SiC。此外，矽亦可能有污染物，其幾乎不影響矽的栅 格常數，然而其致能選擇性蝕刻。因此，n型矽可例如相 對於Ρ型石夕選擇性蝕刻，反之亦然。此外，一電性無作用 119318.doc -14· 200809980 摻雜劑可影響矽之可蝕刻性至足夠範圍。 5午多關於本發明之方法的變化及修改亦屬可能。因此， SiGe層或siGe區亦可藉由在矽區中植入鍺來形成。 在申請專利範圍中，任何置於括弧之間的參考符號不廉 視為限制該申請專利範圍。不定冠詞，，一"或"一、， ^ 调亚不排 除複數之存在。在相互不同之附屬請求項中 Ή用之特徵可 加以結合。

【圖式簡單說明】 現參考具體實施例及圖式更詳細解釋本發明，其· 一 至8係垂直一裝置之厚度方向的示意性斷面圖，其顯 不藉由根據本發明之方法製造該裝置之連續階段。 圖式係未依比例繪製，且為了清楚緣故而誇大一此 寸。相同區域或部分係盡可能由相同數字指示。 二 【主要元件符號說明】 1 第一矽層 2 S i G e 層 3 砍層 4 STI空腔 5 埋入式空腔 6 集極區/第一半導體區 7 基極層/基極區 7Α 多晶石夕部分 7Β 早晶發部分 8 射極連接區/第二半導體區 119318.doc -15- 200809980

9 射極區 11 η型ί夕基板/半導體基板 14 STI區 15 埋入式隔離區 31 二氧化矽層 32 氮化;ε夕層 33 保護晶種層 34 絕緣層 35 射極開口 36 射極間隔件 119318.doc -16-

Claims (1)

1. 200809980 十、申請專利範圍： 1· 一種在一半導體基板（11)上製造一雙載子電晶體的方 法，其包含以下步驟： - 在該半導體基板（11)上分别形成一第一、第二及第 二半導體材料之一第一、一第二及一第三層（丨、2、3)， 其皆為一第一導電率類型； _變換該第二層（2)之一第一部分成為一包含一第一電 絕緣材料的埋入式隔離區（15); - 從鄰接該埋入式隔離區（15)之該第二層（2)的一第二 部分及鄰接該第二層⑺之該第二部分的該第—層⑴之 -部分，形成—該第—導電率類型之第—半導體區⑹， 其包含一集極區或一射極區； -在該埋人式隔離區（15)上及該第—半導體區⑹上形 成-基極區⑺’其係藉由將該第三層(3)變換成為一第 一導電率類型之一層，該第二導電率類型係與該第一導 電率類型相反；並且 :形成該第—導電率類型之-第二半導體區（8)，其包 3在該基極區⑺之—部分上的該集極區及該射極區 另一者。 2·如請求項1之方法，其中蔣分_ 拖 弟二層（2)之該第一部分變 換成為該埋入式隔離區〇 驟· ）之v驟，其特徵在於以下步 _ 提供一曝露該第二； ㈢2)之一部分的一開口（4); _ 相對於該第一及該第= 一層（1、3)選擇性地移除該第 119318.doc 200809980 二層（2)之—部分，因而在㈣-與該第三層（1、3)間形 成一空腔（5);並且 -以該第-電絕緣材料填充該空腔(5)，因而形成該埋 入式隔離區（15)。 3. 如請求们之方法，其特徵係該第二半導體材料包含一 石 ΙίΓ的混合晶體，並且該第—及該第三半導體材料二 者皆包含石夕。 4. 如^求項3之方法，其中形成㈣—半導體區⑹之該步 驟广含-熱步驟，在其後大多數鍺係擴散離開該第二層 (2) 〇 a之方法’其中形成該基極區（7)之該步驟的特 ,、該第二層（3)上磊晶成長一第二導電率類型的一第 =的該步驟，因而將該第三層(3)變換成為該第二導電 月求胃1之方法’其特徵係該第三層⑺具有m奈 X至100奈米範圍内的厚度。 部I:項1之方法，其特徵係在將該第二層（2)之該第一 旦二、換成該埋入式隔離區〇5)的該步驟前，應用-微 :;啟刻步驟’其將其中該第二層⑺的該第一部分之區域 8.二睛求項1之方法，其特徵係該等第-、第二及第三層 2 3)係形成為一磊晶層的部分。 9· 如前述請、卡 ⑹包含2 之方法，其特徵絲第—半導體區 ^木極區且該第二半導體區（8)包含該射極區。 119318.doc