JP2004031505A - バイポーラトランジスタの製造方法 - Google Patents
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Abstract
【解決手段】本発明によるバイポーラトランジスタの製造方法は、窒化シリコン膜30をマスクにして、開口部に露出した半導体基板3をエッチングし、トレンチ31を形成する第1工程と、トレンチ31を絶縁物で埋め込んだ後、窒化シリコン膜30をストッパにして堆積した絶縁物をエッチバックし、絶縁分離された領域300を形成する第2工程と、窒化シリコン膜30に開口部を追加形成して、この窒化シリコン膜30をマスクにして領域300上にLOCOS7を形成する第3工程と、LOCOS7の開口部を介して不純物をイオン注入し、ベース領域4とコレクタ領域6を形成する第4工程および第5工程と、レジストマスクを介して不純物をイオン注入し、ベース領域4中にエミッタ領域5を形成する第6工程とを有する。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は、低コストで素子特性に優れたバイポーラトランジスタの製造方法に関する。
【0002】
【従来の技術】
バイポーラトランジスタの従来の製造方法を、図6(a)〜(f)に示す工程別断面図を用いて説明する。
【0003】
最初に、図6(a)に示すように、SOI(Silicon On Insulator)技術によって形成された埋め込み酸化膜2と、所定の不純物濃度を有するn型層3が形成されたシリコン(Si)基板1を準備する。次に、図6(b)に示すように、窒化シリコン膜と酸化シリコン膜の積層膜からなるマスク30を形成し、埋め込み酸化膜2に到達するまでn型層3をほぼ垂直にドライエッチングし、トレンチ31を形成する。次に、図6(c)に示すように、トレンチ31の側壁を熱酸化して酸化シリコン膜を形成した後、ポリシリコンを積層して、トレンチを塞ぐ。その後、表面に残ったポリシリコンとマスク30を化学機械研磨(Chemical Mechanical Polishing、以下CMPと略す)でエッチバックし、表面を平らにする。これにより、バイポーラトランジスタの素子分離トレンチ32が完成し、絶縁分離された領域300が形成される。
【0004】
次に、図6(d)に示すように、ベース領域4を形成する。ベース領域4の形成は、所定の開口部を形成したレジストをマスクにして、p型の不純物をイオン注入して形成する。
【0005】
次に、図6(e)に示すように、絶縁分離された領域300の表面に、LOCOS7を形成する。LOCOS7の形成は、最初に、基板上の全面に熱酸化時のマスク33となる窒化シリコン膜を再び積層し、エッチングによりLOCOS形成部に対応する開口部を形成する。ついで、マスク33の開口部に露出したSi表面を熱酸化させてLOCOS7を形成する。
【0006】
最後に、図6(f)に示すように、マスク33を除去した後、エミッタ領域5とコレクタ領域6を形成する。エミッタ領域5とコレクタ領域6の形成は、LOCOS7を実質的なマスクとしてn型不純物をイオン注入し、エミッタ領域5とコレクタ領域6を同時に形成する。
【0007】
以上で、バイポーラトランジスタ100が形成される。
【0008】
【発明が解決しようとする課題】
図6(a)〜(f)に示した従来のバイポーラトランジスタ100の製造方法においては、マスクの形成及び除去の工程が二度必要である。一つはトレンチ31を形成するためのマスク30の形成及び除去の工程であり、もう一つはLOCOS7を形成するためのマスク33の形成及び除去の工程である。半導体装置の製造工程においては、一般的に、マスク工程の数が増えるほど半導体装置の製造コストがあがってしまう。また、図6(b)及び(e)に示したマスク工程は、マスク30とマスク33が窒化シリコン膜もしくは酸化シリコン膜からなっているため、マスクの形成及び除去からなる個々のマスク工程のコストについても、レジストマスクを用いた通常のマスク工程に較べて、製造コストの上昇の度合いが大きい。
【0009】
そこで本発明の目的は、製造コストの低減が可能で、素子特性に優れたバイポーラトランジスタの製造方法を提供することにある。
【0010】
【課題を解決するための手段】
請求項1に記載の発明は、半導体基板上に形成された開口部を有する窒化シリコン膜をマスクにして、前記開口部に露出した半導体基板をエッチングし、前記半導体基板にトレンチを形成する第1工程と、前記半導体基板上に絶縁物を堆積して前記トレンチを絶縁物で埋め込んだ後、前記窒化シリコン膜をストッパにして、窒化シリコン膜上に堆積した絶縁物をエッチバックし、絶縁分離された領域を形成する第2工程と、前記窒化シリコン膜に開口部を追加形成して、当該窒化シリコン膜をマスクにして前記半導体基板の前記絶縁分離された領域の表面にLOCOSを形成する第3工程と、前記窒化シリコン膜を除去して形成した前記LOCOSの開口部を介して不純物をイオン注入し、ベース領域を形成する第4工程と、前記LOCOSの開口部を介して不純物をイオン注入し、コレクタ領域を形成する第5工程と、所定の開口部を有するレジストマスクを形成し、前記レジストマスクを介して不純物をイオン注入して、前記ベース領域中にエミッタ領域を形成する第6工程とを有することを特徴としている。
【0011】
これによれば、第1工程でトレンチ形成のためのマスクに用いる窒化シリコン膜を、トレンチ形成後も残しておき、第3工程で窒化シリコン膜に開口部を追加形成して、LOCOS形成のためのマスクにすることができる。従って、マスクの除去及び形成の工程を一回省略することができるため、バイポーラトランジスタの製造コストを低減することができる。
【0012】
請求項2に記載の発明は、前記第2工程において、前記絶縁物がポリシリコンであり、前記トレンチを絶縁物で埋め込む工程が、トレンチの側壁を熱酸化した後にポリシリコンを埋め込む工程からなることを特徴としている。これによっても、半導体基板に絶縁分離された領域を形成することができ、前述した請求項1と同様の効果を得ることができる。
【0013】
請求項3に記載の発明は、第3工程の実施後であって、第4工程または第5工程の実施前の半導体基板を熱処理する第7工程を有することを特徴としている。
【0014】
これによれば、第1・第2工程及び第3工程で半導体基板に残留応力が発生したとしても、第7工程の半導体基板の熱処理工程で、第4工程、第5工程、第6工程で実施するベース、コレクタ、エミッタの形成前に残留応力を緩和することができる。また、熱処理工程はベース、コレクタ、エミッタの形成前に行なわれるため、熱処理工程によるベース、コレクタ、エミッタの各領域の広がりも起きないため、バイポーラトランジスタの耐圧が低下することもない。従って、素子特性に優れるバイポーラトランジスタとすることができる。
【0015】
請求項4に記載の発明は、第1工程の実施前の半導体基板に、所定の開口部を有するマスクを形成し、当該マスクを介して不純物をイオン注入して、半導体基板においてコレクタ領域の近傍に事前にウェル領域を形成する第8工程を有することを特徴としている。これによれば、第8工程によりバイポーラトランジスタのコレクタ領域の近傍にウェル領域を形成することで、バイポーラトランジスタの電流増幅率(HFE)の飽和電圧を低くすることができる。従って、素子特性に優れるバイポーラトランジスタとすることができる。
【0016】
請求項5に記載の発明は、第1工程の実施後であって、第2工程の実施前の半導体基板に不純物をイオン注入して、トレンチの側壁に側壁高濃度領域を形成する第9工程を有することを特徴としている。これによれば、第9工程によりトレンチの側壁に高濃度領域を形成することで、バイポーラトランジスタのコレクタ抵抗を低減することができ、高電流領域におけるHFEの低下を低減することができる。従って、素子特性に優れるバイポーラトランジスタとすることができる。
【0017】
【発明の実施の形態】
(第1の実施形態)
以下、本発明のバイポーラトランジスタの製造方法を、図に基づいて説明する。
【0018】
図1(a)〜(f)は、第1の実施形態における製造方法を示す工程別断面図である。尚、図6(a)〜(f)で示した従来の製造方法におけるバイポーラトランジスタと同様の部分については同一の符号を付け、その説明を省略する。
【0019】
図1(a)の埋め込み酸化膜2とn型層3が形成されたSOIシリコン基板1の準備と、図1(b)に示す窒化シリコン膜と酸化シリコン膜の積層膜からなるマスク30及びトレンチ31の形成は、従来と同様である。
【0020】
また、次の図1(c)に示す工程では、トレンチ31の側壁を熱酸化してポリシリコンによりトレンチを塞ぎ、完成した素子分離トレンチ32により、絶縁分離された領域300が形成される点は、従来と同様である。一方、従来と異なり、素子分離トレンチ32を形成後、表面に残ったポリシリコンをエッチバックする際に、マスク30をCMPのストッパにして、マスク30を次の工程に残しておく。
【0021】
次に、図1(d)に示すように、絶縁分離された領域300の表面にLOCOS7を形成する。LOCOS7の形成は、前工程で残したマスク30にエッチングによりLOCOS形成部に対応する開口部を追加形成し、開口部に露出したSi表面を熱酸化させて形成する。また、素子分離トレンチ32およびLOCOS7の形成で発生した残留応力を緩和するために、基板に熱処理を施す。
【0022】
次に、図1(e)に示すように、マスク30を除去した後、ベース領域4を形成する。ベース領域4の形成は、LOCOS7を実質的なマスクとして、p型の不純物をイオン注入して形成する。
【0023】
最後に、図1(f)に示すように、エミッタ領域5とコレクタ領域6を形成する。エミッタ領域5の形成は、所定の開口部を形成したレジストをマスクにして、n型不純物をイオン注入する。一方、コレクタ領域6の形成は、LOCOS7を実質的なマスクとして、n型不純物をイオン注入する。エミッタ領域5とコレクタ領域6のイオン注入は、同時に行なってもよいし、別々に行なってもよい。
【0024】
以上で、バイポーラトランジスタ101が形成される。
【0025】
図1(a)〜(f)に示した製造方法においては、素子分離トレンチ32を形成する図1(b),(c)に示した工程と、基板の表面にLOCOS7を形成する図1(d)に示した工程を連続して行なっている。この時、図1(b),(c)の素子分離トレンチ32を形成する工程で使用したマスク30は、エッチングによりLOCOS形成部に対応する開口部を追加形成して、次のLOCOS7を形成する工程で使用するマスクとして利用されている。従って、図6(a)〜(f)に示した従来の製造方法に較べて、マスクの除去及び形成の工程が、一回省略されている。このため、従来の製造方法に較べて、バイポーラトランジスタの製造コストを低減することができる。
【0026】
また、図1(a)〜(f)の製造方法においては、図1(e),(f)に示したベース、エミッタ、コレクタの各領域4,5,6の形成工程を、図1(b),(c)の素子分離トレンチ32の形成工程、及び図1(d)のLOCOS7の形成工程の後にしている。半導体装置の製造においては、一般的に、素子分離トレンチ32の形成工程とLOCOS7の形成工程は、半導体基板に残留応力の発生し易い工程である。本発明では、これらの工程を連続して実施し、その後のベース、エミッタ、コレクタの各領域4,5,6の形成前に、半導体基板を熱処理している。これによって、素子分離トレンチ32の形成工程およびLOCOS7の形成工程で半導体基板に残留応力が発生したとしても、次の半導体基板の熱処理で、残留応力を緩和することができる。従って、残留応力がベース、エミッタ、コレクタの各領域4,5,6の形成後に残って、バイポーラトランジスタ101の素子特性が劣化することもない。また、熱処理が先に行なわれるので、熱処理によるベース、エミッタ、コレクタの各領域4,5,6の広がりも起きない。このため、バイポーラトランジスタ101の耐圧が低下することもなく、素子特性に優れるバイポーラトランジスタ101とすることができる。
【0027】
図1(a)〜(f)の製造方法により製造したバイポーラトランジスタ101の一例を、図2(a)〜(c)に示す。図2(a)は、バイポーラトランジスタ101の平面図であり、図2(b)は、図2(a)におけるA−A’に沿った断面図である。図2(c)は、バイポーラトランジスタ101のHFE特性を示す。
【0028】
尚、図2(a)〜(c)において、図1(a)〜(f)の製造方法に示したバイポーラトランジスタ101と同様の部分については、同一の符号を付けた。また、図2(b)には、図1(f)に追加して、層間絶縁膜8と電極9も図示してあるが、図2(a)では、簡単化のために、層間絶縁膜8と電極9の図示を省略している。
【0029】
図2(a),(b)に示すバイポーラトランジスタ101は、縦型のNPNトランジスタである。このバイポーラトランジスタ101では、コレクタ電流は、図中の太い実線矢印で示した経路を流れる。また、このバイポーラトランジスタ101のHFE特性の例を示すと、図2(c)のようになる。このトランジスタではコレクタ電流が5.0×10−4A程度までが使用範囲であり、コレクタ電流がそれ以上大きくなると、HFEが急激に低下する。
【0030】
(第2の実施形態)
第1の実施形態では、素子分離トレンチの形成とLOCOSの形成を連続して行ない、その後で、ベース、エミッタ、コレクタの各領域を形成するバイポーラトランジスタの製造方法を示した。また、この製造方法によって得られたトランジスタの素子特性を示した。第2の実施形態は、上記の工程にウェル領域の形成と側壁高濃度領域の形成を追加し、より素子特性に優れたバイポーラトランジスタを製造する方法に関する。以下、本実施形態における製造方法を、図3(a)〜(f)に示す工程別断面図に基づいて説明する。尚、図1(a)〜(f)で示した第1実施形態の製造方法におけるバイポーラトランジスタ101と同様の部分については同一の符号を付け、その説明を省略する。
【0031】
本実施形態のバイポーラトランジスタの製造方法においては、図3(a)に示すように、埋め込み酸化膜2の上に、n型層3よりもさらに不純物濃度の高い高濃度層60が形成されたSOIシリコン基板1を用いる。最初に、所定の開口部を形成したレジストをマスクにしてn型不純物をイオン注入し、ウェル領域61を形成する。ウェル領域の不純物濃度は、n型層3より高く、高濃度層60より低い値に設定する。
【0032】
次に、図3(b)に示すように、窒化シリコン膜と酸化シリコン膜の積層膜からなるマスク30によってトレンチ31を形成した後、n型不純物を斜めイオン注入し、トレンチの側壁に、側壁高濃度領域62を形成する。側壁高濃度領域62の不純物濃度は、高濃度層60と同程度に設定する。
【0033】
以下、図3(c)〜(f)の工程は、図1(c)〜(f)に示した第1実施形態と同様である。この製造方法により、第1実施形態のバイポーラトランジスタ101に、ウェル領域61、高濃度層60、側壁高濃度領域62を追加した、図3(f)に示すバイポーラトランジスタ102が形成される。
【0034】
本実施形態の製造方法においても、第1実施形態と同様に、素子分離トレンチ32の形成とLOCOS7の形成を連続して行なっているので、従来の製造方法に較べてマスクの除去及び形成の工程が一回省略され、製造コストを低減することができる。また、素子分離トレンチ32およびLOCOS7の形成した後で熱処理し、その後でベース、エミッタ、コレクタの各領域4,5,6を形成しているので、素子分離トレンチ32およびLOCOS7の形成時に発生する残留応力を緩和できる点も同様である。尚、熱処理によるベース、エミッタ、コレクタの各領域4,5,6の広がりが起きない点も同様であるが、ウェル領域61、高濃度層60、側壁高濃度領域62については後で熱処理されるので、熱処理による広がりを考慮し、不純物濃度と大きさを設定しておく。
【0035】
図3(a)〜(f)の製造方法により製造したバイポーラトランジスタ102の一例を、図4(a)〜(c)に示す。図4(a)は、バイポーラトランジスタ102の平面図であり、図4(b)は、図4(a)におけるA−A’に沿った断面図である。図4(c)は、バイポーラトランジスタ102のHFE特性を示す。尚、図4(a),(b)に示すバイポーラトランジスタ102において、図2(a),(b)に示したバイポーラトランジスタ101と同様の部分については、同一の符号を付けた。
【0036】
図4(a),(b)に示すバイポーラトランジスタ102も、図2(a),(b)に示すバイポーラトランジスタ101と同様に、縦型のNPNトランジスタである。一方、このバイポーラトランジスタ102においては、図2(a),(b)に示すバイポーラトランジスタ101と比較し、ウェル領域61が形成されている。ウェル領域61はn型層3より高濃度で抵抗が低くなるため、バイポーラトランジスタ102はバイポーラトランジスタ101と比較し電流が流れやすくなり、電流増幅率(HFE)の飽和電圧を低くすることができる。
【0037】
また、バイポーラトランジスタ102では高濃度層60および側壁高濃度領域62が形成されているため、コレクタ電流は、主として図中の太い実線矢印で示した経路を流れる。尚、図中の太い点線矢印で示したコレクタ電流は、第1実施形態の図2(a),(b)に示したバイポーラトランジスタ101と同じ経路を流れるコレクタ電流である。このように、高濃度層60および側壁高濃度領域62を形成することで、実質的にバイポーラトランジスタ102のコレクタ面積が増大し、コレクタ抵抗を低減することができる。尚、ウェル領域61に関しても、n型層3よりウェル領域61の抵抗が低くなるため、高濃度層60および側壁高濃度領域62と同様に、コレクタ抵抗の低減に寄与している。
【0038】
図4(c)に実線で示すHFE特性は、ウェル領域61、高濃度層60、側壁高濃度領域62の形成以外は、図2(c)のHFE特性が得られたバイポーラトランジスタ101と同様の条件で製造したバイポーラトランジスタ102で得られたものである。尚、図4(c)において、図2(c)で示したバイポーラトランジスタ101のHFE特性を、比較のために点線で示した。バイポーラトランジスタ102においては、図中の一点差線の範囲からわかるように、バイポーラトランジスタ101の高電流領域におけるHFEの低下を低減している。また、HFEの値も、測定したコレクタ電流の全範囲にわたって増大した。このように、本実施形態で製造したバイポーラトランジスタ102は、第1実施形態で製造したバイポーラトランジスタ101と比較し、素子特性に優れるバイポーラトランジスタとすることができる。
【0039】
図5(a),(b)に、本実施形態で製造した、別のバイポーラトランジスタの例を示す。図5(a)は、バイポーラトランジスタ103の平面図であり、図5(b)は、図5(a)におけるA−A’に沿った断面図である。
【0040】
図5(a),(b)に示すバイポーラトランジスタ103は、図4(a),(b)に示す側壁高濃度領域62を形成したバイポーラトランジスタ102と比較して、シャロートレンチ34を形成した点が異なっている。シャロートレンチ34を形成することで、近接したベース領域5と側壁高濃度領域62での電流経路が長くなるため、図4(a),(b)に示すバイポーラトランジスタ102と比較して、バイポーラトランジスタ103の耐圧を高めることができる。
【0041】
図5(a),(b)に示すバイポーラトランジスタ103は、図3(a)〜(f)に示した製造方法を用いて、製造することができる。シャロートレンチ34は、図3(b)に示すトレンチ31と同時に形成することができ、トレンチ幅を狭くすることで、トレンチ31より浅いトレンチとすることができる。
【0042】
(他の実施形態)
前記各実施形態においては、本発明の製造方法を縦型のNPNバイポーラトランジスタ101,102,103の製造に適用したが、本発明の製造方法は縦型のPNPトランジスタの製造に適用することもできる。この場合には、前記の実施形態で示した各領域の不純物型(n型、p型)を、全て逆転して製造すればよい。
【図面の簡単な説明】
【図1】(a)〜(f)は、本発明の第1の実施形態におけるバイポーラトランジスタの製造方法を示す工程別断面図である。
【図2】(a)は、本発明の第1の実施形態で製造したバイポーラトランジスタの平面図であり、(b)は、(a)におけるA−A’に沿った断面図であり、(c)は、そのHFE特性である。
【図3】(a)〜(f)は、本発明の第2の実施形態におけるバイポーラトランジスタの製造方法を示す工程別断面図である。
【図4】(a)は、本発明の第2の実施形態で製造したバイポーラトランジスタの平面図であり、(b)は、(a)におけるA−A’に沿った断面図であり、(c)は、そのHFE特性である。
【図5】(a)は、本発明の第2の実施形態で製造した別のバイポーラトランジスタの平面図であり、(b)は、(a)におけるA−A’に沿った断面図である。
【図6】(a)〜(f)は、従来のバイポーラトランジスタの製造方法を示す工程別断面図である。
【符号の説明】
100,101,102,102 縦型NPNバイポーラトランジスタ
1 シリコン基板
2 埋め込み酸化膜
3 n型層
30,33 マスク
31 トレンチ
32 素子分離トレンチ
34 シャロートレンチ
300 絶縁分離された領域
4 ベース領域
5 エミッタ領域
6 コレクタ領域
7 LOCOS
8 層間絶縁膜
9 電極
Claims (5)
- 半導体基板上に形成された開口部を有する窒化シリコン膜をマスクにして、前記開口部に露出した半導体基板をエッチングし、前記半導体基板にトレンチを形成する第1工程と、
前記半導体基板上に絶縁物を堆積して前記トレンチを絶縁物で埋め込んだ後、前記窒化シリコン膜をストッパにして、窒化シリコン膜上に堆積した絶縁物をエッチバックし、絶縁分離された領域を形成する第2工程と、
前記窒化シリコン膜に開口部を追加形成して、当該窒化シリコン膜をマスクにして前記半導体基板の前記絶縁分離された領域の表面にLOCOSを形成する第3工程と、
前記窒化シリコン膜を除去して形成した前記LOCOSの開口部を介して不純物をイオン注入し、ベース領域を形成する第4工程と、
前記LOCOSの開口部を介して不純物をイオン注入し、コレクタ領域を形成する第5工程と、
所定の開口部を有するレジストマスクを形成し、前記レジストマスクを介して不純物をイオン注入して、前記ベース領域中にエミッタ領域を形成する第6工程とを有することを特徴とするバイポーラトランジスタの製造方法。 - 前記第2工程において、前記絶縁物がポリシリコンであり、前記トレンチを絶縁物で埋め込む工程が、トレンチの側壁を熱酸化した後にポリシリコンを埋め込む工程からなることを特徴とする請求項1に記載のバイポーラトランジスタの製造方法。
- 前記第3工程の実施後であって、前記第4工程または前記第5工程の実施前の前記半導体基板を熱処理する第7工程を有することを特徴とする請求項1または2に記載のバイポーラトランジスタの製造方法。
- 前記第1工程の実施前の前記半導体基板に、所定の開口部を有するマスクを形成し、前記マスクを介して不純物をイオン注入して、当該半導体基板においてコレクタ領域の近傍に事前にウェル領域を形成する第8工程を有することを特徴とする請求項1乃至3のいずれか1項に記載のバイポーラトランジスタの製造方法。
- 前記第1工程の実施後であって、前記第2工程の実施前の前記半導体基板に不純物をイオン注入して、前記トレンチの側壁に側壁高濃度領域を形成する第9工程を有することを特徴とする請求項1乃至4のいずれか1項に記載のバイポーラトランジスタの製造方法。
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Application Number | Priority Date | Filing Date | Title |
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JP2002183169A JP2004031505A (ja) | 2002-06-24 | 2002-06-24 | バイポーラトランジスタの製造方法 |
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Publication Number | Publication Date |
---|---|
JP2004031505A true JP2004031505A (ja) | 2004-01-29 |
Family
ID=31179471
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002183169A Pending JP2004031505A (ja) | 2002-06-24 | 2002-06-24 | バイポーラトランジスタの製造方法 |
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Date | Code | Title | Description |
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A621 | Written request for application examination |
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A977 | Report on retrieval |
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A131 | Notification of reasons for refusal |
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