JP2003257987A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】
【課題】 ＳｉＧｅ系（ＳｉＧｅ，ＳｉＧｅＣ）ＨＢＴ
のベース領域におけるベースの開口端からの多結晶のＳ
ｉＧｅ系混晶層がエピタキシャルＳｉＧｅ系混晶層へせ
り出す距離を低減し、高速且つ高集積な半導体装置およ
びその製造方法を提供する。 【解決手段】 ＨＢＴ（ヘテロ結合バイポーラトランジ
スタ）のベース領域に開口３８を形成し、エピタキシャ
ル成長によりベース領域となる半導体層３０を形成する
際に、ベース領域の開口３８のゲート絶縁膜１２、酸化
シリコン膜２１上に多結晶層が形成される非選択エピタ
キシャルベース層を有する半導体装置を製造する場合に
おいて、ＨＢＴのベース領域の開口３８側端部のゲート
絶縁膜１２，酸化シリコン膜２１の形状を、少なくとも
段数が２段の階段状とした。
のベース領域におけるベースの開口端からの多結晶のＳ
ｉＧｅ系混晶層がエピタキシャルＳｉＧｅ系混晶層へせ
り出す距離を低減し、高速且つ高集積な半導体装置およ
びその製造方法を提供する。 【解決手段】 ＨＢＴ（ヘテロ結合バイポーラトランジ
スタ）のベース領域に開口３８を形成し、エピタキシャ
ル成長によりベース領域となる半導体層３０を形成する
際に、ベース領域の開口３８のゲート絶縁膜１２、酸化
シリコン膜２１上に多結晶層が形成される非選択エピタ
キシャルベース層を有する半導体装置を製造する場合に
おいて、ＨＢＴのベース領域の開口３８側端部のゲート
絶縁膜１２，酸化シリコン膜２１の形状を、少なくとも
段数が２段の階段状とした。
Description
【０００１】
【発明の属する技術分野】本発明は、ヘテロ接合バイポ
ーラトランジスタ（Heterojunction Bipolar Transisto
r:以下ＨＢＴという）のベース領域をエピタキシャル技
術にて形成する半導体装置およびその製造方法に関す
る。
ーラトランジスタ（Heterojunction Bipolar Transisto
r:以下ＨＢＴという）のベース領域をエピタキシャル技
術にて形成する半導体装置およびその製造方法に関す
る。
【０００２】
【従来の技術】例えば、通信装置の周波数変換器等にお
いては、共通の半導体基体上に絶縁ゲート型電界効果ト
ランジスタ（ＦＥＴ）とＨＢＴとが形成された混載型の
半導体装置が用いられる。このような通信用の混載型半
導体装置の場合、ＦＥＴと同様にＨＢＴにも動作性能の
高速化が要求される。このＨＢＴの高速化のためには、
ベースの浅接合化によるキャリアのベース走行時間の短
縮とベースの低抵抗化が重要な課題となってくる。
いては、共通の半導体基体上に絶縁ゲート型電界効果ト
ランジスタ（ＦＥＴ）とＨＢＴとが形成された混載型の
半導体装置が用いられる。このような通信用の混載型半
導体装置の場合、ＦＥＴと同様にＨＢＴにも動作性能の
高速化が要求される。このＨＢＴの高速化のためには、
ベースの浅接合化によるキャリアのベース走行時間の短
縮とベースの低抵抗化が重要な課題となってくる。
【０００３】しかし、従来のイオン注入技術を用いたベ
ース層の形成方法では、注入不純物のチャネリングテイ
ルの問題から、浅接合のベース幅を実現することは困難
であった。
ース層の形成方法では、注入不純物のチャネリングテイ
ルの問題から、浅接合のベース幅を実現することは困難
であった。
【０００４】この問題を解決するものとして、シリコン
（Ｓｉ）基板上に例えばシリコン−ゲルマニウム（Ｓｉ
1-xＧｅx、以下ＳｉＧｅと記す）やシリコン−ゲルマニ
ウム−カーボン（Ｓｉ1-x-yＧｅxＣy、以下ＳｉＧｅＣ
と記す）の混晶層をエピタキシャル成長させる技術を応
用したＳｉＧｅＨＢＴやＳｉＧｅＣＨＢＴ（以下、これ
らを総称してＳｉＧｅ系ＨＢＴという）が注目されてい
る。
（Ｓｉ）基板上に例えばシリコン−ゲルマニウム（Ｓｉ
1-xＧｅx、以下ＳｉＧｅと記す）やシリコン−ゲルマニ
ウム−カーボン（Ｓｉ1-x-yＧｅxＣy、以下ＳｉＧｅＣ
と記す）の混晶層をエピタキシャル成長させる技術を応
用したＳｉＧｅＨＢＴやＳｉＧｅＣＨＢＴ（以下、これ
らを総称してＳｉＧｅ系ＨＢＴという）が注目されてい
る。
【０００５】ベースを浅接合すると、ベース不純物の濃
度が増大し、エミッタへの正孔の注入が問題となってく
るが、ＳｉＧｅ系ＨＢＴは、ベース領域にＳｉに比べて
バンドギャップの狭いＳｉＧｅやＳｉＧｅＣ（以下、単
に「ＳｉＧｅ」というときは、ＳｉＧｅＣをも含むもの
とする）を用いることで、エミッタ−ベース間に電位障
壁が生じるので正孔のエミッタへの注入は大幅に減少す
ることになる。したがって、ベースを高キャリア濃度に
することによりベース抵抗の低減ができ、更に十分大き
な電流増幅率（ｈFE）が得られる。この結果、十分な耐
圧を確保しながら高い周波数特性を実現することができ
る。また、ゲルマニウム（Ｇｅ）のプロファイルに傾斜
をつけること、すなわち図９の破線で示すようにＧｅ濃
度を、コレクタ側を高く、エミッタ側を低くすることに
より、コレクタ側のバンドギャップが狭くなりエミッタ
からの電子の注入が加速され、これにより、ベース走行
時間（τB）を短縮した、優れた高周波特性をもつ高速
ＨＢＴを実現することができる。
度が増大し、エミッタへの正孔の注入が問題となってく
るが、ＳｉＧｅ系ＨＢＴは、ベース領域にＳｉに比べて
バンドギャップの狭いＳｉＧｅやＳｉＧｅＣ（以下、単
に「ＳｉＧｅ」というときは、ＳｉＧｅＣをも含むもの
とする）を用いることで、エミッタ−ベース間に電位障
壁が生じるので正孔のエミッタへの注入は大幅に減少す
ることになる。したがって、ベースを高キャリア濃度に
することによりベース抵抗の低減ができ、更に十分大き
な電流増幅率（ｈFE）が得られる。この結果、十分な耐
圧を確保しながら高い周波数特性を実現することができ
る。また、ゲルマニウム（Ｇｅ）のプロファイルに傾斜
をつけること、すなわち図９の破線で示すようにＧｅ濃
度を、コレクタ側を高く、エミッタ側を低くすることに
より、コレクタ側のバンドギャップが狭くなりエミッタ
からの電子の注入が加速され、これにより、ベース走行
時間（τB）を短縮した、優れた高周波特性をもつ高速
ＨＢＴを実現することができる。
【０００６】図１に、ＳｉＧｅ系ＨＢＴを搭載した、Ｈ
ＢＴと相補型の絶縁ゲート型ＦＥＴを有する典型的な半
導体装置（以下、ＢｉＣＭＯＳと記す）の断面図を示
す。この半導体装置の、従来の製造方法について以下に
述べる。
ＢＴと相補型の絶縁ゲート型ＦＥＴを有する典型的な半
導体装置（以下、ＢｉＣＭＯＳと記す）の断面図を示
す。この半導体装置の、従来の製造方法について以下に
述べる。
【０００７】第１工程
半導体基体１の素材として、第１導電型（この例ではｐ
型とする）の基板面方位が（１００）結晶面であるシリ
コン基板２を用いる。このシリコン基板２における、高
速用ＨＢＴすなわちＳｉＧｅ系ＨＢＴ形成部Ａと、バイ
ポーラトランジスタ形成部Ｂとに、ｎ型のコレクタ埋め
込み領域４および５をそれぞれ形成する。これらｎ型の
コレクタ埋め込み領域４および５は、図示しないが、熱
酸化プロセスによりシリコン基板２に酸化シリコンを形
成し、ＮＰＮトランジスタのコレクタ領域の酸化シリコ
ン膜を開口し、その開口にＳｂ2Ｏ3による固体ソースを
拡散してＮ+のコレクタ領域を形成することにより形成
する。その後、エピタキシャル成長により例えば抵抗率
１〜５Ωｃｍで厚さ０．６〜２．０μｍの第２導電型
（この例ではｎ型とする）の半導体層３を形成する。シ
リコン基板２に半導体層３が形成されたものを半導体基
体１とする。
型とする）の基板面方位が（１００）結晶面であるシリ
コン基板２を用いる。このシリコン基板２における、高
速用ＨＢＴすなわちＳｉＧｅ系ＨＢＴ形成部Ａと、バイ
ポーラトランジスタ形成部Ｂとに、ｎ型のコレクタ埋め
込み領域４および５をそれぞれ形成する。これらｎ型の
コレクタ埋め込み領域４および５は、図示しないが、熱
酸化プロセスによりシリコン基板２に酸化シリコンを形
成し、ＮＰＮトランジスタのコレクタ領域の酸化シリコ
ン膜を開口し、その開口にＳｂ2Ｏ3による固体ソースを
拡散してＮ+のコレクタ領域を形成することにより形成
する。その後、エピタキシャル成長により例えば抵抗率
１〜５Ωｃｍで厚さ０．６〜２．０μｍの第２導電型
（この例ではｎ型とする）の半導体層３を形成する。シ
リコン基板２に半導体層３が形成されたものを半導体基
体１とする。
【０００８】第２工程
素子分離酸化シリコン膜６を、ＬＯＣＯＳ（Local Oxid
ation of Silicon：局所酸化）法により形成する。具体
的には、図示しないが、先ず例えば半導体層３の表面を
熱酸化して酸化シリコンによるパッド層を形成し、この
パッド層の上にＣＶＤ法により窒化シリコン（Ｓｉ
3Ｎ4）層を形成することによって耐酸化マスク層を形成
し、この耐酸化マスク層に対してフォトリソグラフィに
よるパターンエッチングを行って、素子分離酸化シリコ
ン膜６を形成する部分を開口し、その後、スチーム酸化
を行って、素子分離酸化シリコン膜６を形成する。
ation of Silicon：局所酸化）法により形成する。具体
的には、図示しないが、先ず例えば半導体層３の表面を
熱酸化して酸化シリコンによるパッド層を形成し、この
パッド層の上にＣＶＤ法により窒化シリコン（Ｓｉ
3Ｎ4）層を形成することによって耐酸化マスク層を形成
し、この耐酸化マスク層に対してフォトリソグラフィに
よるパターンエッチングを行って、素子分離酸化シリコ
ン膜６を形成する部分を開口し、その後、スチーム酸化
を行って、素子分離酸化シリコン膜６を形成する。
【０００９】第３工程
第２工程で形成した耐酸化マスク層を除去した後、ホウ
素（Ｂ）のイオン注入を複数回操り返して行い、ｐ型の
素子分離領域７を、互いに電気的に分離すべき部分間に
形成すると同時に、ｎチャネル型ＭＯＳＦＥＴ形成部Ｃ
にｐ型の第１のウエル領域８を形成する。
素（Ｂ）のイオン注入を複数回操り返して行い、ｐ型の
素子分離領域７を、互いに電気的に分離すべき部分間に
形成すると同時に、ｎチャネル型ＭＯＳＦＥＴ形成部Ｃ
にｐ型の第１のウエル領域８を形成する。
【００１０】第４工程
リン（Ｐ）のイオン注入を複数回繰り返して行い、ｐチ
ャネル型ＭＯＳＦＥＴ（ｐＭＯＳ）形成部Ｄにｎ型の第
２のウエル領域９を形成すると同時に、ＳｉＧｅ系ＨＢ
Ｔ形成部Ａおよびバイポーラトランジスタ形成部ＢのＮ
+のコレクタ領域４および５と接続するコレクタ電極取
り出し領域１０および１１を形成する。
ャネル型ＭＯＳＦＥＴ（ｐＭＯＳ）形成部Ｄにｎ型の第
２のウエル領域９を形成すると同時に、ＳｉＧｅ系ＨＢ
Ｔ形成部Ａおよびバイポーラトランジスタ形成部ＢのＮ
+のコレクタ領域４および５と接続するコレクタ電極取
り出し領域１０および１１を形成する。
【００１１】第５工程
ｎチャネル型ＭＯＳＦＥＴ形成部Ｃとｐチャネル型ＭＯ
ＳＦＥＴ形成部Ｄとに、それぞれゲート絶縁膜１２を凡
そ１０ｎｍ形成し、その後ゲ−ト電極１３を形成する。
これらのゲート絶縁膜１２およびゲート電極１３の形成
に際しては、熱酸化処理を行って、半導体基体１の表面
すなわち半導体層３の表面の、厚い素子分離酸化シリコ
ン膜６が形成されていない部分に酸化膜を形成し、この
酸化膜上に例えばｎ型不純物が高濃度にドープされた多
結晶シリコン層を形成する。その後、レジストマスクを
用いたドライエッチングによって、それぞれのＭＯＳＦ
ＥＴ形成部Ｃ，Ｄに所望のパターンのエッチングを行う
ことによって、ゲート絶縁膜１２とゲート電極１３を形
成する。
ＳＦＥＴ形成部Ｄとに、それぞれゲート絶縁膜１２を凡
そ１０ｎｍ形成し、その後ゲ−ト電極１３を形成する。
これらのゲート絶縁膜１２およびゲート電極１３の形成
に際しては、熱酸化処理を行って、半導体基体１の表面
すなわち半導体層３の表面の、厚い素子分離酸化シリコ
ン膜６が形成されていない部分に酸化膜を形成し、この
酸化膜上に例えばｎ型不純物が高濃度にドープされた多
結晶シリコン層を形成する。その後、レジストマスクを
用いたドライエッチングによって、それぞれのＭＯＳＦ
ＥＴ形成部Ｃ，Ｄに所望のパターンのエッチングを行う
ことによって、ゲート絶縁膜１２とゲート電極１３を形
成する。
【００１２】第６工程
ＳｉＧｅ系ＨＢＴ形成部Ａと、ｎチャネル型ＭＯＳＦＥ
Ｔ形成部Ｃおよびｐチャネル型ＭＯＳＦＥＴ形成部Ｄ、
それにバイポーラトランジスタ形成部Ｂのコレクタ電極
取り出し領域１１をレジストマスクにて覆い、バイポー
ラトランジスタ形成部Ｂにｐ型のリンクベース領域１４
をイオン注入により形成する。その後、レジストを除去
する。
Ｔ形成部Ｃおよびｐチャネル型ＭＯＳＦＥＴ形成部Ｄ、
それにバイポーラトランジスタ形成部Ｂのコレクタ電極
取り出し領域１１をレジストマスクにて覆い、バイポー
ラトランジスタ形成部Ｂにｐ型のリンクベース領域１４
をイオン注入により形成する。その後、レジストを除去
する。
【００１３】第７工程
全面に減圧ＣＶＤ法にてテトラエトキシシラン（ＴＥＯ
Ｓ）を用いて酸化シリコン膜２１を形成する。その後、
熱処理を行い、酸化シリコン膜２１を緻密化する。
Ｓ）を用いて酸化シリコン膜２１を形成する。その後、
熱処理を行い、酸化シリコン膜２１を緻密化する。
【００１４】第８工程
図６に示す工程により、レジストマスクにてＳｉＧｅ系
ＨＢＴのベース領域を開口する。まず、図６（ａ）に示
すように、ゲート絶縁膜１２および酸化シリコン膜２１
上にレジストマスク３４を形成し、図６（ｂ）に示すよ
うにドライエッチングにて、酸化シリコン膜２１に所定
厚さの膜が残るように異方性エッチングを行う。その
後、図６（ｃ）に示すように、ウエットエッチングにて
ゲート絶縁膜１２、酸化シリコン膜２１を開口する。そ
の後、図６（ｄ）に示すように、既存技術を用いてレジ
ストマスク３４を除去する。
ＨＢＴのベース領域を開口する。まず、図６（ａ）に示
すように、ゲート絶縁膜１２および酸化シリコン膜２１
上にレジストマスク３４を形成し、図６（ｂ）に示すよ
うにドライエッチングにて、酸化シリコン膜２１に所定
厚さの膜が残るように異方性エッチングを行う。その
後、図６（ｃ）に示すように、ウエットエッチングにて
ゲート絶縁膜１２、酸化シリコン膜２１を開口する。そ
の後、図６（ｄ）に示すように、既存技術を用いてレジ
ストマスク３４を除去する。
【００１５】第９工程
図７に示すようにＳｉＧｅ系ＨＢＴ形成部Ａにベースの
開口３８が設けられた状態で、超高真空ＣＶＤ法や分子
線エピタキシー法および減圧ＣＶＤ法（ＬＰＣＶＤ：lo
w pressure chemical vapor deposition）のうちいずれ
かの方法を用いて、半導体層３０を成膜する。この半導
体層３０は、半導体基体１の露出部にＳｉＧｅエピタキ
シャル混晶層を形成し、ゲート絶縁膜１２、酸化シリコ
ン膜２１上に、多結晶のＳｉＧｅ混晶層を形成すること
により形成する。このとき、半導体基体１の開口３８の
部分はエピタキシャル成長し、マスクの役目をするゲー
ト絶縁膜１２、酸化シリコン膜２１上には多結晶のＳｉ
Ｇｅ混晶層が形成される。ここで、多結晶のＳｉＧｅ混
晶層は、その後ベースの取り出し電極として用いられ
る。
開口３８が設けられた状態で、超高真空ＣＶＤ法や分子
線エピタキシー法および減圧ＣＶＤ法（ＬＰＣＶＤ：lo
w pressure chemical vapor deposition）のうちいずれ
かの方法を用いて、半導体層３０を成膜する。この半導
体層３０は、半導体基体１の露出部にＳｉＧｅエピタキ
シャル混晶層を形成し、ゲート絶縁膜１２、酸化シリコ
ン膜２１上に、多結晶のＳｉＧｅ混晶層を形成すること
により形成する。このとき、半導体基体１の開口３８の
部分はエピタキシャル成長し、マスクの役目をするゲー
ト絶縁膜１２、酸化シリコン膜２１上には多結晶のＳｉ
Ｇｅ混晶層が形成される。ここで、多結晶のＳｉＧｅ混
晶層は、その後ベースの取り出し電極として用いられ
る。
【００１６】
【発明が解決しようとする課題】上述した従来の方法で
形成した半導体層３０においては、図７においてｘ１に
示すように、エピタキシャルＳｉＧｅの混晶層ａと多結
晶のＳｉＧｅ混晶層ｂの境界部分ができる。この領域は
結晶性が悪いため、図８に示すように、エミッタ領域２
５Ａが、ｘ１の境界部分に当たるとエミッタ−ベース間
のリークが発生し不良が起こる。そこで、エミッタの形
成は境界部分ｘ１より離して形成する必要があり、トラ
ンジスタのサイズが大きくなってしまう問題がある。こ
れにより、コレクタ接合容量（以下、Ｃjcと記す）が大
きくなりトランジスタの高速化の妨げとなってしまう。
この理由を以下に述べる。
形成した半導体層３０においては、図７においてｘ１に
示すように、エピタキシャルＳｉＧｅの混晶層ａと多結
晶のＳｉＧｅ混晶層ｂの境界部分ができる。この領域は
結晶性が悪いため、図８に示すように、エミッタ領域２
５Ａが、ｘ１の境界部分に当たるとエミッタ−ベース間
のリークが発生し不良が起こる。そこで、エミッタの形
成は境界部分ｘ１より離して形成する必要があり、トラ
ンジスタのサイズが大きくなってしまう問題がある。こ
れにより、コレクタ接合容量（以下、Ｃjcと記す）が大
きくなりトランジスタの高速化の妨げとなってしまう。
この理由を以下に述べる。
【００１７】ＨＢＴの遮断周波数（以下、ｆTと記す）
は、以下の式で与えられる。 １/（２πｆT）＝τE＋τB＋τX＋τC τE：エミッタ空乏層充電時間、 τB：ベース走行時間 τX：コレクタ空乏層走行時間、 τC：コレクタ充電時間
は、以下の式で与えられる。 １/（２πｆT）＝τE＋τB＋τX＋τC τE：エミッタ空乏層充電時間、 τB：ベース走行時間 τX：コレクタ空乏層走行時間、 τC：コレクタ充電時間
【００１８】コレクタ充電時間（τC）は、コレクタ抵
抗（以下、ｒSCと記す）とコレクタ接合容量Ｃjcの積で
表される。従って、コレクタ接合容量Ｃjcが大きくなる
と遮断周波数ｆTが低下する。
抗（以下、ｒSCと記す）とコレクタ接合容量Ｃjcの積で
表される。従って、コレクタ接合容量Ｃjcが大きくなる
と遮断周波数ｆTが低下する。
【００１９】また、境界部分ｘ１の距離が長いとＳｉＧ
ｅ系ＨＢＴのトランジスタサイズが大きくなるため半導
体装置のチップサイズも大きくなり、チップコストが増
大する問題も発生する。
ｅ系ＨＢＴのトランジスタサイズが大きくなるため半導
体装置のチップサイズも大きくなり、チップコストが増
大する問題も発生する。
【００２０】本発明は、ＳｉＧｅ系ＨＢＴのベース領域
において、ベースの開口端からの多結晶のＳｉＧｅ混晶
層がエピタキシャルＳｉＧｅ混晶層へせり出す距離を低
減し、高速且つ高集積な半導体装置およびその製造方法
を提供することを目的とする。
において、ベースの開口端からの多結晶のＳｉＧｅ混晶
層がエピタキシャルＳｉＧｅ混晶層へせり出す距離を低
減し、高速且つ高集積な半導体装置およびその製造方法
を提供することを目的とする。
【００２１】
【課題を解決するための手段】本発明は、ＨＢＴのベー
ス領域に開口部を形成し、エピタキシャル成長によりベ
ース領域となる半導体層を形成する際に前記ベース領域
の開口部の絶縁膜上に多結晶層が形成される非選択エピ
タキシャルベース層を有する半導体装置において、前記
ＨＢＴのベース領域の開口部側端部の絶縁膜の形状を、
少なくとも段数が２段の階段状としたものである。本発
明においては、ＨＢＴのベース領域の開口部側端部の絶
縁膜の形状が階段状であるので、エピタキシャル成長工
程時にベースの開口端における多結晶のＳｉＧｅ混晶層
が、エピタキシャルＳｉＧｅ混晶層へせり出す距離が低
減する。これにより、両混晶層の境界部分の距離が短く
なり、トランジスタのサイズを小さくすることができる
とともに、コレクタ接合容量も小さくでき、トランジス
タを高速化することができる。
ス領域に開口部を形成し、エピタキシャル成長によりベ
ース領域となる半導体層を形成する際に前記ベース領域
の開口部の絶縁膜上に多結晶層が形成される非選択エピ
タキシャルベース層を有する半導体装置において、前記
ＨＢＴのベース領域の開口部側端部の絶縁膜の形状を、
少なくとも段数が２段の階段状としたものである。本発
明においては、ＨＢＴのベース領域の開口部側端部の絶
縁膜の形状が階段状であるので、エピタキシャル成長工
程時にベースの開口端における多結晶のＳｉＧｅ混晶層
が、エピタキシャルＳｉＧｅ混晶層へせり出す距離が低
減する。これにより、両混晶層の境界部分の距離が短く
なり、トランジスタのサイズを小さくすることができる
とともに、コレクタ接合容量も小さくでき、トランジス
タを高速化することができる。
【００２２】
【発明の実施の形態】以下、図１〜図５を用いて、本発
明の実施の形態を説明する。図１は典型的なＢｉＣＭＯ
Ｓトランジスタの構造を示す断面図、図２は本発明の第
１実施形態に係るＳｉＧｅ系ＨＢＴのベース開口形成工
程を示す断面図、図３は本発明の第１実施形態に係る図
１におけるＳｉＧｅ系ＨＢＴ形成部Ａの拡大断面図、図
４は本発明の第１実施形態に係るＳｉＧｅ系ＨＢＴのベ
ースおよびエミッタ領域を示す断面図、図５は本発明の
第２実施形態に係るＳｉＧｅ系ＨＢＴのベース開口形成
工程を示す断面図である。なお、図１〜図８において、
同じ構成要素には同一の番号を付している。
明の実施の形態を説明する。図１は典型的なＢｉＣＭＯ
Ｓトランジスタの構造を示す断面図、図２は本発明の第
１実施形態に係るＳｉＧｅ系ＨＢＴのベース開口形成工
程を示す断面図、図３は本発明の第１実施形態に係る図
１におけるＳｉＧｅ系ＨＢＴ形成部Ａの拡大断面図、図
４は本発明の第１実施形態に係るＳｉＧｅ系ＨＢＴのベ
ースおよびエミッタ領域を示す断面図、図５は本発明の
第２実施形態に係るＳｉＧｅ系ＨＢＴのベース開口形成
工程を示す断面図である。なお、図１〜図８において、
同じ構成要素には同一の番号を付している。
【００２３】＜第１の実施形態＞本実施形態に係る半導
体装置の製造方法を、図１〜図４を用いて述べる。
体装置の製造方法を、図１〜図４を用いて述べる。
【００２４】図１において、半導体基体１として、シリ
コン基板２を用い、ｎ型のコレクタ埋め込み領域４およ
び５を形成した後、エピタキシャル成長により半導体層
３を形成する第１工程、ＬＯＣＯＳ法により素子分離酸
化シリコン膜６を形成する第２工程、ｐ型の素子分離領
域７およびｐ型の第１のウエル領域８を形成する第３工
程、ｎ型の第２のウエル領域９およびコレクタ電極取り
出し領域１０，１１を形成する第４工程、ゲート絶縁膜
１２およびゲート電極１３を形成する第５工程、およ
び、ｐ型のリンクベース領域１４を形成する第６工程ま
では、従来の工程と同じであるので説明を省略する。
コン基板２を用い、ｎ型のコレクタ埋め込み領域４およ
び５を形成した後、エピタキシャル成長により半導体層
３を形成する第１工程、ＬＯＣＯＳ法により素子分離酸
化シリコン膜６を形成する第２工程、ｐ型の素子分離領
域７およびｐ型の第１のウエル領域８を形成する第３工
程、ｎ型の第２のウエル領域９およびコレクタ電極取り
出し領域１０，１１を形成する第４工程、ゲート絶縁膜
１２およびゲート電極１３を形成する第５工程、およ
び、ｐ型のリンクベース領域１４を形成する第６工程ま
では、従来の工程と同じであるので説明を省略する。
【００２５】第７工程
図２に示す工程により、本発明の第１の実施形態である
ＳｉＧｅ系ＨＢＴのベース開口３８を形成する。まず、
図２（ａ）に示すように、ゲート絶縁膜１２の全面に、
減圧ＣＶＤ法によりＴＥＯＳを用いて、酸化シリコン膜
２１を凡そ９０ｎｍ形成し、その後、８００〜９００℃
の熱処理を行い酸化シリコン膜２１を緻密化させる。続
いて、ゲート絶縁膜１２、酸化シリコン膜２１上にレジ
ストを塗布して、ＳｉＧｅ系ＨＢＴのベース領域を形成
する部分を開口したレジストマスク３４を形成する。
ＳｉＧｅ系ＨＢＴのベース開口３８を形成する。まず、
図２（ａ）に示すように、ゲート絶縁膜１２の全面に、
減圧ＣＶＤ法によりＴＥＯＳを用いて、酸化シリコン膜
２１を凡そ９０ｎｍ形成し、その後、８００〜９００℃
の熱処理を行い酸化シリコン膜２１を緻密化させる。続
いて、ゲート絶縁膜１２、酸化シリコン膜２１上にレジ
ストを塗布して、ＳｉＧｅ系ＨＢＴのベース領域を形成
する部分を開口したレジストマスク３４を形成する。
【００２６】その後、図２（ｂ）に示すように、第１の
ドライエッチングにて、酸化シリコン膜２１を凡そ２０
ｎｍ程度の残膜となるように異方性エッチングする。ド
ライエッチングは、例えば、エッチングガスとしてフロ
ン−３１８（Ｃ4Ｆ8）、一酸化炭素（ＣＯ）、アルゴン
（Ａｒ）、酸素（Ｏ2）を用いて、圧力が６Ｐａ（４５
ｍＴｏｒｒ）、ＲＦ出力が１０００Ｗで行う。
ドライエッチングにて、酸化シリコン膜２１を凡そ２０
ｎｍ程度の残膜となるように異方性エッチングする。ド
ライエッチングは、例えば、エッチングガスとしてフロ
ン−３１８（Ｃ4Ｆ8）、一酸化炭素（ＣＯ）、アルゴン
（Ａｒ）、酸素（Ｏ2）を用いて、圧力が６Ｐａ（４５
ｍＴｏｒｒ）、ＲＦ出力が１０００Ｗで行う。
【００２７】その後、図２（ｃ）に示すように、第２の
ドライエッチングにより、レジストマスク３４を等方性
エッチングにてエッチングする。レジストマスク３４を
エッチングするには、例えば、エッチングガスとして、
ヘリウム（Ｈｅ）、酸素（Ｏ 2）を用いて、圧力が８Ｐ
ａ（６０ｍＴｏｒｒ）、ＲＦ出力が３５０Ｗで行う。
ドライエッチングにより、レジストマスク３４を等方性
エッチングにてエッチングする。レジストマスク３４を
エッチングするには、例えば、エッチングガスとして、
ヘリウム（Ｈｅ）、酸素（Ｏ 2）を用いて、圧力が８Ｐ
ａ（６０ｍＴｏｒｒ）、ＲＦ出力が３５０Ｗで行う。
【００２８】続いて、図２（ｄ）、（ｅ）に示すよう
に、ウエットエッチングによりゲート絶縁膜１２、酸化
シリコン膜２１を開口する。ウエットエッチングは、フ
ッ酸（ＨＦ）とフッ化アンモニウム（ＮＨ4Ｆ）の混合
液を用いて行う。その後、レジストマスク３４は、既存
技術を用いて除去する。なお、ウエットエッチングの代
わりにドライエッチングを用いてもよい。
に、ウエットエッチングによりゲート絶縁膜１２、酸化
シリコン膜２１を開口する。ウエットエッチングは、フ
ッ酸（ＨＦ）とフッ化アンモニウム（ＮＨ4Ｆ）の混合
液を用いて行う。その後、レジストマスク３４は、既存
技術を用いて除去する。なお、ウエットエッチングの代
わりにドライエッチングを用いてもよい。
【００２９】第８工程
図３に示すように、ＳｉＧｅ系ＨＢＴ形成部Ａにエピタ
キシャル技術を用いて半導体層３０を形成する。この半
導体層３０は、半導体基体１の露出部にはＳｉＧｅエピ
タキシャル混晶層を形成し、ゲート絶縁膜１２、酸化シ
リコン膜２１上には多結晶のＳｉＧｅ混晶層を形成する
ことにより形成する。このとき、半導体基体１の開口３
８の部分はエピタキシャル成長し、マスクの役目をなす
ゲート絶縁膜１２、酸化シリコン膜２１上には多結晶の
ＳｉＧｅ混晶層が形成される。多結晶のＳｉＧｅ混晶層
は、その後ベースの取り出し電極として用いられる。
キシャル技術を用いて半導体層３０を形成する。この半
導体層３０は、半導体基体１の露出部にはＳｉＧｅエピ
タキシャル混晶層を形成し、ゲート絶縁膜１２、酸化シ
リコン膜２１上には多結晶のＳｉＧｅ混晶層を形成する
ことにより形成する。このとき、半導体基体１の開口３
８の部分はエピタキシャル成長し、マスクの役目をなす
ゲート絶縁膜１２、酸化シリコン膜２１上には多結晶の
ＳｉＧｅ混晶層が形成される。多結晶のＳｉＧｅ混晶層
は、その後ベースの取り出し電極として用いられる。
【００３０】ここで、減圧ＣＶＤ法を用いて半導体層３
０を形成する手順について以下に述べる。まず、半導体
基体１の表面に付着している有機物を除去するために、
例えば、所定の温度に加熱した硫酸と過酸化水素水との
混合液を用いて洗浄する。次に、半導体基板上のパーテ
ィクルを除去するために、例えば、所定の温度に加熱し
たアンモニアと過酸化水素水との混合液を用いて洗浄す
る。次に、半導体基体上の表面の金属汚染物および自然
酸化膜を除去するために、希フッ酸水溶液を用いて洗浄
する。なお、この希フッ酸水溶液による洗浄では、水素
パッシベーション処理も行われ、半導体基体１の露出し
た表面が水素でターミネートされる。続いて、洗浄処理
が施された半導体基体１を、前記の成膜装置に搬送す
る。
０を形成する手順について以下に述べる。まず、半導体
基体１の表面に付着している有機物を除去するために、
例えば、所定の温度に加熱した硫酸と過酸化水素水との
混合液を用いて洗浄する。次に、半導体基板上のパーテ
ィクルを除去するために、例えば、所定の温度に加熱し
たアンモニアと過酸化水素水との混合液を用いて洗浄す
る。次に、半導体基体上の表面の金属汚染物および自然
酸化膜を除去するために、希フッ酸水溶液を用いて洗浄
する。なお、この希フッ酸水溶液による洗浄では、水素
パッシベーション処理も行われ、半導体基体１の露出し
た表面が水素でターミネートされる。続いて、洗浄処理
が施された半導体基体１を、前記の成膜装置に搬送す
る。
【００３１】半導体基体１は、真空排気機能を有するロ
ードロックに搬入して所定時間真空排気を行う。続い
て、ロードロックに接続された反応炉に半導体基体１を
大気に解放せずに搬入する。次に、反応炉に水素ガスを
導入しながら、約９００℃まで半導体基体１を加熱し、
水素ベークを行う。次に水素ガスを導入したままで、約
７６０〜６５０℃の温度まで降温し、成膜のための原料
ガスであるモノシラン（ＳｉＨ4）、ゲルマン（Ｇｅ
Ｈ4）、および不純物ガスとしてジボラン（Ｂ2Ｈ6）ガ
スを供給してエピタキシャル成長を行う。更に、半導体
層３０は、例えば、シリコンのバッファ層を６〜２０ｎ
ｍ形成した後、ゲルマニウム濃度を０ａｔｏｍｓ％から
１５ａｔｏｍｓ％に傾斜させた層を１０〜１５ｎｍ形成
し、その後、ゲルマニウム濃度を１５ａｔｏｍｓ％から
０ａｔｏｍｓ％に傾斜させた層を４０〜５０ｎｍ形成
し、シリコンキャップ層を４０〜６０ｎｍ形成する。ま
た、前記シリコン−ゲルマニウム混晶層には、所定のボ
ロン濃度となるよう不純物をドーピングする。
ードロックに搬入して所定時間真空排気を行う。続い
て、ロードロックに接続された反応炉に半導体基体１を
大気に解放せずに搬入する。次に、反応炉に水素ガスを
導入しながら、約９００℃まで半導体基体１を加熱し、
水素ベークを行う。次に水素ガスを導入したままで、約
７６０〜６５０℃の温度まで降温し、成膜のための原料
ガスであるモノシラン（ＳｉＨ4）、ゲルマン（Ｇｅ
Ｈ4）、および不純物ガスとしてジボラン（Ｂ2Ｈ6）ガ
スを供給してエピタキシャル成長を行う。更に、半導体
層３０は、例えば、シリコンのバッファ層を６〜２０ｎ
ｍ形成した後、ゲルマニウム濃度を０ａｔｏｍｓ％から
１５ａｔｏｍｓ％に傾斜させた層を１０〜１５ｎｍ形成
し、その後、ゲルマニウム濃度を１５ａｔｏｍｓ％から
０ａｔｏｍｓ％に傾斜させた層を４０〜５０ｎｍ形成
し、シリコンキャップ層を４０〜６０ｎｍ形成する。ま
た、前記シリコン−ゲルマニウム混晶層には、所定のボ
ロン濃度となるよう不純物をドーピングする。
【００３２】図４には、本発明の第１の実施形態に関す
るエミッタ・ベース領域の断面図を示している。同図に
示すように、ＳｉＧｅ系ＨＢＴのベース開口端のゲート
絶縁膜１２、酸化シリコン膜２１を階段状にすることで
多結晶のＳｉＧｅ混晶層がＳｉＧｅエピタキシャル混晶
層にせり出す距離、すなわち図４のＡ点−Ｂ点間の距離
Ｌ５を、図８に示す従来技術の場合のＡ’点−Ｂ’点間
の距離Ｌ５より短くすることが可能である。これによ
り、図４のＡ点−Ｃ点間の距離Ｌ６を短くすることが可
能であり、コレクタ接合容量Ｃjcの低減が可能であり、
更にトランジスタサイズの縮小も可能である。
るエミッタ・ベース領域の断面図を示している。同図に
示すように、ＳｉＧｅ系ＨＢＴのベース開口端のゲート
絶縁膜１２、酸化シリコン膜２１を階段状にすることで
多結晶のＳｉＧｅ混晶層がＳｉＧｅエピタキシャル混晶
層にせり出す距離、すなわち図４のＡ点−Ｂ点間の距離
Ｌ５を、図８に示す従来技術の場合のＡ’点−Ｂ’点間
の距離Ｌ５より短くすることが可能である。これによ
り、図４のＡ点−Ｃ点間の距離Ｌ６を短くすることが可
能であり、コレクタ接合容量Ｃjcの低減が可能であり、
更にトランジスタサイズの縮小も可能である。
【００３３】続いて、ｐチャネル型ＭＯＳＦＥＴ形成部
Ｄに、フォトレジストをマスクとして、ゲート電極１３
の形成部を挟んでその両側に、ｐ型のソースないしはド
レイン領域（以下、ソース／ドレイン領域という）１５
を形成する．このソース／ドレイン領域は、例えば、Ｂ
Ｆ2を１×１０12〜５×１０13／ｃｍ2のドーズ量でイオ
ン注入する。次に、前記ｐチャネル型ＭＯＳＦＥＴのソ
ース／ドレイン領域１５の形成方法と同様の手法にて、
ｎチャネル型ＭＯＳＦＥＴのソース／ドレイン領域１６
をイオン注入技術にて形成する。続いて、バイポーラト
ランジスタの真性ベースとなる領域をレジストマスクに
て開口し、イオン注入によりベース領域２３を形成す
る。このバイポーラトランジスタの真性ベース領域の形
成が終わり次第、イオン注入のマスクとして用いたフォ
トレジストを全面除去する。前記フォトレジストを全面
除去後、例えば、８００〜８５０℃にて１０〜３０分の
熱処理を行い、ｐチャネル型ＭＯＳＦＥＴおよびｎチャ
ネル型ＭＯＳＦＥＴのソースないしはドレイン領域およ
びバイポーラトランジスタの真性ベース領域の不純物を
活性化させる。
Ｄに、フォトレジストをマスクとして、ゲート電極１３
の形成部を挟んでその両側に、ｐ型のソースないしはド
レイン領域（以下、ソース／ドレイン領域という）１５
を形成する．このソース／ドレイン領域は、例えば、Ｂ
Ｆ2を１×１０12〜５×１０13／ｃｍ2のドーズ量でイオ
ン注入する。次に、前記ｐチャネル型ＭＯＳＦＥＴのソ
ース／ドレイン領域１５の形成方法と同様の手法にて、
ｎチャネル型ＭＯＳＦＥＴのソース／ドレイン領域１６
をイオン注入技術にて形成する。続いて、バイポーラト
ランジスタの真性ベースとなる領域をレジストマスクに
て開口し、イオン注入によりベース領域２３を形成す
る。このバイポーラトランジスタの真性ベース領域の形
成が終わり次第、イオン注入のマスクとして用いたフォ
トレジストを全面除去する。前記フォトレジストを全面
除去後、例えば、８００〜８５０℃にて１０〜３０分の
熱処理を行い、ｐチャネル型ＭＯＳＦＥＴおよびｎチャ
ネル型ＭＯＳＦＥＴのソースないしはドレイン領域およ
びバイポーラトランジスタの真性ベース領域の不純物を
活性化させる。
【００３４】その後、減圧ＣＶＤ法にてＴＥＯＳを用い
て例えば、厚さ１００〜１５０ｎｍの酸化シリコン膜２
２を全面に形成する。なお、ＳｉＧｅ系ＨＢＴ以外の部
分は、酸化シリコン膜２１上に積み重なっている。続い
て、第１およびバイポーラトランジスタのエミッタ領域
となる部分をフォトリソグラフィと反応性イオンエッチ
ング（ＲＩＥ）によりパターンエッチングを行い開口
し、エッチングマスクとしたフォトレジストを除去す
る。
て例えば、厚さ１００〜１５０ｎｍの酸化シリコン膜２
２を全面に形成する。なお、ＳｉＧｅ系ＨＢＴ以外の部
分は、酸化シリコン膜２１上に積み重なっている。続い
て、第１およびバイポーラトランジスタのエミッタ領域
となる部分をフォトリソグラフィと反応性イオンエッチ
ング（ＲＩＥ）によりパターンエッチングを行い開口
し、エッチングマスクとしたフォトレジストを除去す
る。
【００３５】その後、減圧ＣＶＤ法にて例えば、厚さ１
００〜１５０ｎｍの多結晶シリコン層２４を形成する。
次に、ｎ型の不純物の例えば、ヒ素（Ａｓ）を３０〜７
０ｋｅＶで、１×１０15〜１×１０16／ｃｍ2のドーズ
量にてイオン注入する。次に、多結晶シリコン層をフォ
トリソグラフィとＲＩＥ法によりパターンエッチングを
行う。その後、減圧ＣＶＤ法にてＴＥＯＳを用いて例え
ば、厚さ２００〜３００ｎｍの酸化シリコン膜２６を全
面に形成する。
００〜１５０ｎｍの多結晶シリコン層２４を形成する。
次に、ｎ型の不純物の例えば、ヒ素（Ａｓ）を３０〜７
０ｋｅＶで、１×１０15〜１×１０16／ｃｍ2のドーズ
量にてイオン注入する。次に、多結晶シリコン層をフォ
トリソグラフィとＲＩＥ法によりパターンエッチングを
行う。その後、減圧ＣＶＤ法にてＴＥＯＳを用いて例え
ば、厚さ２００〜３００ｎｍの酸化シリコン膜２６を全
面に形成する。
【００３６】続いて、１０００〜１１００℃、５〜３０
秒間のアニールを行う。このようにして多結晶シリコン
層中のヒ素（Ａｓ）をＳｉＧｅ系ＨＢＴの半導体層３０
中のエミッタ領域２５Ａおよびバイポーラトランジスタ
の真性ベース領域２３中のエミッタ領域２５Ｂを形成す
る。
秒間のアニールを行う。このようにして多結晶シリコン
層中のヒ素（Ａｓ）をＳｉＧｅ系ＨＢＴの半導体層３０
中のエミッタ領域２５Ａおよびバイポーラトランジスタ
の真性ベース領域２３中のエミッタ領域２５Ｂを形成す
る。
【００３７】その後、ＳｉＧｅ系ＨＢＴおよびバイポー
ラトランジスタのエミッタ電極２７、ベース電極２８、
コレクタ電極２９、および、ｐチャネル型ＭＯＳＦＥ
Ｔ、ｎチャネル型ＭＯＳＦＥＴのソース電極３１、ゲー
ト電極３２、ドレイン電極３３の各部に金属電極を形成
し、半導体装置が形成される。
ラトランジスタのエミッタ電極２７、ベース電極２８、
コレクタ電極２９、および、ｐチャネル型ＭＯＳＦＥ
Ｔ、ｎチャネル型ＭＯＳＦＥＴのソース電極３１、ゲー
ト電極３２、ドレイン電極３３の各部に金属電極を形成
し、半導体装置が形成される。
【００３８】＜第２の実施形態＞本発明の第２の実施形
態を、図５を用いて説明する。第１工程から第６工程ま
では第１の実施形態と同じであるので説明は省略し、第
７工程について説明する。本実施形態においては、図５
に示す工程によりＳｉＧｅ系ＨＢＴであるＳｉＧｅ系Ｈ
ＢＴのベース開口部を形成する。
態を、図５を用いて説明する。第１工程から第６工程ま
では第１の実施形態と同じであるので説明は省略し、第
７工程について説明する。本実施形態においては、図５
に示す工程によりＳｉＧｅ系ＨＢＴであるＳｉＧｅ系Ｈ
ＢＴのベース開口部を形成する。
【００３９】まず、図５（ａ）に示すように、ゲート絶
縁膜１２上に窒化シリコン膜３５を凡そ３０ｎｍ形成
し、窒化シリコン膜３５上にレジストを塗布して、Ｓｉ
Ｇｅ系ＨＢＴのベース領域を形成する部分を開口したレ
ジストマスク３４を形成する。続いて、図５（ｂ）に示
すように、第１のドライエッチングにより、窒化シリコ
ン膜３５を異方性エッチングする。ドライエッチング
は、例えば、エッチングガスとして塩素（Ｃｌ）、酸素
（Ｏ2）を用いて、圧力が４Ｐａ（３０ｍＴｏｒｒ）、
ＲＦ出力が１００〜３００Ｗで行う。
縁膜１２上に窒化シリコン膜３５を凡そ３０ｎｍ形成
し、窒化シリコン膜３５上にレジストを塗布して、Ｓｉ
Ｇｅ系ＨＢＴのベース領域を形成する部分を開口したレ
ジストマスク３４を形成する。続いて、図５（ｂ）に示
すように、第１のドライエッチングにより、窒化シリコ
ン膜３５を異方性エッチングする。ドライエッチング
は、例えば、エッチングガスとして塩素（Ｃｌ）、酸素
（Ｏ2）を用いて、圧力が４Ｐａ（３０ｍＴｏｒｒ）、
ＲＦ出力が１００〜３００Ｗで行う。
【００４０】その後、レジストマスク３４を除去する。
ここで、窒化シリコン膜３５は、ＳｉＧｅ系ＨＢＴ以外
の領域において、図示しないが容量素子として兼用する
ことも可能である。
ここで、窒化シリコン膜３５は、ＳｉＧｅ系ＨＢＴ以外
の領域において、図示しないが容量素子として兼用する
ことも可能である。
【００４１】その後、図５（ｃ）に示すように、窒化シ
リコン膜３５上に全面に減圧ＣＶＤ法にてＴＥＯＳを用
いて、酸化シリコン膜３６を凡そ６０ｎｍ形成し、その
後、８００〜９００℃の熱処理を行い、酸化シリコン膜
３６を緻密化させる。続いて、酸化シリコン膜３６上に
レジストを塗布して、ＳｉＧｅ系ＨＢＴのベース領域開
口部を形成するためのレジストマスク３７を形成する。
リコン膜３５上に全面に減圧ＣＶＤ法にてＴＥＯＳを用
いて、酸化シリコン膜３６を凡そ６０ｎｍ形成し、その
後、８００〜９００℃の熱処理を行い、酸化シリコン膜
３６を緻密化させる。続いて、酸化シリコン膜３６上に
レジストを塗布して、ＳｉＧｅ系ＨＢＴのベース領域開
口部を形成するためのレジストマスク３７を形成する。
【００４２】その後、図５（ｄ）に示すように、ウエッ
トエッチングにて酸化シリコン膜３６、およびゲート絶
縁膜１２を開口する。上述のウエットエッチングは、フ
ッ酸（ＨＦ）とフッ化アンモニウム（ＮＨ4Ｆ）の混合
液を用いて行う。なお、等方性エッチングであれば、ド
ライエッチングでも使用できる。
トエッチングにて酸化シリコン膜３６、およびゲート絶
縁膜１２を開口する。上述のウエットエッチングは、フ
ッ酸（ＨＦ）とフッ化アンモニウム（ＮＨ4Ｆ）の混合
液を用いて行う。なお、等方性エッチングであれば、ド
ライエッチングでも使用できる。
【００４３】続いて、図５（ｅ）に示すように、レジス
トマスク３７は既存技術を用いて除去する。この第７工
程に続く第８工程以降は、第１の実施形態と同様である
ので説明を省略する。
トマスク３７は既存技術を用いて除去する。この第７工
程に続く第８工程以降は、第１の実施形態と同様である
ので説明を省略する。
【００４４】表１は、上述した第１および第２の実施形
態と従来技術を用いた場合について、ＳｉＧｅ系ＨＢＴ
のベース開口端部の多結晶ＳｉＧｅ混晶層が、ＳｉＧｅ
エピタキシャル混晶層にせり出す距離（Ｌ５）を比較し
た実施例を示す。
態と従来技術を用いた場合について、ＳｉＧｅ系ＨＢＴ
のベース開口端部の多結晶ＳｉＧｅ混晶層が、ＳｉＧｅ
エピタキシャル混晶層にせり出す距離（Ｌ５）を比較し
た実施例を示す。
【００４５】
【表１】
【００４６】表１中のＬ１はＳｉＧｅエピタキシャル混
晶層膜厚、Ｌ２はＳｉＧｅ系ＨＢＴのベース開口部にお
ける絶縁膜の最上部の膜厚、Ｌ３はＳｉＧｅ系ＨＢＴの
ベース開口端における１段目の絶縁膜膜厚、Ｌ４は前記
Ｌ３の段差部の距離を示している。
晶層膜厚、Ｌ２はＳｉＧｅ系ＨＢＴのベース開口部にお
ける絶縁膜の最上部の膜厚、Ｌ３はＳｉＧｅ系ＨＢＴの
ベース開口端における１段目の絶縁膜膜厚、Ｌ４は前記
Ｌ３の段差部の距離を示している。
【００４７】上記の結果から、本発明の実施形態のよう
にＳｉＧｅ系ＨＢＴのベース開口端を階段状にすること
で、多結晶のＳｉＧｅ混晶層がＳｉＧｅエピタキシャル
混晶層にせり出す距離（Ｌ５）を約１／２から２／３に
低減することが可能になる。
にＳｉＧｅ系ＨＢＴのベース開口端を階段状にすること
で、多結晶のＳｉＧｅ混晶層がＳｉＧｅエピタキシャル
混晶層にせり出す距離（Ｌ５）を約１／２から２／３に
低減することが可能になる。
【００４８】なお、表１に示したＬ１、Ｌ２、Ｌ３、Ｌ
４は一例であり、所望とされるＳｉＧｅエピタキシャル
混晶層の膜厚に応じて、前記Ｌ１、Ｌ２、Ｌ３、Ｌ４の
数値は任意に変更することが可能である。
４は一例であり、所望とされるＳｉＧｅエピタキシャル
混晶層の膜厚に応じて、前記Ｌ１、Ｌ２、Ｌ３、Ｌ４の
数値は任意に変更することが可能である。
【００４９】更に、本発明の実施形態では、ＳｉＧｅ系
ＨＢＴのベース開口部における絶縁膜の段差は２段形成
しているが、少なくとも２段以上あれば良く、それ以上
の段数であってもよい。
ＨＢＴのベース開口部における絶縁膜の段差は２段形成
しているが、少なくとも２段以上あれば良く、それ以上
の段数であってもよい。
【００５０】上述した第１および第２の実施形態では、
ＳｉＧｅ系ＨＢＴのベース領域はＳｉＧｅ混晶層をエピ
タキシャル成長させることについて説明したが、ベース
領域にＳｉＧｅやＳｉＧｅＣ以外の必要な不純物を含む
シリコンエピタキシャル層や混晶層を形成する場合にも
全く同様に適用可能である。
ＳｉＧｅ系ＨＢＴのベース領域はＳｉＧｅ混晶層をエピ
タキシャル成長させることについて説明したが、ベース
領域にＳｉＧｅやＳｉＧｅＣ以外の必要な不純物を含む
シリコンエピタキシャル層や混晶層を形成する場合にも
全く同様に適用可能である。
【００５１】
【発明の効果】上述したように、本発明によれば、ＨＢ
Ｔのベース領域の開口部側端部の絶縁膜の形状を、少な
くとも段数が２段の階段状としたことにより、ベース領
域の開口部側端部からの多結晶のＳｉＧｅ混晶層がエピ
タキシャルＳｉＧｅ混晶層へせり出す距離を縮小するこ
とが可能となる。これにより、コレクタ結合容量を低減
でき、高速で且つ高集積な半導体装置の製造が実現でき
る。また、非選択エピタキシャルベース層は、ベース領
域の不純物がドーピングされたシリコンまたは、ＳｉＧ
ｅ混晶層、若しくは、ＳｉＧｅＣ混晶層のいずれかによ
り構成することができる。ＨＢＴのベース領域の階段状
の開口部側端部は、ドライエッチング等の異方性エッチ
ングと、ウエットエッチング等の等方性エッチングの組
み合わせにより容易に形成することができる。
Ｔのベース領域の開口部側端部の絶縁膜の形状を、少な
くとも段数が２段の階段状としたことにより、ベース領
域の開口部側端部からの多結晶のＳｉＧｅ混晶層がエピ
タキシャルＳｉＧｅ混晶層へせり出す距離を縮小するこ
とが可能となる。これにより、コレクタ結合容量を低減
でき、高速で且つ高集積な半導体装置の製造が実現でき
る。また、非選択エピタキシャルベース層は、ベース領
域の不純物がドーピングされたシリコンまたは、ＳｉＧ
ｅ混晶層、若しくは、ＳｉＧｅＣ混晶層のいずれかによ
り構成することができる。ＨＢＴのベース領域の階段状
の開口部側端部は、ドライエッチング等の異方性エッチ
ングと、ウエットエッチング等の等方性エッチングの組
み合わせにより容易に形成することができる。
【図１】 典型的なＢｉＣＭＯＳトランジスタの構造を
示す断面図である。
示す断面図である。
【図２】 本発明の第１実施形態に係る図１におけるＳ
ｉＧｅ系ＨＢＴ形成部Ａの拡大断面図である。
ｉＧｅ系ＨＢＴ形成部Ａの拡大断面図である。
【図３】 本発明の第１実施形態に係るＳｉＧｅ系ＨＢ
Ｔのベース開口部形成工程を示す断面図である。
Ｔのベース開口部形成工程を示す断面図である。
【図４】 本発明の第１実施形態に係るＳｉＧｅ系ＨＢ
Ｔのベースおよびエミッタ領域を示す断面図である。
Ｔのベースおよびエミッタ領域を示す断面図である。
【図５】 本発明の第２実施形態に係るＳｉＧｅ系ＨＢ
Ｔのベース開口部形成工程を示す断面図である。
Ｔのベース開口部形成工程を示す断面図である。
【図６】 従来例におけるＳｉＧｅ系ＨＢＴのベース開
口部形成工程を示す断面図である。
口部形成工程を示す断面図である。
【図７】 図１におけるＳｉＧｅ系ＨＢＴ形成部Ａの従
来例の拡大断面図である。
来例の拡大断面図である。
【図８】 従来例におけるＳｉＧｅ系ＨＢＴのベースお
よびエミッタ領域を示す断面図である。
よびエミッタ領域を示す断面図である。
【図９】 従来例のＳｉＧｅ系ＨＢＴの製造過程におい
てＧｅのプロファイルに傾斜をつける手法を示す説明図
である。
てＧｅのプロファイルに傾斜をつける手法を示す説明図
である。
Ａ ＳｉＧｅ系ＨＢＴ形成部
Ｂ バイポーラトランジスタ形成部
Ｃ ｎチャネル型ＭＯＳＦＥＴ形成部
Ｄ ｐチャネル型ＭＯＳＦＥＴ形成部
１ 半導体基体
２ シリコン基板
３ 半導体層
４，５ ｎ型のコレクタ埋め込み領域
６ 素子分離酸化シリコン膜
７ ｐ型の素子分離領域
８ ｐ型の第１のウエル領域
９ ｎ型の第２のウエル領域
１０，１１ コレクタ電極取り出し領域
１２ ゲート絶縁膜
１３ ゲート電極
１４ ｐ型のリンクベース領域
１５ ｐチャネル型ＭＯＳＦＥＴのソース／ドレイン領
域 １６ ｎチャネル型ＭＯＳＦＥＴのソース／ドレイン領
域 ２１ 酸化シリコン膜 ２２ 酸化シリコン膜 ２３ 真性ベース領域 ２４ 多結晶シリコン層 ２５Ａ，２５Ｂ エミッタ領域 ２６ 酸化シリコン膜 ２７ エミッタ電極 ２８ ベース電極 ２９ コレクタ電極 ３０ 半導体層 ３１ ソース電極 ３２ ゲート電極 ３３ ドレイン電極 ３４ レジストマスク ３５ 窒化シリコン膜 ３６ 酸化シリコン膜 ３７ レジストマスク ３８ ベースの開口
域 １６ ｎチャネル型ＭＯＳＦＥＴのソース／ドレイン領
域 ２１ 酸化シリコン膜 ２２ 酸化シリコン膜 ２３ 真性ベース領域 ２４ 多結晶シリコン層 ２５Ａ，２５Ｂ エミッタ領域 ２６ 酸化シリコン膜 ２７ エミッタ電極 ２８ ベース電極 ２９ コレクタ電極 ３０ 半導体層 ３１ ソース電極 ３２ ゲート電極 ３３ ドレイン電極 ３４ レジストマスク ３５ 窒化シリコン膜 ３６ 酸化シリコン膜 ３７ レジストマスク ３８ ベースの開口
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(51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考）
Ｈ０１Ｌ 29/737
(72)発明者 牧田 和明
福岡県福岡市早良区百道浜２丁目３番２号
ソニーセミコンダクタ九州株式会社内
(72)発明者 田中 伸史
東京都品川区北品川６丁目７番35号 ソニ
ー株式会社内
(72)発明者 根来 陽一
東京都品川区北品川６丁目７番35号 ソニ
ー株式会社内
Ｆターム(参考） 4M104 AA01 BB01 BB40 CC05 DD43
DD45 FF09 GG06
5F003 AP04 BA97 BB07 BB08 BE07
BF06 BG06 BJ15 BM01 BP11
BP23 BP34 BS06 BS08
5F048 AA07 AA10 AC05 AC10 BA14
BB05 BE03 BF05 BF18 BG12
BG14 CA03 CA07 CA08 CA14
5F082 AA06 AA11 AA17 BA04 BA26
BA28 BA31 BA35 BA47 BC03
BC09 CA01 DA03 DA10 EA13
EA14 EA15 EA16 EA22
Claims (6)
- 【請求項１】 ヘテロ接合バイポーラトランジスタのベ
ース領域に開口部を形成し、エピタキシャル成長により
ベース領域となる半導体層を形成する際に前記ベース領
域の開口部の絶縁膜上に多結晶層が形成される非選択エ
ピタキシャルベース層を有する半導体装置において、 前記ヘテロ接合バイポーラトランジスタのベース領域の
開口部側端部の絶縁膜の形状を、少なくとも段数が２段
の階段状としたことを特徴とする半導体装置。 - 【請求項２】 前記非選択エピタキシャルベース層が、
前記ベース領域の不純物がドーピングされたシリコン、
または、シリコン−ゲルマニウム混晶層、若しくは、シ
リコン−ゲルマニウムとカーボンからなる混晶層のいず
れかからなることを特徴とする請求項１記載の半導体装
置。 - 【請求項３】 ヘテロ接合バイポーラトランジスタのベ
ース領域に開口部を形成し、エピタキシャル成長により
ベース領域となる半導体層を形成する際に前記ベース領
域の開口部の絶縁膜上に多結晶層が形成される非選択エ
ピタキシャルベース層を有する半導体装置の製造方法に
おいて、 前記ヘテロ接合バイポーラトランジスタのベース領域の
開口部側端部の絶縁膜の形状を、少なくとも段数が２段
の階段状とすることを特徴とする半導体装置の製造方
法。 - 【請求項４】 前記非選択エピタキシャルベース層が、
前記ベース領域の不純物がドーピングされたシリコンま
たは、シリコン−ゲルマニウム混晶層、若しくは、シリ
コン−ゲルマニウムとカーボンからなる混晶層のいずれ
かからなることを特徴とする請求項３記載の半導体装置
の製造方法。 - 【請求項５】 前記ヘテロ接合バイポーラトランジスタ
のベース領域の階段状の開口部側端部を、異方性エッチ
ングと等方性エッチングの組み合わせにより形成する請
求項３記載の半導体装置の製造方法。 - 【請求項６】 異方性エッチングはドライエッチングで
あり、等方性エッチングはウエットエッチングである請
求項５記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002053490A JP2003257987A (ja) | 2002-02-28 | 2002-02-28 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002053490A JP2003257987A (ja) | 2002-02-28 | 2002-02-28 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2003257987A true JP2003257987A (ja) | 2003-09-12 |
Family
ID=28664907
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002053490A Pending JP2003257987A (ja) | 2002-02-28 | 2002-02-28 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2003257987A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007514314A (ja) * | 2003-12-12 | 2007-05-31 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | Ｂｉｃｍｏｓプロセスにおいてシード層トポグラフィを軽減する方法 |
| CN115831743A (zh) * | 2023-02-22 | 2023-03-21 | 新磊半导体科技(苏州)股份有限公司 | 一种hbt器件的分子束外延生长方法 |
-
2002
- 2002-02-28 JP JP2002053490A patent/JP2003257987A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007514314A (ja) * | 2003-12-12 | 2007-05-31 | コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ | Ｂｉｃｍｏｓプロセスにおいてシード層トポグラフィを軽減する方法 |
| JP4874119B2 (ja) * | 2003-12-12 | 2012-02-15 | エヌエックスピー ビー ヴィ | Ｂｉｃｍｏｓプロセスにおいてシード層トポグラフィを軽減する方法 |
| CN115831743A (zh) * | 2023-02-22 | 2023-03-21 | 新磊半导体科技(苏州)股份有限公司 | 一种hbt器件的分子束外延生长方法 |
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|---|---|---|---|
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