JP2005086128A - 半導体装置およびその製造方法 - Google Patents

Abstract

【課題】 シングルポリシリコン構造を有し、外部ベース領域の抵抗が低く高速なバイポーラトランジスタ、およびその製造方法を提供する。
【解決手段】 バイポーラトランジスタを含み、バイポーラトランジスタは、シリコン結晶１と、シリコン結晶１に隣接して配置されたシリコン酸化膜４ａと、エピタキシャル成長によってシリコン結晶１の表面に形成された第１のベース領域１１と、シリコン酸化膜４ａ上に形成され第１のベース領域１１と接続された第２のベース領域１２とを含み、シリコン結晶１ａのうち、第１のベース領域１１が形成されている部分の表面が（１００）面以外の面である。
【選択図】 図１

Description

本発明は、半導体装置およびその製造方法に関する。

近年、バイポーラトランジスタにおいて、エピタキシャル成長を用いてベース層を形成し、急峻なプロファイル制御を行うことによるデバイスの高性能化が試みられている。さらに、エピタキシャル成長を用いてベース層にバンドギャップの異なる材料を導入することによって、高速化を実現する試みも行われている。ＳｉＧｅやＳｉＧｅＣといったIV族半導体材料からなるベース層を用いるヘテロバイポーラトランジスタは、シリコン基板上に形成することが可能であり、ＣＭＯＳ回路との集積による高機能化や、大面積基板利用による低コスト化といった利点を有するため、高速デバイスとして有望視されている。これまで、シリコン基板上のバイポーラトランジスタの開発は、（１００）面を有するＳｉウェハを用いて行われてきた。これは、ＭＯＳトランジスタを中心とした大規模集積回路技術とそれを実現する微細プロセス技術とが、（１００）面を有するＳｉウェハを用いて行われてきたためであると考えられる。

従来技術によるＳｉＧｅヘテロバイポーラトランジスタの代表的な例を図１６（ａ）および（ｂ）に示す。トランジスタの構造は大別して、ダブルポリシリコン構造およびシングルポリシリコン構造と呼ばれる２種類に分類される。

図１６（ａ）は、ダブルポリシリコン構造を示す代表的模式図である。まず、素子分離領域３０１およびコレクタ領域３０２を形成したシリコン基板上に、外部ベース領域となるポリシリコン層３０３を形成する。その後に、真性ベース領域となるエピタキシャルＳｉＧｅ層３０４を選択成長によって成長させる。しかしながら、この方法では、エピタキシャルＳｉＧｅ層３０４とポリシリコン層３０３との界面３０５において、自然酸化膜の形成が避けられない。また、界面３０５においてボイドが生成する可能性がある。このため、この方法は、接触抵抗が増大する、バラツキが増加するという課題を有する。また、この方法は、プロセスが複雑である、選択成長のプロセスウィンドウが狭いなどの点から量産性に乏しい。

図１６（ｂ）は、シングルポリシリコン構造の代表的模式図である。まず、素子分離領域３０１およびコレクタ領域３０２を形成したシリコン基板上に、真性ベース領域となるエピタキシャルＳｉＧｅ層３０６をエピタキシャル成長させる。このとき同時に、非選択成長法を用いて、素子分離領域３０１の酸化膜上に、外部ベース領域となるポリＳｉＧｅ層３０７を形成する。そして、ポリＳｉＧｅ層３０７にシリサイド層３０８を直接形成する。この方法によれば、エピタキシャルＳｉＧｅ層３０６とポリＳｉＧｅ層３０７との界面において、自然酸化膜の形成やボイドの形成が生じないため、接触抵抗を低減できる。また、プロセスが簡略であり、選択成長と比較して非選択成長のプロセスウィンドウが広いことから量産に適している。

バイポーラトランジスタの動作を高速化するには、エミッタからベース層へ注入された電子がベース層を走行する時間を短縮することが有効であり、走行時間を短縮するためには真性ベース層を薄くすることが効果的である。このため、バイポーラトランジスタの高速化には、エピタキシャル成長法によって形成した真性ベース層の薄膜化が必要である。

真性ベース層を薄膜化するには、通常、エピタキシャル成長の時間を短くする方法がとられる。しかしながら、シングルポリシリコン構造を有するバイポーラトランジスタにおいて、真性ベース層（エピタキシャルＳｉＧｅ層３０６）を薄くするためにエピタキシャル成長の時間を短くすると、外部ベース領域（ポリＳｉＧｅ層３０７）も同時に薄くなってしまう。この結果、外部ベース領域の抵抗が上がってトランジスタの性能が低下する。

このように、シングルポリシリコン構造において従来技術を用いれば、ベース走行時間の短縮とベース抵抗の低減とはトレードオフの関係にあり、両者を同時に満足することが困難であるという課題がある。

上記課題を解決するための製造方法を、Jagannathanらが開示している（非特許文献１）。この方法では、真性ベース領域となるエピタキシャルＳｉＧｅ層と外部ベース領域となるポリＳｉＧｅ層とを同時に形成する。その後、エピタキシャルＳｉＧｅ層をマスクした後、ポリＳｉＧｅ層上に“raised extrinsic base"と呼ばれる層を選択成長によって成長させる。この方法によって外部ベース領域の膜厚が増加し、ベース抵抗の低減が実現できると報告されている。
アイトリプルイー エレクトロン デバイス レターズ（IEEE Electron Device Letters）Vol.23 (2002) P.258-260

しかしながら、Jagannathanらの方法では、プロセス工程が複雑になる、選択成長のプロセスウィンドウが狭いといった、ダブルポリシリコン構造での課題が再び発生する。

このように、従来においては、シングルポリシリコン構造を有するバイポーラトランジスタにおいて、外部ベース領域の抵抗を低減する容易な方法がなかった。このような状況に鑑み、本発明は、シングルポリシリコン構造を有し、外部ベース領域の抵抗が低く高速なバイポーラトランジスタ、およびその製造方法を提供することを目的とする。

上記目的を達成するため、本発明の半導体装置は、バイポーラトランジスタを含む半導体装置であって、前記バイポーラトランジスタは、シリコン結晶と、前記シリコン結晶に隣接して配置されたシリコン酸化膜と、エピタキシャル成長によって前記シリコン結晶の表面に形成された第１のベース領域と、前記シリコン酸化膜上に形成され前記第１のベース領域と接続された第２のベース領域とを含み、前記シリコン結晶の前記表面が（１００）面以外の面であることを特徴とする。

また、本発明の半導体装置の製造方法は、シリコン結晶と、前記シリコン結晶に隣接して配置されたシリコン酸化膜と、前記シリコン結晶の表面に形成された第１のベース領域と、前記シリコン酸化膜上に形成され前記第１のベース領域と接続された第２のベース領域とを含むバイポーラトランジスタを含む半導体装置の製造方法であって、前記表面を（１００）面以外の面として、前記第１のベース領域と前記第２のベース領域とを同時に形成することを特徴とする。

本発明によれば、バイポーラトランジスタの加工プロセスを複雑化することなく、真性ベース領域の薄膜化とベース抵抗の低減とがトレードオフとなる関係を改善できる。したがって、シングルポリシリコン構造を有し、外部ベース領域の抵抗が低く高速なバイポーラトランジスタを容易に得ることができ、トランジスタを高性能化できる。

以下、本発明の実施の形態について説明する。

本発明の半導体装置の一例について、主要な構成要素を示す断面図を、図１に模式的に示す。図１の半導体装置は、バイポーラトランジスタを含む。このバイポーラトランジスタは、シリコン結晶１と、シリコン結晶１に隣接して配置されたシリコン酸化膜４ａと、エピタキシャル成長によってシリコン結晶１の表面に形成された真性ベース領域（第１のベース領域）１１と、シリコン酸化膜４ａ上に形成され真性ベース領域１１と接続された外部ベース領域（第２のベース領域）１２と、真性ベース領域１１に接続されたエミッタ（エミッタ領域）１６とを備える。シリコン酸化膜４ａは、シャロートレンチ４およびディープトレンチ５に埋め込まれている。

シリコン結晶１のうち真性ベース領域１１が形成されている部分の表面は、面方位が（１００）面以外の面である。この表面は、（１００）面以外の面であればよく、たとえば、（１１１）面、（１１０）面、（１１３）面とすることができる。これらの中でも、（１１１）面で特に高い効果が得られる。

化学的気相成長法によってシリコンをエピタキシャル成長させる場合において、成長面の面方位と成長速度との関係の一例を表１に示す。

表１の成長速度は、（１００）面上におけるエピタキシャル成長の成長速度で規格化されている。各面方位における成長速度は、成長表面（基板表面）の面方位のみが異なることを除き、同一の成長条件でエピタキシャル成長させたときの速度である。（１１１）面、（１１０）面および（１１３）面上の成長速度はそれぞれ、（１００）面上の成長速度の０．３０倍、０．５０倍および０．６３倍であり、いずれも（１００）面上の成長速度よりも小さい。この傾向は、ＳｉＧｅやＳｉＧｅＣのエピタキシャル成長でも同様である。

一方、外部ベース領域となるポリＳｉＧｅ層は酸化膜上に成長するため、その成長速度は、基板となるシリコン結晶の面方位には全く依存しない。したがって、（１００）面以外の面上に真性ベース領域を形成した場合、（１００）面上に形成した場合と比較して、真性ベース領域（エピタキシャルＳｉＧｅ層）の厚さに対する外部ベース領域（ポリＳｉＧｅ層）の厚さの比を大きくできる。その結果、ベース抵抗の低減を実現することができる。

シリコン結晶１のうち、真性ベース領域１１に隣接する部分は、エミッタ領域またはコレクタ領域として機能する。シリコン結晶１は、シリコン基板上に結晶シリコン層がさらに形成されたものでもよい。シリコン結晶１は、真性ベース領域１１を形成するための上記表面とともに、（１００）面である表面を有していてもよい。この場合、（１００）面にはＭＯＳトランジスタなどの回路素子を形成するとよい。

真性ベース領域１１と外部ベース領域１２とは、同時に形成することが好ましい。真性ベース領域１１はエピタキシャル成長によってシリコン結晶１上に形成されたエピタキシャル層となり、外部領域１２は、通常、多結晶となる。

本発明の半導体装置は、シリコン結晶１とともに他のシリコン結晶（結晶シリコン基板）を含んでもよい。この場合、他のシリコン結晶は（１００）面である表面を有することが好ましい。そして、この（１００）面には、ＭＯＳトランジスタなどの回路素子を形成するとよい。

真性ベース領域１１および外部ベース領域１２は、ＳｉＧｅを含む材料またはＳｉＧｅＣを含む材料で形成でき、たとえばＳｉＧｅやＳｉＧｅＣで形成できる。これらのベース領域は、気相成長法、たとえば化学的気相成長法により形成できる。外部ベース領域１２の厚さは、真性ベース領域１１の厚さよりも厚いことが好ましく、１．５倍以上厚い方が好ましい。真性ベース領域１１の厚さは、たとえば、１０ｎｍ〜１００ｎｍの範囲である。外部ベース領域１２の厚さは、たとえば１５ｎｍ〜２００ｎｍの範囲である。

本発明の製造方法では、シリコン結晶１の表面の一部にシリコン酸化膜４ａを形成するとよい。シリコン酸化膜４ａは、従来から知られている方法により形成すれば足りる。この酸化膜形成工程の前に、表面が（１００）面である結晶シリコン基板の表面の一部を除去することによって（１００）面以外の表面を形成する工程を行ってもよい。あるいは、上記酸化膜形成工程の前に、シリコン結晶１上に、表面が（１００）面である他のシリコン結晶を貼り合わせ、貼り合わせた他のシリコン結晶の一部を除去することによってシリコン結晶１の表面の一部を露出させる工程を行ってもよい。

シリコン酸化膜４ａを形成した後、シリコン結晶１の上に配置された真性ベース領域１１と、シリコン酸化膜４ａ上に配置された外部ベース領域１２とを同時に形成する。真性ベース領域１１および外部ベース領域１２は、たとえば気相成長法で形成でき、具体的には化学的気相成長法（ＣＶＤ）などで形成できる。

以下、図面を参照しながら、本発明の実施形態の３つの例について説明する。なお、以下の実施形態は、本発明の一例であり、本発明はこれに限定されない。以下の例では、ＳｉＧｅをベースに用いたヘテロバイポーラトランジスタについて述べるが、シリコン単結晶層３をベースに用いた場合においても、同様の方法で製造できる。

（実施の形態１）
実施の形態１では、図２から図１２を用いて本発明によるバイポーラトランジスタの製造方法を説明する。まず、ｐ形の（１１１）面を主面とするシリコン基板１の上部の表面に、フォトリソグラフィーを用いてレジストパターンを形成する。このレジストパターンは、ｎ形のサブコレクタを形成する領域に開口部が形成されている。このレジストパターンをマスクとして砒素イオンを注入することによって、ヘテロバイポーラトランジスタ（ＨＢＴ）を形成する領域に、深さ約１μｍのｎ形のサブコレクタ２を形成する（図２）。

続いて、シリコン基板１の上部にｎ形不純物をドープしながらシリコン単結晶層３をエピタキシャル成長させる。このシリコン単結晶層３はコレクタとして機能する。次に、図３に示すように素子分離領域として、シリコン酸化膜４ａが埋め込まれたシャロートレンチ４と、アンドープポリシリコン膜６およびこれを取り囲むシリコン酸化膜７によって構成されるディープトレンチ５とを形成する。トレンチ４および５の深さは、それぞれ約０．３μｍおよび約２μｍである。

次に、ｎ⁺コレクタ引出し層形成領域を開口したレジストパターンを形成し、これをマスクとしてリンイオン（Ｐイオン）を注入し、ｎ⁺コレクタ引出し層８を形成する（図４）。

次に、図５に示すように、厚さ約５０ｎｍの酸化膜９を減圧ＣＶＤ法で堆積させ、続いて厚さ約１００ｎｍのポリシリコン膜１０を減圧ＣＶＤ法で堆積させる。

次に、フォトリソグラフィーを用いて、ＨＢＴ形成領域の部分を開口したレジストパターンを形成し、このレジストパターンをマスクとしてポリシリコン膜１０および酸化膜９をエッチングする。その後、コレクタのリンプロファイルを形成するために、シリコン単結晶層３内にリンを注入する。

次に、ポリシリコン膜１０のエッチングによって露出した酸化膜９をフッ酸によって除去し、ＨＢＴ形成領域のｎ形のシリコン単結晶層３の表面を露出させる（図６）。

次に、図７に示すように、化学的気相成長法によって、真性ベース領域となるエピタキシャルＳｉＧｅ層１１ａ（厚さ約１００ｎｍ）と、外部ベース領域となるポリＳｉＧｅ層１２ａとを同時に堆積させる。このとき、エピタキシャルＳｉＧｅ層１１ａおよびポリＳｉＧｅ層１２ａには、成長中にボロンが導入されてｐ形になっている。

実際に、エピタキシャルＳｉＧｅ層１１ａおよびポリＳｉＧｅ層１２ａを形成したところ、エピタキシャルＳｉＧｅ層１１ａの膜厚が約１００ｎｍであったのに対し、ポリＳｉＧｅ層１２ａの膜厚は約１５０ｎｍであった。比較のために、表面が（１００）面のシリコン基板を用いて全く同様の工程によってＳｉＧｅ層を形成したところ、エピタキシャルＳｉＧｅ層１１ａの膜厚が約１００ｎｍであったのに対し、ポリＳｉＧｅ層１２ａの膜厚は約５０ｎｍであった。したがって、（１１１）基板を用いることによって、エピタキシャルＳｉＧｅ層１１ａに対するポリＳｉＧｅ層１２ａの膜厚の比を、（１００）基板を用いた場合の約３倍にできた。このように、表面が（１１１）面であるシリコン結晶を用いることによって、エピタキシャルＳｉＧｅ層１１ａを低成長レートで形成することが可能となり、ポリＳｉＧｅ層１２ａ（外部ベース領域）の膜厚を、エピタキシャルＳｉＧｅ層１１ａ（真性ベース領域）の膜厚よりも厚くすることができる。この結果、動作速度を低下させることなく低いベース抵抗を実現でき、バイポーラトランジスタの高性能化が図れる。

次に、膜厚が約３０ｎｍの酸化膜１３および膜厚が約５０ｎｍのポリシリコン膜１４を連続して減圧ＣＶＤ法によって堆積する。その後、フォトリソグラフィーを用いてＨＢＴのエミッタ領域を開口したレジストパターンを形成し、これをマスクとしてポリシリコン膜１４をドライエッチング技術によってエッチングして開口部を設ける。次に、ポリシリコン膜１４の開口部内の酸化膜１３をウェットエッチングによって除去する（図８）。

次に、膜厚が３００ｎｍ程度でｎ型不純物濃度が１×１０²⁰ｃｍ^-3〜５×１０²⁰ｃｍ^-3程度のｎ⁺ポリシリコン膜１５を減圧ＣＶＤ法によって堆積する。続いて、フォトリソグラフィーによって所定の領域を開口したレジストパターンを形成し、これをマスクにしてｎ⁺ポリシリコン膜１５を異方性エッチングすることによってエミッタ１６を形成する。その後、酸化膜１３をウェットエッチングする（図９）。次に、外部ベース領域の抵抗を低減するために注入角度０°でボロン（Ｂ）の追加注入を行う。

次に、フォトリソグラフィーによって所定の領域を開口したレジストパターンを形成し、これをマスクにしてポリＳｉＧｅ層１２ａをパターニングしてエッチングし、ＨＢＴの外部ベース領域１２を形成する（図１０）。

次に、厚さが約３０ｎｍ〜１００ｎｍ程度の酸化膜を減圧ＣＶＤ法によって形成した後、９００℃程度の温度で１０秒〜１５秒程度のあいだ熱処理を行う。続いて、形成した酸化膜を異方性エッチングし、エミッタ１６の側壁にサイドウォール１８を形成する（図１１）。このとき、エミッタ１６の表面、外部ベース領域１２の表面、ｎ⁺コレクタ引出し層８の表面は、シリコン表面が露出している状態である。

次に、コバルト（Ｃｏ）をスパッタリングし、アニールをした後に、Ｃｏ未反応層を除去し、続いてアニールを実施することによってＣｏシリサイド層１９を形成する。これ以降は、標準的な多層配線工程で各構成部分を形成する（図１２）。まず、層間絶縁膜２０を形成する。その後、エミッタ１６、外部ベース領域１２、およびｎ⁺コレクタ引出し層８上の各Ｃｏシリサイド層１９に到達する接続孔を、層間絶縁膜２０に形成する。次に、各接続孔内にタングステン（Ｗ）を埋め込んでＷプラグ２１を形成する。次に、スパッタリングによってアルミニウム合金膜を形成したのち、所定の領域を開口したレジストをマスクにしてアルミニウム合金膜をパターニングする。これによって、各Ｗプラグ２１に接続され、層間絶縁膜２０の上に延びる金属配線２２を形成する。このようにして、ＨＢＴデバイスが形成される。

外部ベース層が薄くなるとコンタクトホール形成時に、コンタクトホールが外部ベース層を突き抜けるおそれがある。（１１１）基板を用いて外部ベース領域となるポリＳｉＧｅ層１２ａの膜厚を増加させることによって、コンタクトホールが外部ベース領域を突き抜ける確率を大きく減少させることができ、加工精度を向上させることができる。

以上の製造方法によれば、プロセスを複雑化することなく従来方法と比較して外部ベース領域となるポリＳｉＧｅ層１２ａの膜厚を増加させることが可能である。その結果、ベース抵抗を低減し、トランジスタの高性能化を図れる。

ここでは、（１１１）面を主面とするｐ形シリコン基板を用いてヘテロバイポーラトランジスタを作製した例について述べた。所定の膜厚のＳｉＧｅ層をエピタキシャル成長させる場合、外部ベース領域となるポリＳｉＧｅ層１２ａの膜厚を増加させるためには、（１１１）面は特に好ましい面方位である。しかし、（１００）面以外のいかなる面方位を用いても、（１００）面を主面とする基板と比較して、外部ベース領域となるポリＳｉＧｅ層１２ａの膜厚を増加させる効果は得られ、トランジスタの高性能化を図ることができる。

（実施の形態２）
以下、図面を参照しながら、本発明の実施の形態の他の例について説明する。実施の形態２のバイポーラトランジスタの断面構造を図１３に模式的に示す。

本実施例においては、（１００）面を主面とするｐ形のシリコン基板（シリコン結晶）１０１を用いる。まず、フォトリソグラフィーおよびウェットエッチングにより、シリコン基板１０１の表面をパターニングし、（１１１）面方位が露出する斜面１０２を形成する。その後は、実施の形態１で述べた工程と同様の工程を用いて、真性ベース領域となるエピタキシャルＳｉＧｅ層１０３が斜面１０２上に形成されたヘテロバイポーラトランジスタを作製する。真性ベース領域となるエピタキシャルＳｉＧｅ層１０３は（１１１）面上に成長する。このため、これらを実際に形成したところ、エピタキシャルＳｉＧｅ層１０３の膜厚が約１００ｎｍであるのに対して、外部ベース領域となるポリＳｉＧｅ層１０４の膜厚は約１５０ｎｍとなった。実施の形態１と同様に、外部ベース領域となるポリＳｉＧｅ層１０４の膜厚増加の効果が確認された。

（１００）シリコン基板を用いることによって、以下に述べる新たな効果が得られる。シリコン単結晶層３を備えるヘテロバイポーラトランジスタを高周波回路に用いる場合には、通常、ＣＭＯＳ回路と集積化したＢｉＣＭＯＳ回路に用いられる。ＣＭＯＳトランジスタでは、（１００）基板上にチャネルを形成する方が他の面方位上に形成する場合と比較して、ゲート酸化膜とチャネルとの界面準位密度が最も小さくなることが知られている。このため、ＣＭＯＳ回路は一般的に（１００）面方位上に形成される。本発明においては、（１００）基板表面の一部に形成された（１１１）斜面上にバイポーラトランジスタを形成することができ、バイポーラトランジスタ以外のＣＭＯＳなどの素子は（１００）面上に形成することができる。図１４は、（１１１）斜面上にバイポーラトランジスタを形成し、（１００）平面上にｐチャネルＭＯＳトランジスタ１０５およびｎチャネルＭＯＳトランジスタ１０６を形成し、集積化したＢｉＣＭＯＳの概念図を示している。以上のように、この実施の形態によれば、バイポーラトランジスタおよびＣＭＯＳをそれぞれ最適な面方位上に形成し、集積化することが可能である。

（実施の形態３）
以下、図面を参照しながら、本発明の実施の形態のその他の例について説明する。実施の形態３の半導体装置の断面を、図１５に模式的に示す。

この実施の形態においては、（１１１）面を主面とするｐ形のシリコン基板（シリコン結晶）２０１と（１００）面を主面とするｐ形のシリコン基板（他のシリコン結晶）２０２とを貼り合わせて作製したＳＯＩ基板を用いる。埋め込み酸化膜２０３の上部のシリコン基板２０２の表面は（１００）面であり、下部のシリコン基板２０１の表面は（１１１）面である。

以下、図１５のバイポーラトランジスタの製造方法について説明する。まず、フォトリソグラフィーを用いてＳＯＩ基板上にレジストパターンを形成する。そして、ドライエッチングまたはウェットエッチングによって、バイポーラトランジスタを形成する領域２０４のシリコン基板２０２および埋め込み酸化膜２０３を除去し、（１１１）シリコン基板２０１の表面２０５を露出させる。その後は、実施の形態１で述べた工程と同様の工程を用いて、シリコン基板２０１上にヘテロバイポーラトランジスタを作製する。

この製造方法では、真性ベース領域となるエピタキシャルＳｉＧｅ層２０６は（１１１）面上で成長する。このため、エピタキシャルＳｉＧｅ層２０６の成長速度は、ポリＳｉＧｅ層２０７の成長速度よりも遅くなる。実際にこれらの層を形成したところ、エピタキシャルＳｉＧｅ層２０６の膜厚が約１００ｎｍであったのに対して、ポリＳｉＧｅ層２０７の膜厚は約１５０ｎｍであった。実施の形態３の方法でも、実施の形態１および２と同様に、外部ベース領域となるポリＳｉＧｅ層２０７を厚く形成することができた。

（１００）シリコン基板と（１１１）シリコン基板とを積層したＳＯＩ基板を用いることによって、以下に述べる新たな効果が得られる。シリコン単結晶層３を備えるヘテロバイポーラトランジスタを高周波回路に用いる場合には、通常、ＣＭＯＳ回路と集積化したＢｉＣＭＯＳ回路に用いられる。ＣＭＯＳトランジスタでは、（１００）基板上にチャネルを形成する方が他の面方位上に形成する場合と比較して、ゲート酸化膜とチャネルとの界面準位密度が最も小さくなる。このため、ＣＭＯＳ回路は一般的に（１００）面方位上に形成される。

本発明においては、ＳＯＩ基板表面の一部を開口して露出した（１１１）結晶シリコンの表面上にバイポーラトランジスタを形成することができる。また、バイポーラトランジスタ以外のＣＭＯＳなどの素子は（１００）面上に形成することができる。図１５には、（１１１）面上にバイポーラトランジスタを形成し、（１００）平面上にＣＭＯＳを形成したＢｉＣＭＯＳの一例の模式断面図を示している。

以上のように、実施の形態３の例によれば、バイポーラトランジスタおよびＣＭＯＳをそれぞれ最適な面方位上に形成し、集積化することが可能である。実施の形態３の半導体装置は、実施の形態２で述べた半導体装置と比較して、真性ゲート領域を斜面上に形成する必要がなく、リソグラフィやエッチングなどの加工が容易であるという利点がある。

本発明は、バイポーラトランジスタを含む各種の半導体装置、およびその製造方法に適用できる。

本発明の半導体装置の一例の主要部を模式的に示す断面図 本発明の製造方法の一例を示す工程断面図 図２の工程に続く工程を模式的に示す工程断面図 図３の工程に続く工程を模式的に示す工程断面図 図４の工程に続く工程を模式的に示す工程断面図 図５の工程に続く工程を模式的に示す工程断面図 図６の工程に続く工程を模式的に示す工程断面図 図７の工程に続く工程を模式的に示す工程断面図 図８の工程に続く工程を模式的に示す工程断面図 図９の工程に続く工程を模式的に示す工程断面図 図１０の工程に続く工程を模式的に示す工程断面図 図１１の工程に続く工程を模式的に示す工程断面図 本発明の半導体装置の他の一例を模式的に示す断面図 本発明の半導体装置のその他の一例を模式的に示す断面図 本発明の半導体装置のその他の一例を模式的に示す断面図 従来のバイポーラトランジスタの（ａ）一例および（ｂ）他の一例を模式的に示す断面図

符号の説明

１ シリコン結晶
１ａ、２０１、２０２ シリコン基板
２ サブコレクタ
３ シリコン単結晶層
４ シャロートレンチ
５ ディープトレンチ
６ アンドープポリシリコン膜
７ シリコン酸化膜
８ ｎ⁺コレクタ引出し層
９ 酸化膜
１０ ポリシリコン膜
１１ 真性ベース領域
１１ａ、１０３、２０６ エピタキシャルＳｉＧｅ層
１２ 外部ベース領域
１２ａ、１０４、２０７ ポリＳｉＧｅ層
１３ 酸化膜
１４ ポリシリコン膜
１５ ｎ⁺ポリシリコン膜
１６ エミッタ
１８ サイドウォール
１９ Ｃｏシリサイド層
２０ 層間絶縁膜
２１ Ｗプラグ
２２ 金属配線
１０１ シリコン基板
１０２ 斜面
１０５ ｐチャネルＭＯＳトランジスタ
１０６ ｎチャネルＭＯＳトランジスタ
２０２ （１００）面を主面とするｐ形シリコン基板
２０３ 埋め込み酸化膜
２０４ 領域
２０５ 表面

Claims (9)

1. バイポーラトランジスタを含む半導体装置であって、
   前記バイポーラトランジスタは、シリコン結晶と、前記シリコン結晶に隣接して配置されたシリコン酸化膜と、エピタキシャル成長によって前記シリコン結晶の表面に形成された第１のベース領域と、前記シリコン酸化膜上に形成され前記第１のベース領域と接続された第２のベース領域とを含み、
   前記シリコン結晶の前記表面が（１００）面以外の面であることを特徴とする半導体装置。
2. 前記シリコン結晶の前記表面が（１１１）面である請求項１に記載の半導体装置。
3. 前記シリコン結晶が、前記表面とともに（１００）面である表面を有する請求項１または２に記載の半導体装置。
4. 前記シリコン結晶とともに、（１００）面である表面を有するシリコン結晶をさらに含む請求項１〜３のいずれかに記載の半導体装置。
5. 前記第２のベース領域が多結晶である請求項１〜４のいずれかに記載の半導体装置。
6. 前記第１のベース領域が、ＳｉＧｅを含む材料またはＳｉＧｅＣを含む材料からなる請求項１〜５のいずれかに記載の半導体装置。
7. 前記第２のベース領域が前記第１のベース領域よりも厚い請求項１〜６のいずれかに記載の半導体装置。
8. シリコン結晶と、前記シリコン結晶に隣接して配置されたシリコン酸化膜と、前記シリコン結晶の表面に形成された第１のベース領域と、前記シリコン酸化膜上に形成され前記第１のベース領域と接続された第２のベース領域とを含むバイポーラトランジスタを含む半導体装置の製造方法であって、
   前記表面を（１００）面以外の面として、前記第１のベース領域と前記第２のベース領域とを同時に形成することを特徴とする半導体装置の製造方法。
9. 前記シリコン結晶の前記表面が（１１１）面である請求項８に記載の半導体装置の製造方法。
   
   

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