JPH03278436A - 半導体装置とその製造方法 - Google Patents
半導体装置とその製造方法Info
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- JPH03278436A JPH03278436A JP2108451A JP10845190A JPH03278436A JP H03278436 A JPH03278436 A JP H03278436A JP 2108451 A JP2108451 A JP 2108451A JP 10845190 A JP10845190 A JP 10845190A JP H03278436 A JPH03278436 A JP H03278436A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明はバイポーラトランジスタの微細化・高速化を図
った半導体装置とその製造方法に関する。
った半導体装置とその製造方法に関する。
従来の技術
近年バイポーラトランジスタは例えば特公昭５５−２７
４６９号公報、特開昭５６−１５５６号公報、特公昭５
７−３２５１１号公報、特開昭６Ｃ）−１６４３５６号
公報等に記述されているような自己整合技術によりフォ
トリソグラフィ技術の限界を超えた微細化が図られ、極
めて高速・高性能の特性を実現している。
４６９号公報、特開昭５６−１５５６号公報、特公昭５
７−３２５１１号公報、特開昭６Ｃ）−１６４３５６号
公報等に記述されているような自己整合技術によりフォ
トリソグラフィ技術の限界を超えた微細化が図られ、極
めて高速・高性能の特性を実現している。
従来の技術による半導体装置とその製造方法を説明する
ため第３図（ａ）〜（ｄ）にＮＰＮトランジスタの製造
方法の一例を示す。
ため第３図（ａ）〜（ｄ）にＮＰＮトランジスタの製造
方法の一例を示す。
まず第３図（ａ）に示すように、Ｐ型シリコン基板１８
の表面にＮ型コレクタ埋込み層１９を形成した後、Ｎ型
コレクタ埋め込み層１９の表面にＮ型エピタキシャル層
２ｏを成長する。次に素子分離用のＬＯＣＯ３膜２１を
Ｎ型エピタキシャル層２０の表面の所定領域に形成した
後、ベース引出し電極となるＰ＋ポリシリコン２２と続
いてＣＶＤ酸化膜２３を、Ｎ型エピタキシャル層２０及
びＬＯＣＯ８膜２１の全２１に順次成長する。次にＣＶ
Ｄ酸化膜２３と続いてＰ＋ポリシリコン２２をフォトリ
ソグラフィによるレジストをマスクにして選択的にエツ
チング除去し、Ｎ型エピタキシャル層２０の表面の真性
ベース領域２４を露出させる。
の表面にＮ型コレクタ埋込み層１９を形成した後、Ｎ型
コレクタ埋め込み層１９の表面にＮ型エピタキシャル層
２ｏを成長する。次に素子分離用のＬＯＣＯ３膜２１を
Ｎ型エピタキシャル層２０の表面の所定領域に形成した
後、ベース引出し電極となるＰ＋ポリシリコン２２と続
いてＣＶＤ酸化膜２３を、Ｎ型エピタキシャル層２０及
びＬＯＣＯ８膜２１の全２１に順次成長する。次にＣＶ
Ｄ酸化膜２３と続いてＰ＋ポリシリコン２２をフォトリ
ソグラフィによるレジストをマスクにして選択的にエツ
チング除去し、Ｎ型エピタキシャル層２０の表面の真性
ベース領域２４を露出させる。
さらに第３図（ｂ）のように、窒化膜２５を、ＣＶＤ酸
化膜２３と真性ベース領域２４の全表面に成長した後、
熱処理によりＰ＋ポリシリコン２２から不純物をＮ型エ
ピタキシャル層２０に導入し、Ｐ型外部ベース層２６を
形成する。その後Ｐ＋ポリシリコン２２およびＣＶＤ酸
化膜２３をマスクにしてイオン注入によりＰ型の不純物
を真性ベース領域２４に導入し、Ｐ型真性ベース層２７
を形成する。
化膜２３と真性ベース領域２４の全表面に成長した後、
熱処理によりＰ＋ポリシリコン２２から不純物をＮ型エ
ピタキシャル層２０に導入し、Ｐ型外部ベース層２６を
形成する。その後Ｐ＋ポリシリコン２２およびＣＶＤ酸
化膜２３をマスクにしてイオン注入によりＰ型の不純物
を真性ベース領域２４に導入し、Ｐ型真性ベース層２７
を形成する。
次に第３図（Ｃ）に示されるように、窒化膜２５の全表
面に成長したポリシリコンを異方性エツチングし、ポリ
シリコンサイドウオール２８を形成する。このポリシリ
コンサイドウオール２８をマスクにしてＰ＋ポリシリコ
ンベース電極２２０側面および真性ベース領域２４の周
辺部２９以外を除き窒化膜２５をエツチングし、Ｐ＋ポ
リシリコンベース電極２２と自己整合的にエミッタ引出
し部開孔３０を形成する。
面に成長したポリシリコンを異方性エツチングし、ポリ
シリコンサイドウオール２８を形成する。このポリシリ
コンサイドウオール２８をマスクにしてＰ＋ポリシリコ
ンベース電極２２０側面および真性ベース領域２４の周
辺部２９以外を除き窒化膜２５をエツチングし、Ｐ＋ポ
リシリコンベース電極２２と自己整合的にエミッタ引出
し部開孔３０を形成する。
最後に第３図（ｄ）のように、ＣＶＤ酸化膜２３の表面
に成長したＮ＋ポリシリコンをフォトリソグラフィによ
るレジストをマスクにして選択的にエツチングし、エミ
ッタ電極３１を形成した後、熱処理によりエミッタ引出
し部開孔３０を通してＮ＋ポリシリコンエミッタ電極３
１からＮ型不純物を導入し、Ｎ型エミッタ層３２を形成
する。
に成長したＮ＋ポリシリコンをフォトリソグラフィによ
るレジストをマスクにして選択的にエツチングし、エミ
ッタ電極３１を形成した後、熱処理によりエミッタ引出
し部開孔３０を通してＮ＋ポリシリコンエミッタ電極３
１からＮ型不純物を導入し、Ｎ型エミッタ層３２を形成
する。
以上の半導体装置の製造方法によると、外部ベース領域
、エミッタ領域、ベース電極引出し部。
、エミッタ領域、ベース電極引出し部。
エミッタ電極引出し部をすべて自己整合的に形成でき、
バイポーラトランジスタの微細化・高速化を図ることが
できる。
バイポーラトランジスタの微細化・高速化を図ることが
できる。
発明が解決しようとする課題
上記従来の技術では、Ｐ＋ポリシリコンベース電極２２
をマスクにイオン注入によりＰ型の不純物を真性ベース
領域２４に導入し、Ｐ型真性ベース層２７を形成してい
る。イオン注入により真性ベース層２７を形成する場合
、イオン注入の際のチャネリングが原因で真性ベース層
２７の深さは０．２μｍ程度より浅くできない。真性ベ
ース層２７が深いとトランジスタのカットオフ周波数の
低下を招き、バイポーラトランジスタ高速化の妨げとな
る。従来の技術では、イオン注入時に半導体基板に対し
７度程度注入角度を傾はチャネリングを抑えているが、
このように注入角度を傾けると、第３図（ｂ）に示され
ているようにＰ＋ポリシリコンベース引出し電極２２が
影となり、真性ベース層２７の外縁部と真性ベース層２
７を取り囲む外部ベース層２６の内縁部とのオーバーラ
ツプ量が賄−でな（なる。その結果、オーバーラツプが
不十分な部分でコレクタエミッタ間のリーク電流が増加
したり、ベース抵抗が大きくなり高周波特性の低下をひ
きおこす。
をマスクにイオン注入によりＰ型の不純物を真性ベース
領域２４に導入し、Ｐ型真性ベース層２７を形成してい
る。イオン注入により真性ベース層２７を形成する場合
、イオン注入の際のチャネリングが原因で真性ベース層
２７の深さは０．２μｍ程度より浅くできない。真性ベ
ース層２７が深いとトランジスタのカットオフ周波数の
低下を招き、バイポーラトランジスタ高速化の妨げとな
る。従来の技術では、イオン注入時に半導体基板に対し
７度程度注入角度を傾はチャネリングを抑えているが、
このように注入角度を傾けると、第３図（ｂ）に示され
ているようにＰ＋ポリシリコンベース引出し電極２２が
影となり、真性ベース層２７の外縁部と真性ベース層２
７を取り囲む外部ベース層２６の内縁部とのオーバーラ
ツプ量が賄−でな（なる。その結果、オーバーラツプが
不十分な部分でコレクタエミッタ間のリーク電流が増加
したり、ベース抵抗が大きくなり高周波特性の低下をひ
きおこす。
またポリシリコンベース引出し電極２２および外部ベー
ス層２６を形成する工程の前にベース領域全体に真性ベ
ース層２７を形成した場合、外部ベース層２６と真性ベ
ース層２７のオーバーラツプが不十分になるのは避ける
ことができる。しかしこの場合、外部ベース層２６を形
成する工程の熱処理により真性ベース層２７も深くなり
、やはり高周波特性の低下をひきおこす。
ス層２６を形成する工程の前にベース領域全体に真性ベ
ース層２７を形成した場合、外部ベース層２６と真性ベ
ース層２７のオーバーラツプが不十分になるのは避ける
ことができる。しかしこの場合、外部ベース層２６を形
成する工程の熱処理により真性ベース層２７も深くなり
、やはり高周波特性の低下をひきおこす。
本発明の目的は、真性ベース層の外縁部と、真性ベース
層を取り囲む外部ベース層の内縁部とのオーバーラツプ
量を均一化することにより、リーク電流の増加や高周波
特性の低下を防止する半導体装置及びその製造方法を提
供することにある。
層を取り囲む外部ベース層の内縁部とのオーバーラツプ
量を均一化することにより、リーク電流の増加や高周波
特性の低下を防止する半導体装置及びその製造方法を提
供することにある。
また、極めて薄い真性ベース層を形成することにより高
周波特性の向上を図った半導体装置およびその製造方法
を提供することにある。
周波特性の向上を図った半導体装置およびその製造方法
を提供することにある。
課題を解決するための手段
以上のような課題を解決するために本発明では、ベース
引出し電極と自己整合的に形成されたエミッタ引出し部
開孔を通して、エミッタ電極中の不純物を熱処理により
半導体基板表面部の真性ベース領域に導入し真性ベース
層を形成するものである。
引出し電極と自己整合的に形成されたエミッタ引出し部
開孔を通して、エミッタ電極中の不純物を熱処理により
半導体基板表面部の真性ベース領域に導入し真性ベース
層を形成するものである。
作用
本発明の半導体装置とその製造方法によると、ベース引
出し部開孔とエミッタ引出し部開孔との間の基板表面の
絶縁膜下において真性ベース層の外縁部と外部ベース層
の内縁部が一様にオーバーラツプする。しかも熱処理に
よる不純物の拡散がシリコン基板中に比較してポリシリ
コンエミッタ電極中で非常に速いので、極めて浅い真性
ベース層を形成できる。
出し部開孔とエミッタ引出し部開孔との間の基板表面の
絶縁膜下において真性ベース層の外縁部と外部ベース層
の内縁部が一様にオーバーラツプする。しかも熱処理に
よる不純物の拡散がシリコン基板中に比較してポリシリ
コンエミッタ電極中で非常に速いので、極めて浅い真性
ベース層を形成できる。
実施例
第１図（ａ）〜（ｅ）は本発明の実施例を工程順断面図
で示したものである。ＮＰＮ）ランジスタの例で説明す
る。
で示したものである。ＮＰＮ）ランジスタの例で説明す
る。
まず第１図（ａ）に示すように、ボロン濃度 １×１０
”〜２ Ｘ １０ ｌ５ａｓ−３程度の（１１１）
Ｐ型シリコン基板１の表面にフォトリソグラフィを用い
てレジストの所定領域に窓を開ける。次にこのレジスト
パターンをマスクにしてアンチモンを１〜４Ｘ Ｉ Ｑ
１５ｃｍ−２のドーズ量で４０〜１００ＫｅＶの加速
エネルギーによりＰ型シリコン基板１にイオン注入する
。その後１２００℃、３０分程度酸素雰囲気中で熱処理
することにより、接合深さ約１〜２μｍ２表面濃度１〜
３ Ｘ １０１９Ｃ１ｌ−’１１度のＮ型埋込みコレク
タ層２を形成する。窒素雰囲気中ではなく酸素雰囲気中
で熱処理するのはシリコン基板１表面の窒化を防ぐため
であり、窒化は結晶欠陥の原因となり素子特性の劣化を
招く。なおここでは（１１１）の基板を使用したが、基
板の結晶方向は特に限定するものではない。そして熱処
理の際形成されたＰ型シリコン基板１表面の酸化膜をＮ
Ｈ４ＦとＨＦの混合液でエツチング除去した後、１００
０〜１１００℃、１０〜１００Ｔｏ ｒ ｒ程度の条件
で５ｉＨ２Ｃｆ！２とＡｓＨのガスを用い、砒素濃度５
Ｘ １０”〜３ Ｘ １０１６ｃｖ−３のエピタキシ
ャル層３を約０．８〜１．５μｍ成長する。
”〜２ Ｘ １０ ｌ５ａｓ−３程度の（１１１）
Ｐ型シリコン基板１の表面にフォトリソグラフィを用い
てレジストの所定領域に窓を開ける。次にこのレジスト
パターンをマスクにしてアンチモンを１〜４Ｘ Ｉ Ｑ
１５ｃｍ−２のドーズ量で４０〜１００ＫｅＶの加速
エネルギーによりＰ型シリコン基板１にイオン注入する
。その後１２００℃、３０分程度酸素雰囲気中で熱処理
することにより、接合深さ約１〜２μｍ２表面濃度１〜
３ Ｘ １０１９Ｃ１ｌ−’１１度のＮ型埋込みコレク
タ層２を形成する。窒素雰囲気中ではなく酸素雰囲気中
で熱処理するのはシリコン基板１表面の窒化を防ぐため
であり、窒化は結晶欠陥の原因となり素子特性の劣化を
招く。なおここでは（１１１）の基板を使用したが、基
板の結晶方向は特に限定するものではない。そして熱処
理の際形成されたＰ型シリコン基板１表面の酸化膜をＮ
Ｈ４ＦとＨＦの混合液でエツチング除去した後、１００
０〜１１００℃、１０〜１００Ｔｏ ｒ ｒ程度の条件
で５ｉＨ２Ｃｆ！２とＡｓＨのガスを用い、砒素濃度５
Ｘ １０”〜３ Ｘ １０１６ｃｖ−３のエピタキシ
ャル層３を約０．８〜１．５μｍ成長する。
拡散係数が砒素より小さいアンチモンを用い、１１００
℃程度以下と比較的低温かつ１００Ｔｏ ｒ ｒ程度以
下の減圧ＣＶＤ法でエピタキシャル成長することにより
、表面濃度が１〜３ Ｘ １０”Ｃ１ｍ ’と高濃度の
Ｎ型埋込みコレクタ層２のエピタキシャル層３へのエピ
タキシャル成長時およびそれ以降の工程での熱処理に伴
うせり上がり拡散を０．３μｍ程度以下に抑えることが
できる。エピタキシャル層３の低不純物濃度部分の厚み
は素子の耐圧を決定する要因となるが、せり上がりを抑
えることにより、７ｖ以上のコレクタエミッタ間やコレ
クタベース間耐圧を保つのに十分なエピタキシャル層３
の低不純物濃度部分の厚みを保ちながら、エピタキシャ
ル層３を薄くすることができる。エピタキシャル層３の
膜厚は素子の動作速度を決定する要因のひとつであり、
エピタキシャル層３を１．５μｍ以下と薄（することに
より、トランジスタ動作時のキャリアのコレクタ走行時
間を短くでき高速動作が可能な素子を形成できる。
℃程度以下と比較的低温かつ１００Ｔｏ ｒ ｒ程度以
下の減圧ＣＶＤ法でエピタキシャル成長することにより
、表面濃度が１〜３ Ｘ １０”Ｃ１ｍ ’と高濃度の
Ｎ型埋込みコレクタ層２のエピタキシャル層３へのエピ
タキシャル成長時およびそれ以降の工程での熱処理に伴
うせり上がり拡散を０．３μｍ程度以下に抑えることが
できる。エピタキシャル層３の低不純物濃度部分の厚み
は素子の耐圧を決定する要因となるが、せり上がりを抑
えることにより、７ｖ以上のコレクタエミッタ間やコレ
クタベース間耐圧を保つのに十分なエピタキシャル層３
の低不純物濃度部分の厚みを保ちながら、エピタキシャ
ル層３を薄くすることができる。エピタキシャル層３の
膜厚は素子の動作速度を決定する要因のひとつであり、
エピタキシャル層３を１．５μｍ以下と薄（することに
より、トランジスタ動作時のキャリアのコレクタ走行時
間を短くでき高速動作が可能な素子を形成できる。
さらにエピタキシャル層３を１．５μｍ以下と薄くする
ことにより、後の工程で形成する素子分離用のＬＯＧＯ
５膜も薄くでき、ＬＯＧＯ３膜形成時の酸化時間を短く
できる。またシリコンが酸化される際は体積が膨張する
ため、素子分離用のＬＯＧＯ３膜形成時のように選択的
に酸化する際はシリコン基板表面に凸凹が形成されるの
で、素子分離用のＬＯＧＯ３膜を薄くすることができる
とＬＯＣＯ３膜の凸凹に伴う段差も低減できる。
ことにより、後の工程で形成する素子分離用のＬＯＧＯ
５膜も薄くでき、ＬＯＧＯ３膜形成時の酸化時間を短く
できる。またシリコンが酸化される際は体積が膨張する
ため、素子分離用のＬＯＧＯ３膜形成時のように選択的
に酸化する際はシリコン基板表面に凸凹が形成されるの
で、素子分離用のＬＯＧＯ３膜を薄くすることができる
とＬＯＣＯ３膜の凸凹に伴う段差も低減できる。
アンチモンのドーズ量を上述の条件よりも増やすと、Ｎ
型埋込みコレクタ層２のエピタキシャル層３への熱処理
に伴うせり上がり拡散により、前述のように素子耐圧の
低下を招く。逆にアンチモンのドーズ量を上述の条件よ
り減らすと、Ｎ型埋込みコレクタ層２のシート抵抗の増
加に伴うコレクタ抵抗の増大により、トランジスタ特性
の低下をひきおこす。エピタキシャル層３の不純物濃度
はトランジスタ耐圧およびコレクタベース接合の空乏層
幅に伴う容量を決定する要因である。またトランジスタ
が高電流密度で動作する際のベース領域中の過剰なキャ
リアに伴い実効的なベース幅が拡がることをカーク効果
と言うが、エピタキシャル層３の不純物濃度はこのベー
ス拡がりを決定する要因のひとつでもある。エピタキシ
ャル層３の砒素濃度を５ Ｘ １０１５〜３ Ｘ １０
１８（！ｍ１−３としたのは、十分なトランジスタ耐圧
を保ち、コレクタベース間接合容量の低減を図ると同時
に、トランジスタが高電流密度で動作する際のカーク効
果に伴う高周波特性の低下を避けるためである。
型埋込みコレクタ層２のエピタキシャル層３への熱処理
に伴うせり上がり拡散により、前述のように素子耐圧の
低下を招く。逆にアンチモンのドーズ量を上述の条件よ
り減らすと、Ｎ型埋込みコレクタ層２のシート抵抗の増
加に伴うコレクタ抵抗の増大により、トランジスタ特性
の低下をひきおこす。エピタキシャル層３の不純物濃度
はトランジスタ耐圧およびコレクタベース接合の空乏層
幅に伴う容量を決定する要因である。またトランジスタ
が高電流密度で動作する際のベース領域中の過剰なキャ
リアに伴い実効的なベース幅が拡がることをカーク効果
と言うが、エピタキシャル層３の不純物濃度はこのベー
ス拡がりを決定する要因のひとつでもある。エピタキシ
ャル層３の砒素濃度を５ Ｘ １０１５〜３ Ｘ １０
１８（！ｍ１−３としたのは、十分なトランジスタ耐圧
を保ち、コレクタベース間接合容量の低減を図ると同時
に、トランジスタが高電流密度で動作する際のカーク効
果に伴う高周波特性の低下を避けるためである。
なおＮ型埋込みコレクタ層２の形成に不純物としてアン
チモンを用いた利点をいくつか述べたが、アンチモンに
限定する必要はなく砒素を用いてもアンチモンの場合に
近い特性を有する素子は形成できる。ただしＮ型埋込み
コレクタ層２の不純物濃度、エピタキシャル層３の不純
物濃度や膜厚等の最適条件は異なる。またここでは集積
回路の場合を考えて素子分離のためにＰ型シリコン基板
１中にＮ型埋込みコレクタ層２を形成したが、個別半導
体素子等で素子分離が必要ない場合は埋込みコレクタ層
２を形成せずに、３ Ｘ １０１７〜３ＸＩＯ”Ｃ１ｌ
”程度の不純物濃度のＮ型シリコン基板上にエピタキシ
ャル層３を成長してもよい。
チモンを用いた利点をいくつか述べたが、アンチモンに
限定する必要はなく砒素を用いてもアンチモンの場合に
近い特性を有する素子は形成できる。ただしＮ型埋込み
コレクタ層２の不純物濃度、エピタキシャル層３の不純
物濃度や膜厚等の最適条件は異なる。またここでは集積
回路の場合を考えて素子分離のためにＰ型シリコン基板
１中にＮ型埋込みコレクタ層２を形成したが、個別半導
体素子等で素子分離が必要ない場合は埋込みコレクタ層
２を形成せずに、３ Ｘ １０１７〜３ＸＩＯ”Ｃ１ｌ
”程度の不純物濃度のＮ型シリコン基板上にエピタキシ
ャル層３を成長してもよい。
次にＳ ｉＨ２Ｃｅ ２．ＮＨ３を用いた減圧ＣＶＤ法
によりエピタキシャル層３の表面全域にシリコン窒化膜
４を７０＝１５０ｎｍの厚さに成長した後、素子分離領
域を開孔するように露光現像したレジストパターンをマ
スクにして素子分離領域の窒化８１１４をＣＦ ４ 、
ＣＨｓ Ｂ ｒ ＋ ０２の混合ガス中でのＲＦドライ
エツチングにより除去する。さらにＮ型エピタキシャル
層３をＳＦｓガスを用いてＲＦドライエツチングにより
深さ０．４〜０．８μｍ程度除去し、エピタキシャル層
３の膜厚の半分程度の深さのシリコン溝５を形成した後
、０２プラズマアツシングによりレジストを除去する。
によりエピタキシャル層３の表面全域にシリコン窒化膜
４を７０＝１５０ｎｍの厚さに成長した後、素子分離領
域を開孔するように露光現像したレジストパターンをマ
スクにして素子分離領域の窒化８１１４をＣＦ ４ 、
ＣＨｓ Ｂ ｒ ＋ ０２の混合ガス中でのＲＦドライ
エツチングにより除去する。さらにＮ型エピタキシャル
層３をＳＦｓガスを用いてＲＦドライエツチングにより
深さ０．４〜０．８μｍ程度除去し、エピタキシャル層
３の膜厚の半分程度の深さのシリコン溝５を形成した後
、０２プラズマアツシングによりレジストを除去する。
次に第１図（ｂ）に示すように、窒化＠４をマスクにし
て９５０〜１０５０℃で５〜１０気圧の高圧パイロ酸化
法を用い、選択酸化により第１の絶縁膜となる１〜１．
８μｍ厚の素子分離用のＬＯＧＯ５膜６を形成する。こ
のように素子分離用のＬＯＧＯ５膜６の厚さの半分程度
の深さのシリコン溝５をＬＯＣＯ８膜６を形成する前に
形成するのは、Ｐ型シリコン基板１に達するＬＯＣＯ８
膜６の膜厚をシリコン溝５のない場合よりも半分程度の
厚さに低減できることと、また酸化されたシリコンが膨
張しエピタキシャル層主面とほぼ一致するようなＬＯＧ
Ｏ５膜がシリコン溝５内に充填され、素子分離用のＬＯ
ＧＯ５膜６形成膜上形成表面に発生する凸凹を低減する
ことを目的としている。またここで５−１０気圧の高圧
パイロ酸化法を用いることにより、１２００℃程度の高
温と同程度以上の酸化速度が実現でき、１０５０℃以下
の低温でかつ酸化時間を短くすることによりＮ型埋込み
コレクタ層２のエピタキシャル層３への酸化の熱処理に
伴うせり上がり拡散を抑えることができる。
て９５０〜１０５０℃で５〜１０気圧の高圧パイロ酸化
法を用い、選択酸化により第１の絶縁膜となる１〜１．
８μｍ厚の素子分離用のＬＯＧＯ５膜６を形成する。こ
のように素子分離用のＬＯＧＯ５膜６の厚さの半分程度
の深さのシリコン溝５をＬＯＣＯ８膜６を形成する前に
形成するのは、Ｐ型シリコン基板１に達するＬＯＣＯ８
膜６の膜厚をシリコン溝５のない場合よりも半分程度の
厚さに低減できることと、また酸化されたシリコンが膨
張しエピタキシャル層主面とほぼ一致するようなＬＯＧ
Ｏ５膜がシリコン溝５内に充填され、素子分離用のＬＯ
ＧＯ５膜６形成膜上形成表面に発生する凸凹を低減する
ことを目的としている。またここで５−１０気圧の高圧
パイロ酸化法を用いることにより、１２００℃程度の高
温と同程度以上の酸化速度が実現でき、１０５０℃以下
の低温でかつ酸化時間を短くすることによりＮ型埋込み
コレクタ層２のエピタキシャル層３への酸化の熱処理に
伴うせり上がり拡散を抑えることができる。
次にリン酸液により窒化膜４をエツチング除去した後、
ベース引出し電極となるポリシリコン７をＳｉＨ＋ガス
での減圧ＣＶＤ法により３００〜５００ｎｍ程度の厚さ
で形成し、続いて酸化膜８を５ｉＨ２Ｃｅ２．Ｎ２０（
７）減圧ＣＶＤ法により１５０〜３００ｎｍ程度の厚さ
でポリシリコン７の全表面に成長する。ベース引出し電
極となるポリシリコン７の抵抗値を低くする目的で、イ
オン注入により第１の不純物となるＰ型不純物のボロン
を注入エネルギー４０〜８０ＫｅＶでドーズ量５ Ｘ
１０１５〜２ Ｘ １０”ＣＩ＋ ”の条件でポリシリ
コン７に導入する。次にＣＨＦ３ 、ＮＨｓ 、０２混
合ガス中でのＲＦドライエッチにより酸化１１８を除去
する。続いてＳＦｓ 、Ｃ２Ｃｉ！ Ｆｓガスでの異方
性ドライエッチによりポリシリコン７を除去する。酸化
ｗＩ８及びポリシリコン７の除去は、いずれもベースポ
リシリコン電極領域を除き開孔するように露光現像した
１、０〜１．５μｍ程度の幅のレジストパターンをマス
クに用いて実施し、Ｎ型エピタキシャル層３表面の真性
ベース領域９を露出させる。その後、レジストを０２プ
ラズマアツシングにより除去する。
ベース引出し電極となるポリシリコン７をＳｉＨ＋ガス
での減圧ＣＶＤ法により３００〜５００ｎｍ程度の厚さ
で形成し、続いて酸化膜８を５ｉＨ２Ｃｅ２．Ｎ２０（
７）減圧ＣＶＤ法により１５０〜３００ｎｍ程度の厚さ
でポリシリコン７の全表面に成長する。ベース引出し電
極となるポリシリコン７の抵抗値を低くする目的で、イ
オン注入により第１の不純物となるＰ型不純物のボロン
を注入エネルギー４０〜８０ＫｅＶでドーズ量５ Ｘ
１０１５〜２ Ｘ １０”ＣＩ＋ ”の条件でポリシリ
コン７に導入する。次にＣＨＦ３ 、ＮＨｓ 、０２混
合ガス中でのＲＦドライエッチにより酸化１１８を除去
する。続いてＳＦｓ 、Ｃ２Ｃｉ！ Ｆｓガスでの異方
性ドライエッチによりポリシリコン７を除去する。酸化
ｗＩ８及びポリシリコン７の除去は、いずれもベースポ
リシリコン電極領域を除き開孔するように露光現像した
１、０〜１．５μｍ程度の幅のレジストパターンをマス
クに用いて実施し、Ｎ型エピタキシャル層３表面の真性
ベース領域９を露出させる。その後、レジストを０２プ
ラズマアツシングにより除去する。
ここでベース引出し電極となるポリシリコン７の膜厚を
３００〜５００ｎｍ、酸化膜８の膜厚を１５０〜３００
ｎｍ程度、ボロンの注入エネルギーを４０〜８０ＫｅＶ
としたのは、酸化膜８越しのイオン注入においてもボロ
ンを十分ポリシリコン７中に導入すると同時に、ボロン
イオンがポリシリコン７を突き抜けＮ型エピタキシャル
層３表面の真性ベース領域９に到達することがないよう
にするためである。ボロンがポリシリコン７を突き抜は
エピタキシャル層３の表面の真性ベース領域９に到達す
れば、トランジスタの電流増幅率や動作周波数の低下等
素子特性の劣化につながる。
３００〜５００ｎｍ、酸化膜８の膜厚を１５０〜３００
ｎｍ程度、ボロンの注入エネルギーを４０〜８０ＫｅＶ
としたのは、酸化膜８越しのイオン注入においてもボロ
ンを十分ポリシリコン７中に導入すると同時に、ボロン
イオンがポリシリコン７を突き抜けＮ型エピタキシャル
層３表面の真性ベース領域９に到達することがないよう
にするためである。ボロンがポリシリコン７を突き抜は
エピタキシャル層３の表面の真性ベース領域９に到達す
れば、トランジスタの電流増幅率や動作周波数の低下等
素子特性の劣化につながる。
またイオン注入後に酸化Ｈ８を減圧ＣＶＤ法で成長しな
いのは、減圧ＣＶＤ成長時の熱処理、通常は８００℃程
度であるが、これによりポリシリコン７中のボロン不純
物が固相拡散され、Ｎ型エピタキシャル層３表面の真性
ベース領域９にボロンが導入されないようにするためで
ある。ドーズ量５ Ｘ Ｉ Ｑ”〜２ Ｘ １０”ｃｍ
−２のボロンでシート抵抗６０〜１２０Ω／ロ程度のポ
リシリコンベース引出し電極を形成できる。この条件よ
りもドーズ量が多いと、後述するＰ型外部ベース層１１
が深くなり、ベースコレクタ接合容量の増加に伴いトラ
ンジスタの高周波特性の劣化につながる。またこの条件
よりもドーズ量が少ないとベース抵抗が増大し、さらに
Ｐ型外部ベース層１１と真性ベース層９のオーバーラツ
プが不十分となりやはり特性が低下する。
いのは、減圧ＣＶＤ成長時の熱処理、通常は８００℃程
度であるが、これによりポリシリコン７中のボロン不純
物が固相拡散され、Ｎ型エピタキシャル層３表面の真性
ベース領域９にボロンが導入されないようにするためで
ある。ドーズ量５ Ｘ Ｉ Ｑ”〜２ Ｘ １０”ｃｍ
−２のボロンでシート抵抗６０〜１２０Ω／ロ程度のポ
リシリコンベース引出し電極を形成できる。この条件よ
りもドーズ量が多いと、後述するＰ型外部ベース層１１
が深くなり、ベースコレクタ接合容量の増加に伴いトラ
ンジスタの高周波特性の劣化につながる。またこの条件
よりもドーズ量が少ないとベース抵抗が増大し、さらに
Ｐ型外部ベース層１１と真性ベース層９のオーバーラツ
プが不十分となりやはり特性が低下する。
次に第１図（Ｃ）のように、窒化膜１０をＳ ｉＨ２Ｃ
Ｑ ２ 、 ＮＨ３Ｔ：の減圧ＣＶＤ法により５０〜１
２０ｎｍの厚さで、酸化膜８、ポリシリコン及びエピタ
キシャル層３の全表面に成長した後、熱処理によりＰ＋
ポリシリコン７からボロンをＮ型エピタキシャル層３に
拡散させることによって、Ｐ型外部ベース層１１を形成
する。この際熱処理条件をＮ２雰囲気中の１０００℃程
度で約３０〜６０分にすると、ボロンによる外部ベース
層１１は０．２５〜０．３５μｍ程度の接合深さで１〜
３ Ｘ １０２０ｃ＋ａ ’程度の表面濃度となる。ま
た窒化膜１０はベース引出し電極７や外部ベース層１１
とエミッタ電極間の電気的な絶縁膜となるものである。
Ｑ ２ 、 ＮＨ３Ｔ：の減圧ＣＶＤ法により５０〜１
２０ｎｍの厚さで、酸化膜８、ポリシリコン及びエピタ
キシャル層３の全表面に成長した後、熱処理によりＰ＋
ポリシリコン７からボロンをＮ型エピタキシャル層３に
拡散させることによって、Ｐ型外部ベース層１１を形成
する。この際熱処理条件をＮ２雰囲気中の１０００℃程
度で約３０〜６０分にすると、ボロンによる外部ベース
層１１は０．２５〜０．３５μｍ程度の接合深さで１〜
３ Ｘ １０２０ｃ＋ａ ’程度の表面濃度となる。ま
た窒化膜１０はベース引出し電極７や外部ベース層１１
とエミッタ電極間の電気的な絶縁膜となるものである。
したがって絶縁膜として不十分な信頼性を有する必要が
ある。また、窒化膜１０が厚過ぎると窒化膜１０の応力
に伴うトランジスタの特性劣化が予想される。したがっ
て窒化１１ｉ１０の厚さは５０〜１２０ｎｍ程度が妥当
である。
ある。また、窒化膜１０が厚過ぎると窒化膜１０の応力
に伴うトランジスタの特性劣化が予想される。したがっ
て窒化１１ｉ１０の厚さは５０〜１２０ｎｍ程度が妥当
である。
次に第１図（ｄ）に示されるように、ＳｉＨ４の減圧Ｃ
ＶＤ法により２５０〜３５０ｎｍ程度の厚さで、窒化膜
１０の全表面に成長したポリシリコンを、極めて異方性
の高いエツチングが可能なガス条件であるＳＦ６ とＣ
Ｃｅ、混合ガス中で異方性エツチングすることにより、
ポリシリコンサイドウオール１２を形成する。このポリ
シリコンサイドウオール１２をマスクにしてベース引出
し電極７の側面および真性ベース領域９の周辺部１３以
外の窒化膜１０をＣＦ４ 、ＣＨＢｒ３，０２ガス中で
ＲＦエツチングすることにより、開孔周囲のどの位置に
おいてもベース引出し電極７と等距離になるようにエミ
ッタ引出し部開孔１４を自己整合的に形成する。このよ
うにベース引出し電極７とエミッタ引出し部開孔１４を
自己整合的に形成することは、フォトリソグラフィ技術
の限界を超えた微細なエミッタ引出し部を開孔し、また
フォトリソグラフィでのマスク合わせ余裕等を考慮する
必要なしに、素子の高速動作の妨げとなる寄生領域であ
る外部ベース層１１を極めて微細に形成するためである
。
ＶＤ法により２５０〜３５０ｎｍ程度の厚さで、窒化膜
１０の全表面に成長したポリシリコンを、極めて異方性
の高いエツチングが可能なガス条件であるＳＦ６ とＣ
Ｃｅ、混合ガス中で異方性エツチングすることにより、
ポリシリコンサイドウオール１２を形成する。このポリ
シリコンサイドウオール１２をマスクにしてベース引出
し電極７の側面および真性ベース領域９の周辺部１３以
外の窒化膜１０をＣＦ４ 、ＣＨＢｒ３，０２ガス中で
ＲＦエツチングすることにより、開孔周囲のどの位置に
おいてもベース引出し電極７と等距離になるようにエミ
ッタ引出し部開孔１４を自己整合的に形成する。このよ
うにベース引出し電極７とエミッタ引出し部開孔１４を
自己整合的に形成することは、フォトリソグラフィ技術
の限界を超えた微細なエミッタ引出し部を開孔し、また
フォトリソグラフィでのマスク合わせ余裕等を考慮する
必要なしに、素子の高速動作の妨げとなる寄生領域であ
る外部ベース層１１を極めて微細に形成するためである
。
最後に第１図（ｅ）のように、ＳｉＨ＋の減圧ＣＶＤ法
により２００〜３００ｎｍ成長したポリシリコンを、エ
ミッタポリシリコン電極領域のみを開孔するように露光
現像したレジストパターンをマスクにして選択的にＳＦ
、、Ｃ２Ｃｅ Ｆ５ガスでＲＦエツチングしポリシリコ
ンエミッタ電極１５を形成する。その後、０２プラズマ
アツシングによりレジストを除去する。その後このポリ
シリコンエミッタ電極１５に第２の不純物となるＰ型不
純物のボロンをエミッタポリシリコン電極領域を開孔す
るように露光現像したレジストパターンをマスクにして
選択的にイオン注入し、０２プラズマアツシングにより
レジストを除去後、Ｎ２雰囲気中の熱処理によりエミッ
タ引出し部開孔１４を通してポリシリコンエミッタ電極
１５からボロンを真性ベース領域９に導入し、Ｐ型ヘー
ス層１６を形成する。さらにポリシリコンエミッタ電極
１５に第３の不純物となるＮ型不純物の砒素を４０〜８
０ＫｅＶで５×１０１５〜２×１０１６０１１−２程度
、エミッタポリシリコン電極領域を開孔するように露光
現像したレジストパターンをマスクに選択的にイオン注
入し、０２プラズマアツシングによりレジストを除去後
、Ｎ２雰囲気中熱処理によりエミッタ引出し部開孔１４
を通してポリシリコンエミッタ電極１５から砒素を真性
ベース層１６中に導入し、Ｎ型エミッタ層１７を形成す
る。
により２００〜３００ｎｍ成長したポリシリコンを、エ
ミッタポリシリコン電極領域のみを開孔するように露光
現像したレジストパターンをマスクにして選択的にＳＦ
、、Ｃ２Ｃｅ Ｆ５ガスでＲＦエツチングしポリシリコ
ンエミッタ電極１５を形成する。その後、０２プラズマ
アツシングによりレジストを除去する。その後このポリ
シリコンエミッタ電極１５に第２の不純物となるＰ型不
純物のボロンをエミッタポリシリコン電極領域を開孔す
るように露光現像したレジストパターンをマスクにして
選択的にイオン注入し、０２プラズマアツシングにより
レジストを除去後、Ｎ２雰囲気中の熱処理によりエミッ
タ引出し部開孔１４を通してポリシリコンエミッタ電極
１５からボロンを真性ベース領域９に導入し、Ｐ型ヘー
ス層１６を形成する。さらにポリシリコンエミッタ電極
１５に第３の不純物となるＮ型不純物の砒素を４０〜８
０ＫｅＶで５×１０１５〜２×１０１６０１１−２程度
、エミッタポリシリコン電極領域を開孔するように露光
現像したレジストパターンをマスクに選択的にイオン注
入し、０２プラズマアツシングによりレジストを除去後
、Ｎ２雰囲気中熱処理によりエミッタ引出し部開孔１４
を通してポリシリコンエミッタ電極１５から砒素を真性
ベース層１６中に導入し、Ｎ型エミッタ層１７を形成す
る。
真性ベース層１６を形成する工程でエミッタ電極１５の
ポリシリコンにボロンをイオン注入する際、ボロンイオ
ンがエミッタ電極１５を突き抜けてエピタキシャル層３
に到達すれば、真性ベース層１６の接合が深くなり、ト
ランジスタのベース走行時間が太き（なることからトラ
ンジスタの高周波特性の低下を招くので、ボロンイオン
がエミッタ電極１５のポリシリコンを突き抜けないよう
にポリシリコン膜厚やイオン注入条件を設定する。した
がって、エミッタ電極１５のポリシリコン膜厚は厚すぎ
るとエミッタ抵抗増大に伴うトランジスタの高周波特性
の低下につながるので厚くても３００ｎｍ程度までであ
るが、ポリシリコン膜厚が３００ｎｍでボロンをイオン
注入する場合は、注入エネルギーは３０ＫｅＶ以下にす
る。
ポリシリコンにボロンをイオン注入する際、ボロンイオ
ンがエミッタ電極１５を突き抜けてエピタキシャル層３
に到達すれば、真性ベース層１６の接合が深くなり、ト
ランジスタのベース走行時間が太き（なることからトラ
ンジスタの高周波特性の低下を招くので、ボロンイオン
がエミッタ電極１５のポリシリコンを突き抜けないよう
にポリシリコン膜厚やイオン注入条件を設定する。した
がって、エミッタ電極１５のポリシリコン膜厚は厚すぎ
るとエミッタ抵抗増大に伴うトランジスタの高周波特性
の低下につながるので厚くても３００ｎｍ程度までであ
るが、ポリシリコン膜厚が３００ｎｍでボロンをイオン
注入する場合は、注入エネルギーは３０ＫｅＶ以下にす
る。
２〜４×１０日ｅｌｌ’程度の注入ドーズ量、９００〜
９５０℃、３０〜６０分程度の程度ベース層１６のドラ
イブイン熱処理により表面濃度５Ｘ１０１８〜２×１０
１９ｃＩｌ″′３程度で深さ約０．１〜０．１５μｍの
真性ベース層１６を形成できる。またエミッタ層１７は
熱処理が９００℃、３０分程度であれば、表面濃度３
Ｘ １０２０ ｃＩＩ−３程度で深さ０．０５μｍ以下
とベース層、エミッタ層とも極めて浅い拡散層が形成で
きる。各拡散層の横方向の拡散長は深さ方向の約８０〜
８５％程度であるので、エミッタ引出し部開孔１４の周
囲のどの位置においても一様かつ十分な外部ベース層１
１と真性ベース層１６のオーバーラツプを、ベース引出
し部開孔とエミッタ引出し部開孔１４との間の窒化膜１
３下において得、またＰ型外部ベース層１１とＮ型エミ
ッタ層１７の高不純物濃度同士の拡散層間のオーバーラ
ツプを最小限に抑え、トンネル電流等に伴う信頼性上の
問題等を避けるためには以下のような条件とすることが
望ましい。すなわち、外部ベース層１１の深さは０．２
５〜０．３５ μｍ程度であり、２５０〜３５０ｎｍ厚
のポリシリコンによるサイドウオール１２を形成するこ
とにより、素子分離用のＬＯＣＯ８膜６の内縁部とポリ
シリコンベース電極７側壁の窒化膜１３からなるベース
引出し部開孔とエミッタ引出し部開孔１４の間隔を約０
．２５〜０．３５μｍとすればよい。
９５０℃、３０〜６０分程度の程度ベース層１６のドラ
イブイン熱処理により表面濃度５Ｘ１０１８〜２×１０
１９ｃＩｌ″′３程度で深さ約０．１〜０．１５μｍの
真性ベース層１６を形成できる。またエミッタ層１７は
熱処理が９００℃、３０分程度であれば、表面濃度３
Ｘ １０２０ ｃＩＩ−３程度で深さ０．０５μｍ以下
とベース層、エミッタ層とも極めて浅い拡散層が形成で
きる。各拡散層の横方向の拡散長は深さ方向の約８０〜
８５％程度であるので、エミッタ引出し部開孔１４の周
囲のどの位置においても一様かつ十分な外部ベース層１
１と真性ベース層１６のオーバーラツプを、ベース引出
し部開孔とエミッタ引出し部開孔１４との間の窒化膜１
３下において得、またＰ型外部ベース層１１とＮ型エミ
ッタ層１７の高不純物濃度同士の拡散層間のオーバーラ
ツプを最小限に抑え、トンネル電流等に伴う信頼性上の
問題等を避けるためには以下のような条件とすることが
望ましい。すなわち、外部ベース層１１の深さは０．２
５〜０．３５ μｍ程度であり、２５０〜３５０ｎｍ厚
のポリシリコンによるサイドウオール１２を形成するこ
とにより、素子分離用のＬＯＣＯ８膜６の内縁部とポリ
シリコンベース電極７側壁の窒化膜１３からなるベース
引出し部開孔とエミッタ引出し部開孔１４の間隔を約０
．２５〜０．３５μｍとすればよい。
以上のように、ポリシリコンエミッタ電極１５にＰ型不
純物のボロンをイオン注入し、熱処理によりエミッタ引
出し部開孔１４を通してポリシリコンエミッタ電極１５
からボロンを真性ベース領域９に導入し、Ｐ型真性ベー
ス層１６を形成する方法を用いるのは、不純物の拡散が
シリコン基板中に比較してポリシリコン中で極めて速い
ので、従来のように注入角度を７度程度傾はチャネリン
グを抑えることなしに、０．１０〜０．１５μｍの浅む
°１真性ベース層１６を形成でき、またイオン注入時の
ダメージに伴う真性ベース領域９表面の結晶欠陥を避け
ることもできるからである。特にベース電極にポリシリ
コンを用いる自己整合型のトランジスタでは、ベース引
出し電極７形成時のポリシリコンをエツチングし、真性
ベース領域９を露出させる際に真性ベース領域９表面に
与えるダメージが原因となり、以降の工程でこの真性ベ
ース領域９にイオン注入をする場合トランジスタ特性に
大きな影響を与える欠陥を誘起しやすい。しかし、熱処
理によりエミッタ引出し部開孔１４を通してポリシリコ
ンエミッタ電極１５からボロンを真性ベース領域９に導
入しＰ型真性ベース層１６を形成する方法によると、こ
の問題も避けることができるからである。
純物のボロンをイオン注入し、熱処理によりエミッタ引
出し部開孔１４を通してポリシリコンエミッタ電極１５
からボロンを真性ベース領域９に導入し、Ｐ型真性ベー
ス層１６を形成する方法を用いるのは、不純物の拡散が
シリコン基板中に比較してポリシリコン中で極めて速い
ので、従来のように注入角度を７度程度傾はチャネリン
グを抑えることなしに、０．１０〜０．１５μｍの浅む
°１真性ベース層１６を形成でき、またイオン注入時の
ダメージに伴う真性ベース領域９表面の結晶欠陥を避け
ることもできるからである。特にベース電極にポリシリ
コンを用いる自己整合型のトランジスタでは、ベース引
出し電極７形成時のポリシリコンをエツチングし、真性
ベース領域９を露出させる際に真性ベース領域９表面に
与えるダメージが原因となり、以降の工程でこの真性ベ
ース領域９にイオン注入をする場合トランジスタ特性に
大きな影響を与える欠陥を誘起しやすい。しかし、熱処
理によりエミッタ引出し部開孔１４を通してポリシリコ
ンエミッタ電極１５からボロンを真性ベース領域９に導
入しＰ型真性ベース層１６を形成する方法によると、こ
の問題も避けることができるからである。
また第１図の実施例のようにサイドウオール部がポリシ
リコン１２と窒化膜１３との２重構造になっているのは
、バイポーラトランジスタで最も特性に太き（影響する
エミッタ周辺部のベースエミッタ接合を窒化膜１３が覆
い、その保護膜としての効果が期待でき、信頼性上も良
好なトランジスタを形成することができるためである。
リコン１２と窒化膜１３との２重構造になっているのは
、バイポーラトランジスタで最も特性に太き（影響する
エミッタ周辺部のベースエミッタ接合を窒化膜１３が覆
い、その保護膜としての効果が期待でき、信頼性上も良
好なトランジスタを形成することができるためである。
また、窒化膜厚域に伴う応力低減とポリシリコンそのも
のの応力が小さいことも考慮しており、応力に伴うトラ
ンジスタ特性の低下を防ぐことができる。
のの応力が小さいことも考慮しており、応力に伴うトラ
ンジスタ特性の低下を防ぐことができる。
第２図は、本発明の構造を有するトランジスタのコレク
タエミッタ間逆バイアスパンチスルーリーク電流ａ、エ
ミッタベース間逆バイアストンネル電流ｂ、カットオフ
周波数Ｃおよびベース抵抗ｄをベース引き出し部開孔と
エミッタ引出し部開孔の間隔に対しプロットしており、
各特性を従来構造の場合と比較して示す。開孔間の距離
が小さくなり、Ｐ型外部ベース層１１の横拡散部がＮ型
エミッタ層１７に入り込むと、エミッタベース間のトン
ネル電流が増加し、またエミッタベース間の接合容量の
増加およびエミッタ領域周辺部のペースガンメル数の増
加に伴いカットオフ周波数が低下する。逆に開孔間距離
が大きくなるとエミッタ領域周辺部でのＰ型外部ベース
層１１と真性ベース層１６のオーバーラツプが十分でな
くなり、コレクタエミッタ間パンチスルーリークやベー
ス抵抗の増加を生じる。
タエミッタ間逆バイアスパンチスルーリーク電流ａ、エ
ミッタベース間逆バイアストンネル電流ｂ、カットオフ
周波数Ｃおよびベース抵抗ｄをベース引き出し部開孔と
エミッタ引出し部開孔の間隔に対しプロットしており、
各特性を従来構造の場合と比較して示す。開孔間の距離
が小さくなり、Ｐ型外部ベース層１１の横拡散部がＮ型
エミッタ層１７に入り込むと、エミッタベース間のトン
ネル電流が増加し、またエミッタベース間の接合容量の
増加およびエミッタ領域周辺部のペースガンメル数の増
加に伴いカットオフ周波数が低下する。逆に開孔間距離
が大きくなるとエミッタ領域周辺部でのＰ型外部ベース
層１１と真性ベース層１６のオーバーラツプが十分でな
くなり、コレクタエミッタ間パンチスルーリークやベー
ス抵抗の増加を生じる。
自己整合技術による構造を有するトランジスタにおいて
は、以上のようなトレードオフからエミッタベース開孔
間隔の最適化が重要である。第２図に示されているよう
に、従来の技術では開孔の間隔が大きい場合特にＰ型外
部ベース層１１と真性ベース層１６のオーバーラツプ量
の不均一かつ不十分であることが問題となる。本発明の
半導体装置とその製造方法は従来の技術と比較してエミ
ッタベース開孔間隔を最適化する際有利であり、工程ば
らつきに対しても高いマージンを有する。
は、以上のようなトレードオフからエミッタベース開孔
間隔の最適化が重要である。第２図に示されているよう
に、従来の技術では開孔の間隔が大きい場合特にＰ型外
部ベース層１１と真性ベース層１６のオーバーラツプ量
の不均一かつ不十分であることが問題となる。本発明の
半導体装置とその製造方法は従来の技術と比較してエミ
ッタベース開孔間隔を最適化する際有利であり、工程ば
らつきに対しても高いマージンを有する。
以上ＮＰＮ型のトランジスタの例で説明してきたが、Ｐ
ＮＰ型トランジスタでもまったく同様である。
ＮＰ型トランジスタでもまったく同様である。
発明の詳細
な説明したように本発明の半導体装置とその製造方法に
よれば、外部ベース層と真性へ−ス層のオーバーラツプ
量が十分で、極めて浅い真性ベース層を有する自己整合
バイポーラトランジスタを形成できる。したがってコレ
クタエミッタ間リーク電流やベース抵抗を増加させるこ
となしに、トランジスタのカットオフ周波数および集積
回路の高周波特性を大幅に改善できる。
よれば、外部ベース層と真性へ−ス層のオーバーラツプ
量が十分で、極めて浅い真性ベース層を有する自己整合
バイポーラトランジスタを形成できる。したがってコレ
クタエミッタ間リーク電流やベース抵抗を増加させるこ
となしに、トランジスタのカットオフ周波数および集積
回路の高周波特性を大幅に改善できる。
第１図（ａ）〜（ｅ）は本発明の一実施例における半導
体装置の製造の工程順断面図、第２図（ａ）〜（ｄ）は
本発明と従来例の特性を比較して示す図、第３図（ａ）
〜（ｄ）は従来の半導体装置の製造工程順断面図である
。 １・・・・・・シリコン基板、２・・・・・・Ｎ−型埋
め込みコレクタ層、３・・・・・・エピタキシャル層、
４・・・・・・窒化膜、５・・・・・・シリコン溝、６
・・・・・・ＬＯＣＯ５膜、７・・・・・・ポリシリコ
ン、８・・・・・・酸化膜、９・・・・・・真性ベース
領域、１０・・・・・・窒化膜、１１・・・・・・Ｐ型
外部ベース層、１２・・・・・・ポリシリコンサイドウ
オール、１３・・・・・・周辺部の窒化膜、１４・・・
・・・エミッタ引出し部開孔、１５・・・・・・ポリシ
リコンエミッタ電極、１６・・・・・・Ｐ型真性ベース
層、１７・・・・・・エミッタ層。
体装置の製造の工程順断面図、第２図（ａ）〜（ｄ）は
本発明と従来例の特性を比較して示す図、第３図（ａ）
〜（ｄ）は従来の半導体装置の製造工程順断面図である
。 １・・・・・・シリコン基板、２・・・・・・Ｎ−型埋
め込みコレクタ層、３・・・・・・エピタキシャル層、
４・・・・・・窒化膜、５・・・・・・シリコン溝、６
・・・・・・ＬＯＣＯ５膜、７・・・・・・ポリシリコ
ン、８・・・・・・酸化膜、９・・・・・・真性ベース
領域、１０・・・・・・窒化膜、１１・・・・・・Ｐ型
外部ベース層、１２・・・・・・ポリシリコンサイドウ
オール、１３・・・・・・周辺部の窒化膜、１４・・・
・・・エミッタ引出し部開孔、１５・・・・・・ポリシ
リコンエミッタ電極、１６・・・・・・Ｐ型真性ベース
層、１７・・・・・・エミッタ層。
Claims (10)
- （１）半導体基板の表面に形成された真性ベース領域と
、上記真性ベース領域の周辺に形成された外部ベース領
域と、上記外部ベース領域を取り囲むように上記半導体
基板内に形成された第１の絶縁膜と、上記外部ベース領
域上から上記第１の絶縁膜上に形成されたベース引出し
電極を構成する第１の半導体膜と、上記第１の半導体膜
の下方で上記外部ベース領域内に形成された外部ベース
層と、上記真性ベース領域上に設けられた第２の絶縁膜
と、上記第２の絶縁膜に形成されたエミッタ引出し部開
孔と、上記エミッタ引出し部開孔内に形成されたエミッ
タ引出し電極を構成する第２の半導体膜と、上記第２の
半導体膜の下方における上記真性ベース領域内に形成さ
れた真性ベース層と、上記真性ベース層内に形成された
エミッタ層と、上記エミッタ引出し部開孔が、上記エミ
ッタ引出し部開孔の周辺の全ての位置において上記第１
の半導体膜から実質的に等しい距離に形成され、上記外
部ベース層の内縁部と上記真性ベース層の外縁部とが、
上記エミッタ引出し部開孔の周辺の全ての位置において
実質的に同じ不純物濃度でオーバーラップしていること
を特徴とする半導体装置。 - （２）半導体基板上に第１の絶縁膜を形成する工程と、
真性ベース領域及び真性ベースを取り囲む外部ベース領
域の前記第１の絶縁膜を除去する工程と、前記真性ベー
ス領域上および前記外部ベース領域上および前記第１の
絶縁膜上に第１の半導体膜を形成する工程と、前記第１
の半導体膜の表面に第２の絶縁膜を形成する工程と、前
記第２の絶縁膜と前記第１の半導体膜を選択的にエッチ
ング除去し、前記真性ベース領域を露出するとともに、
前記第１の半導体膜によりベース引出し電極を形成する
工程と、前記引出し電極の側壁及び前記真性ベース領域
上に第３の絶縁膜を形成する工程と、前記第１の絶縁膜
の内縁部および前記ベース引出し電極の側壁の前記第３
の絶縁膜からなるベース引出し部開孔を通じて、前記ベ
ース引出し電極から前記外部ベース領域に第１の不純物
を導入し、外部ベース層を形成する工程と、前記第３の
絶縁膜を異方性エッチングで除去してエミッタ引出し部
開孔を形成する工程と、前記エミッタ引出し部開孔に第
２の半導体膜を成長してエミッタ引出し電極を形成する
工程と、前記エミッタ引出し電極から前記真性ベース領
域に第２及び第３の不純物を導入し、真性ベース層およ
びエミッタ層をそれぞれ形成する工程を備え、前記エミ
ッタ引出し部開孔は、その周辺の全ての位置において前
記ベース引出し部開孔の内縁部から実質的に等しい距離
に形成されていることを特徴とする半導体装置の製造方
法。 - （３）特許請求の範囲第２項に記載した半導体基板を、
砒素濃度５×１０＾１＾５〜３×１０＾１＾６ｃｍ＾−
＾３のエピタキシャル層で構成したことを特徴とする半
導体装置の製造方法。 - （４）特許請求の範囲第２項に記載した半導体基板をＰ
型シリコン基板にアンチモンを１〜４×１０＾１＾５ｃ
ｍ＾−＾２のドーズ量でイオン注入したＮ型埋め込みコ
レクタ層と、上記Ｐ型シリコン基板上に砒素濃度５×１
０＾１＾５〜３×１０＾１＾６ｃｍ＾−＾３のエピタキ
シャル層とで構成したことを特徴とする半導体装置の製
造方法。 - （５）特許請求の範囲第２項に記載した半導体基板の所
定の位置に溝を形成し、その後上記溝内に上記第１の絶
縁膜を形成することを特徴とする半導体装置の製造方法
。 - （６）特許請求の範囲第２項に記載した第１の絶縁膜を
、５〜１０気圧の高圧パイロ酸化法で形成することを特
徴とする半導体装置の製造方法。 - （７）特許請求の範囲第２項に記載した第１の半導体膜
を３００〜５００ｎｍの厚さで形成し、上記第１の半導
体膜の表面に上記第２の絶縁膜を１５０〜３００ｎｍの
厚さで形成し、その後、上記第２の絶縁膜を通して上記
第１の半導体膜に不純物を注入することを特徴とする半
導体装置の製造方法。 - （８）特許請求の範囲第２項に記載した第３の絶縁膜の
厚さを、５０〜１２０ｎｍとしたことを特徴とする半導
体装置の製造方法。 - （９）特許請求の範囲第２項に記載した第２の半導体膜
の厚さを３００ｎｍ以下とし、ＫｅＶの注入エネルギー
で、上記第２の不純物を上記第２の半導体膜に導入し、
上記真性ベース層を形成することを特徴とする半導体装
置の製造方法。 - （１０）特許請求の範囲第２項に記載したベース引出し
電極の側壁に形成された上記第３の絶縁膜の表面に第３
の半導体膜を形成することを特徴とする半導体装置の製
造方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10495889 | 1989-04-25 | ||
| JP1-104958 | 1989-04-25 | ||
| JP2-53439 | 1990-03-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH03278436A true JPH03278436A (ja) | 1991-12-10 |
| JP2543224B2 JP2543224B2 (ja) | 1996-10-16 |
Family
ID=14394608
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2108451A Expired - Fee Related JP2543224B2 (ja) | 1989-04-25 | 1990-04-24 | 半導体装置とその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5098638A (ja) |
| EP (1) | EP0395358B1 (ja) |
| JP (1) | JP2543224B2 (ja) |
| DE (1) | DE69033711T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0534632A2 (en) * | 1991-09-24 | 1993-03-31 | Matsushita Electronics Corporation, Ltd. | Semiconductor integrated circuit device and method of fabricating the same |
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| US5716494A (en) * | 1992-06-22 | 1998-02-10 | Matsushita Electric Industrial Co., Ltd. | Dry etching method, chemical vapor deposition method, and apparatus for processing semiconductor substrate |
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| US6001676A (en) * | 1995-05-29 | 1999-12-14 | Matsushita Electronics Corporation | Semiconductor integrated circuit apparatus and associated fabrication |
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| US6096657A (en) * | 1998-03-31 | 2000-08-01 | Imec Vzw | Method for forming a spacer |
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| JP4468609B2 (ja) * | 2001-05-21 | 2010-05-26 | 株式会社ルネサステクノロジ | 半導体装置 |
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