JPH0582533A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 エミッタ注入効率を向上させ、電流増幅率
（ｈ_FE）の大きい半導体装置を得る。 【構成】 エミッタ層４４の表面に膜厚０．５〜２〔ｎ
ｍ〕の酸化膜４０を形成し、この酸化膜４０上に膜厚
０．５〜２〔ｎｍ〕の窒化膜４１を形成し、窒化膜４１
上にポリシリコンエミッタ電極４２を形成した。酸化膜
４０および窒化膜４１の総膜厚は１〜３〔ｎｍ〕の範囲
である。酸化膜４０は窒化膜４１よりも半導体基板３０
０に対する界面準位密度が小さく、かつ窒化膜４１は酸
化膜４０よりも耐熱性に優れたものである。 【効果】 酸化膜４０により、エミッタ層４４およびポ
リシリコンエミッタ電極４２の界面におけるキャリアの
再結合を低減でき、窒化膜４１によりエミッタ層４４の
形成時の熱処理による酸化膜４０の破壊を防止すること
ができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、微細かつ浅い接合を
有する超高速バイポーラトランジスタおよびその製造方
法に係わり、特にエミッタ注入効率を改善した半導体装
置およびその製造方法に関するものである。

【０００２】

【従来の技術】バイポーラトランジスタでは、エミッタ
注入効率を大にすることが素子特性の改善につながる。
例えばｎｐｎ型トランジスタでは、エミッタからベース
方向の電子電流と、ベースからエミッタ方向の正孔電流
との差がキャリア注入速度となるので、電子電流を大に
し、正孔電流を小にすることがエミッタ注入効率を向上
させることになる。

【０００３】公知の技術に、単結晶シリコン基板に形成
した一導電型のベースに接して反対導電型のポリシリコ
ン膜からなるエミッタ電極を設け、熱処理によりエミッ
タ電極の含有した反対導電型の不純物をベース中に導入
し、浅いエミッタ・ベース接合を形成する方法がある。
このような技術を用いて形成したバイポーラトランジス
タでは、エミッタ電極となるポリシリコンと単結晶シリ
コン基板との界面に約１〔ｎｍ〕程度の極薄絶縁膜（自
然酸化膜や洗浄による化学酸化膜）が形成され、これが
エミッタ注入効率の改善に効果があることはよく知られ
ている。このメカニズムについては、トランジスタの動
作において注入されるキャリアは、この程度の厚さの絶
縁膜はトンネルするが、電子のトンネル確率の方が正孔
のトンネル確率よりも大きいため、エミッタ注入効率が
増すと説明されている。

【０００４】しかし、上記約１〔ｎｍ〕の極薄絶縁膜を
自然酸化や化学酸化で再現性良く形成することは非常に
困難である。この問題を解決する手段として、正孔電流
に対するバリアとなる極薄絶縁膜（以下「正孔電流バリ
ア絶縁膜」という。）を意図的にエミッタ電極となるポ
リシリコン膜と単結晶シリコン基板との間に形成する方
法がある。絶縁膜として、例えば特開平１−２２８１７
１合公報に示されるような光ＣＶＤによるシリコン窒化
膜や１９９０年のＢＣＴＭ (Bipolar Circuits and Tec
hnology Meeting)で発表されたＥＣＲプラズマＣＶＤ法
によるシリコン酸化膜がある。

【０００５】上記従来技術による正孔電流バリア絶縁膜
を有するバイポーラトランジスタの一例について、図３
および図４を参照しながら説明する。図３は従来の半導
体装置を構成を示す断面図である。図３に示すように、
ｎ型のコレクタはｎ型のシリコン基板１０１からなり、
ｐ型のベースは真性ベース層１０２およびこの真性ベー
ス層１０２の周囲の外部ベース層１０３からなり、高速
化や電流増幅率に関与する真性ベース層１０２は浅く形
成されている。また、これらを取り囲み素子分離ＬＯＣ
ＯＳ膜１０４が形成されている。また、素子分離ＬＯＣ
ＯＳ膜１０４上にポリシリコンベース引き出し電極１０
５が設けられ、このポリシリコンベース引き出し電極１
０５の側壁に形成された酸化膜１０６ｂおよびこの酸化
膜１０６ｂの側壁に形成されたポリシリコン膜１０７の
サイドウォールにより、エミッタ引き出し開口部１００
は、その開口周囲部からポリシリコンベース引き出し電
極１０５までの距離が等しくなるように自己整合的に形
成されている。また、ポリシリコンエミッタ電極１０８
は、酸化膜１１０および酸化膜１０６によりポリシリコ
ンベース引き出し電極１０５と電気的に分離されてい
る。また、ｎ型のエミッタ層１１１は、エミッタ引き出
し部開口を通してポリシリコンエミッタ電極１０８から
ｎ型不純物を真性ベース層１０２に導入して形成された
ものであり、このエミッタ層とポリシリコンエミッタ電
極との間には正孔電流バリア絶縁膜となる窒化シリコン
膜１０９が形成されている。

【０００６】次に、このような従来のｎｐｎ型トランジ
スタの製造方法を説明する。図４は従来の半導体装置の
製造方法を示す工程順断面図である。図４（ａ）に示す
ように、ｎ型のシリコン基板１０１の表面の所定領域に
素子分離ＬＯＣＯＳ膜１３を形成した後、シリコン基板
１０１上の全面に高濃度のボロンをドープしたポリシリ
コン膜およびこのポリシリコン膜上にＣＶＤ酸化膜が形
成される。その後、フォトリソグラフィによるレジスト
（図示せず）をマスクとして、ポリシリコン膜およびＣ
ＶＤ酸化膜を選択的にエッチング除去することにより、
真性ベース形成領域を露出させるとともにポリシリコン
ベース引き出し電極１０５および酸化膜１１０が形成さ
れる。そして、熱処理によりポリシリコンベース引き出
し電極１０５中のボロンをシリコン基板１０１中に拡散
することにより、外部ベース層１６が形成される。この
際、ポリシリコンベース引き出し電極１０５の側壁およ
び真性ベース形成領域となるシリコン基板１０１の表面
に酸化膜１０６ａが形成される。

【０００７】次に、図４（ｂ）のように、真性ベース形
成領域となるシリコン基板１０１の表面に酸化膜１０６
ａを通してボロンをイオン注入し、拡散させて真性ベー
ス層１０２が形成される。その後、全面にポリシリコン
膜を成長させ、このポリシリコン膜の異方性エッチング
により、酸化膜１０６ａの側壁にポリシリコンサイドウ
ォール１０７を形成する。そして、このポリシリコンサ
イドウォール１０７をマスクとしてシリコン基板１０１
上の酸化膜１０６を除去してエミッタ引き出し開口部１
００を形成する。

【０００８】次に、図４（ｃ）に示すように、エミッタ
引き出し部開口１００に光ＣＶＤ法により選択的に正孔
電流バリア絶縁膜となるシリコン窒化膜１０９を２〔ｎ
ｍ〕程度堆積する。最後に、図４（ｄ）に示すように、
全面にポリシリコン膜を成長させた後、このポリシリコ
ン膜をフォトリソグラフィによるレジスト（図示せず）
をマスクとして選択的にエッチング除去し、エミッタ引
き出し開口部２０上にポリシリコンエミッタ電極２２を
形成する。その後、ポリシリコンエミッタ電極１００に
ｎ型の不純物であるヒ素をイオン注入により導入し、熱
処理により、このヒ素をシリコン窒化膜２１を通して真
性ベース層１０２に拡散させることにより、ｎ型のエミ
ッタ層１１１が形成される。

【０００９】このようにして、ポリシリコンエミッタ電
極と単結晶シリコン基板との間に、正孔電流バリア絶縁
膜となるシリコン窒化膜１１１を意図的に形成すること
により、自然酸化膜または化学酸化膜よりも再現性を向
上させていた。

【００１０】

【発明が解決しようとする課題】しかしながら、シリコ
ン窒化膜１０９およびシリコン基板１０１間の界面準位
密度は、シリコン基板１０１および自然酸化膜または化
学酸化膜間の界面準位密度に比較して非常に大きい。し
たがって、上述の従来技術のように、正孔電流バリア絶
縁膜としてシリコン基板１０１上にシリコン窒化膜１０
９を形成した場合、トランジスタの動作時にシリコン基
板１０１およびシリコン窒化膜間の界面準位がキャリア
再結合の中心となり、かえってベース電流（正孔電流）
が増加し、トランジスタの電流増幅率（ｈ_FE）が低下す
るという問題があった。

【００１１】また、一方、シリコン窒化膜１０９の代わ
りにシリコン酸化膜をシリコン基板１０１上に形成した
場合には、シリンコ酸化膜はシリコン窒化膜１０９に比
べ緻密性に劣るため、エミッタ層の形成時の熱処理によ
り容易に膜破壊が生じるという問題があった。この発明
の目的は上記課題を解決するものであり、エミッタ注入
効率を向上させて電流増幅率を大きくした半導体装置お
よびその製造方法を提供することである。

【００１２】

【課題を解決するための手段】請求項１記載の半導体装
置は、第２の半導体領域と多結晶半導体膜との間に第２
の半導体領域に接して第１の絶縁膜を設けるとともに多
結晶半導体膜に接して第２の絶縁膜を設け、第１の絶縁
膜として第２の絶縁膜よりも半導体基板に対し界面準位
密度の小さい絶縁膜を用い、かつ第２の絶縁膜として第
１の絶縁膜よりも耐熱性に優れた絶縁膜を用いたもので
ある。

【００１３】請求項２記載の半導体装置は、請求項１記
載の半導体装置において、第１の絶縁膜として酸化膜を
用いその膜厚を０．５〜２．０〔ｎｍ〕とし、第２の絶
縁膜として窒化膜を用いその膜厚を０．５〜２．０〔ｎ
ｍ〕とし、かつ酸化膜および窒化膜の総膜厚を１．０〜
３．０〔ｎｍ〕とすることを特徴とする。請求項３記載
の半導体装置の製造方法は次のようにする。

【００１４】コレクタとなる第１導電型の単結晶性の半
導体基板の表面にベースとなる第２導電型の第１の半導
体領域を形成する。この第１の半導体領域上に選択的に
第１の絶縁膜を形成し、続いてこの第１の絶縁膜上に選
択的に第２の絶縁膜を形成する。この第２の絶縁膜上に
第１導電型の不純物を含有した多結晶半導体膜を形成す
る。熱処理により多結晶半導体膜中の不純物を第２の絶
縁膜および第１の絶縁膜を通して第１の半導体領域中に
拡散してエミッタとなる第１導電型の第２の半導体領域
を形成する。そして、第１の絶縁膜として第２の絶縁膜
よりも単結晶半導体基板に対し界面準位密度の小さい絶
縁膜を形成し、かつ第２の絶縁膜として第１の絶縁膜よ
りも耐熱性に優れた絶縁膜を形成する。

【００１５】

【作用】この発明の構成によれば、半導体基板の表面に
形成した第２の半導体領域に接して第１の絶縁膜を設け
るとともに多結晶半導体膜に接して第２の絶縁膜を設け
る。半導体基板に対し第１の絶縁膜は第２の絶縁膜より
も界面準位密度が小さく、かつ第２の絶縁膜は第１の絶
縁膜よりも耐熱性に優れたものである。したがって、第
１の絶縁膜により、界面準位密度の増加を抑えることに
よって第２の半導体領域および多結晶半導体膜の界面に
おけるキャリアの再結合を低減でき、また、第２の絶縁
膜により、第２の半導体領域を形成する際に必要な熱処
理による第１の絶縁膜の破壊を防止することができる。
また、第１および第２の絶縁膜を連続して形成すること
により、第１および第２の絶縁膜の界面における界面準
位も最小限に抑制することができる。

【００１６】

【実施例】図１はこの発明の一実施例の半導体装置の構
成を示す断面図である。なお、この図１はｎｐｎ型トラ
ンジスタを示す。図１に示すように、半導体基板３００
は、ｐ型のシリコン基板３１（比抵抗１０〔Ω・ｃｍ〕
程度）上に形成したコレクタとなるｎ型のエピタキシャ
ル層３２（厚さ１〔μｍ〕、比抵抗０．５〔Ω・ｃｍ〕
程度）およびこのエピタキシャル層３２中に形成したｎ
型の埋め込みコレクタ層３３（接合深さ１〜２〔μｍ〕
でシート抵抗５０〜１００〔Ω／□〕）からなる。ま
た、エピタキシャル層３２の表面の真性ベース形成領域
およびこの真性ベース形成領域の周囲の外部ベース形成
領域を取り囲んで、厚み１〜１．５〔μｍ〕の素子分離
ＬＯＣＯＳ膜３４が形成されている。

【００１７】また、素子分離ＬＯＣＯＳ膜３４上には、
ｐ型のポリシリコンベース引き出し電極３５（膜厚４０
０〔ｎｍ〕でシート抵抗１００〔Ω／□〕程度）を形成
し、このポリシリコンベース引き出し電極３５上には酸
化膜４３を形成した。また、ポリシリコンベース引き出
し電極３５および酸化膜４３の側壁にはサイドウォール
酸化膜３６を形成し、このサイドウォール酸化膜３６の
側壁にはサイドウォールポリシリコン膜３７を形成し
た。このサイドウォール酸化膜３６およびサイドウォー
ルポリシリコン膜３７により、エミッタ引き出し開口部
は、その開口部周囲からポリシリコンベース引き出し電
極３５までの距離を等しい間隔（３００〔ｎｍ〕程度）
となるように自己整合的に形成したものである。

【００１８】また、ｐ型の外部ベース層３８は、ポリシ
リコンベース引き出し電極３５直下に形成したものであ
り、接合深さ０．２〔μｍ〕程度で表面濃度１×１０²⁰
〔ｃｍ^-3〕以上の高濃度のものである。また、第１の半
導体領域となるｐ型の真性ベース層３９は、半導体基板
３００の表面、すなわちエミッタ引き出し開口部内のエ
ピタキシャル層３２の表面に、ｐ型不純物をイオン注入
することにより形成したものであり、深さ０．１〜０．
２〔μｍ〕程度で表面濃度３×１０¹⁹〔ｃｍ^-3〕程度の
ものである。

【００１９】また、第１の絶縁膜となる酸化膜４０は、
エミッタ引き出し部開口内のｎ型エピタキシャル層３２
上にＥＣＲ（Electron Cyclotron Resonance）プラズマ
ＣＶＤ法にて形成した膜厚０．５〜２〔ｎｍ〕のもので
あり、また、この酸化膜４０上に形成した第２の絶縁膜
となる窒化膜４１は、ＥＣＲプラズマＣＶＤ法にて形成
した膜厚０．５〜２〔ｎｍ〕程度のものである。そし
て、酸化膜４０および窒化膜４１の総膜厚は１．０〜
３．０〔ｎｍ〕の範囲である。この酸化膜４０は、窒化
膜４１より半導体基板３００に対し界面準位密度が小さ
く、かつ窒化膜４０は酸化膜４１より耐熱性に優れてい
る。

【００２０】また、窒化膜４１上には多結晶半導体膜と
なる膜厚３００〔ｎｍ〕程度のｎ型のポリシリコン膜で
形成したポリシリコンエミッタ電極４２が設けられてお
り、このポリシリコンエミッタ電極４２は、酸化膜サイ
ドウォール３６および膜厚２００〔ｎｍ〕の酸化膜４３
により、ポリシリコンベース引き出し電極３５と電気的
に分離してある。

【００２１】また、第２の半導体領域となるｎ型のエミ
ッタ層４４は、真性ベース層３９中に形成した深さ０．
０５〜０．１〔μｍ〕で表面濃度３×１０²⁰〔ｃｍ^-3〕
程度のものであり、ポリシリコンエミッタ電極４２から
窒化膜４０および酸化膜４１を通した不純物導入により
形成したものである。次に、図２を参照しながら、この
発明の一実施例の半導体装置の製造方法を説明する。な
お、この図２はｎｐｎ型トランジスタを示す。

【００２２】先ず、図２（ａ）に示すように、ｐ型のシ
リコン基板３１（比抵抗１０〔Ω・ｃｍ〕程度で面方位
（１１１）または（１００））の表面に、フォトリソグ
ラフィにより所定領域に窓を開けたレジスト（図示せ
ず）をマスクにして、ドース量１〜２×１０¹⁵〔ｃ
ｍ^-3〕の砒素またはアンチモンを加速エネルギー４０〜
６０〔ＫｅＶ〕でイオン注入する。その後、酸素ガス中
でのプラズマアッシングによりレジストを除去した後、
温度１２０〔℃〕で３０分程度の熱処理で、接合深さ１
〜２〔μｍ〕でシート抵抗５０〜１００〔Ω／□〕程度
のｎ型の埋め込みコレクタ層３３を形成する。そして、
さらに、温度１０５０〔℃〕および８０〔Ｔｏｒｒ〕程
度の条件でジクロールシランとアルシンのガスを用い
て、比抵抗０．５〔Ω・ｃｍ〕程度で膜厚１〔μｍ〕程
度のｎ型のエピタキシャル層３２を形成する。このよう
にエピタキシャル層３２の膜厚を１〔μｍ〕程度と薄く
することにより、１０〔Ｖ〕程度と十分な素子耐圧を維
持しながら、キャリアのコレクタ走行時間を短くでき、
トランジスタの高速動作を可能にすることができる。

【００２３】そして、エピタキシャル層３２上の全面に
膜厚１２０〔ｎｍ〕程度の窒化シリコン膜（図示せず）
を形成した後、フォトレジストによるレジストパターン
（図示せず）をマスクにしてフロン系および臭素系の混
合ガス中でのＲＦドライエッチングにより素子分離ＬＯ
ＣＯＳ膜形成領域の上記窒化シリコン膜を除去し、続い
て上記レジストパターンをマスクにしたＳＦ₆ ガスでの
ＲＦドライエッチングにより素子分離ＬＯＣＯＳ膜形成
領域のエピタキシャル層３２にこのエピタキシャル層３
２の膜厚の半分程度より若干大きい深さ０．６〔μｍ〕
程度の溝３４ａを形成する。その後、酸素プラズマアッ
シングにより上記レジストパターンを除去した後、８気
圧程度の高圧でのパイロ酸化により上記窒化シリコン膜
をマスクにして上記溝３４ａに選択的に厚さ１．２〔μ
ｍ〕程度の素子分離ＬＯＣＯＳ膜３４を形成する。

【００２４】そして、リン酸液により上記窒化シリコン
膜を除去した後、エピタキシャル層３２上に、ポリシリ
コンベース引き出し電極となる膜厚４００〔ｎｍ〕程度
のポリシリコン膜をシランガスを用いた減圧ＣＶＤ法に
より形成し、続いて、この前記ポリシリコン膜上に膜厚
２００〔ｎｍ〕程度の酸化膜をジクロールシランおよび
Ｎ₂ Ｏの減圧ＣＶＤ法により形成する。その後、後に形
成する外部ベース層の不純物拡散源となるドーズ量１×
１０¹⁶〔ｃｍ^-2〕のボロンを加速エネルギー６０〔Ｋｅ
Ｖ〕程度で前記酸化膜越しに前記ポリシリコン膜にイオ
ン注入する。この場合の注入条件は、前記酸化膜越しに
でも前記ポリシリコン膜に十分なボロンをイオン注入で
き、またイオン注入時に前記ポリシリコン膜を突き抜け
てエピタキシャル層４７に達することのないように設定
している。

【００２５】その後、前記ポリシリコン膜上に１〜１．
５〔μｍ〕幅の開口を有するレジストパターンをマスク
にして、ＣＨＦ₃ ，アンモニアおよび酸素の混合ガス中
でのＲＦドライエッチングで前記酸化膜をエッチング除
去し、続いてＨＣｌおよびＨＢｒガスでの異方性ドライ
エッチングにより前記ポリシリコン膜をエッチング除去
することにより、開口５１，酸化膜４３およびポリシリ
コンベース引き出し電極３５を形成する。

【００２６】そして、前記レジストパターンを酸素プラ
ズマアッシングで除去した後、温度１０００℃で３０分
程度の熱処理を行うことにより、ポリシリコンベース引
き出し電極３５中のボロンをエピタキシャル層３２中に
導入し、素子分離ＬＯＣＯＳ膜３５の直下に外部ベース
層３８を形成する。また、この熱処理により、ポリシリ
コンベース引き出し電極３５の側壁および開口５１に露
出したエピタキシャル層３６の表面には膜厚５０〔ｎ
ｍ〕程度の酸化膜３６ａが形成される。

【００２７】なお、この実施例におけるポリシリコン膜
へのボロンのイオン注入の条件（ドーズ量１×１０
¹⁶〔ｃｍ^-2〕で加速エネルギー６０〔ＫｅＶ〕程度）で
は、接合深さ０．２〔μｍ〕程度で表面濃度１×１０²⁰
〔ｃｍ^-3〕以上の高濃度のｐ型の外部ベース層３８を形
成することができる。次に、図２（ｂ）に示すように、
ポリシリコンベース引き出し電極３５および酸化膜４３
をマスクにして、酸化膜３６ａを通して、開口５１内の
エピタキシャル層３２中にｐ型不純物として、例えばボ
ロンをイオン注入する。このイオン注入の条件として
は、例えばイオン加速エネルギー５０〔ＫｅＶ〕でドー
ズ量１×１０¹⁴〔ｃｍ^-2〕である。この後、温度９５０
〔℃〕で３０分程度の熱処理を行い、接合深さ０．１〜
０．２〔μｍ〕および、表面濃度３×１０¹⁹〔ｃｍ^-3〕
程度の第１の半導体領域となるｐ型の真性ベース層３９
を形成する。

【００２８】そして、シランガスでの減圧ＣＶＤ法によ
り膜厚２５０〔ｎｍ〕程度のポリシリコン膜を全面に成
長させ、これをＨＣｌおよびＨＢｒのガス条件で異方性
エッチングしてサイドウォールポリシリコン膜３７を形
成する。その後、ＮＨ₄ ＦおよびＨＦの液中で所定の時
間のウェットエッチングを行うことにより、自己整合的
にエミッタ引き出し開口部５６を形成する。この際、エ
ミッタ引き出し開口部５６の周囲のどの位置において
も、ポリシリコンベース引き出し電極３５との間隔が３
００〔ｎｍ〕程度の等距離となる。

【００２９】次に、図２（ｃ）に示すように、エミッタ
引き出し開口部５６内に露出したエピタキシャル層３２
の表面すなわち真性ベース領域３９上の自然酸化膜（図
示せず）をＮＨ₄ ＦおよびＨＦの液中でウェットエッチ
ング除去した後、ＲＣＡ洗浄により表面に膜厚１〔ｎ
ｍ〕程度のクリーンな極薄酸化膜（ＳｉＯ₂ 、図示せ
ず）を形成し、この極薄酸化膜上に膜厚１〔ｎｍ〕程度
のアモルファスシリコン膜を室温で形成し、その後、温
度８００〔℃〕程度に加熱により、アモルファスシリコ
ン膜および極薄酸化膜（ＳｉＯ₂ ）とを反応させて酸化
膜（ＳｉＯ）を蒸発させて、エピタキシャル層３２の表
面すわなち真性ベース領域３９の表面をクリーン化す
る。その後、チャンバー内の真空度約１×１０^-4〔Ｔｏ
ｒｒ〕とした室温で、まずＥＣＲ酸素プラズマをエミッ
タ引き出し開口部５６内のエピタキシャル層３２の表面
すなわち真性ベース領域３９の表面に照射することによ
り、第１の絶縁膜となる酸化膜４０を形成し、続いてＥ
ＣＲ窒素プラズマを酸化膜４０の表面に照射することに
より、第２の絶縁膜となる窒化膜４１を形成する。この
酸化膜４０は窒化膜４１よりも半導体基板３００に対し
て界面準位密度が小さく、かつ窒化膜４１は酸化膜４０
よりも耐熱性に優れたものである。

【００３０】また、このようなエピタキシャル層３２の
表面すなわち半導体基板３００の表面のクリーン化と、
酸化膜４０および窒化膜４１の形成とは、同一チャンバ
ー内で行う。これにより、汚染によって半導体基板３０
０および酸化膜４０の界面に界面準位が生じるのを防止
できるとともに、酸化膜４０および窒化膜４１の界面に
界面準位が生じるのを防止することができる。

【００３１】また、酸化膜４０および窒化膜４１の膜厚
は、後述するエミッタ層形成工程に必要な高温熱処理で
壊れない厚さと、ポリシリコンエミッタ電極および半導
体基板３００間のコンタクト抵抗を大幅に増加させない
厚さの双方を満足することが必要であり、この発明者が
得た知見によると、これに該当する膜厚範囲は、酸化膜
４０を０．５〜２〔ｎｍ〕とし、窒化膜４１を０．５〜
２〔ｎｍ〕とし、この酸化膜４０および窒化膜４１の総
膜厚を１〜３〔ｎｍ〕とすることが好ましい。

【００３２】最後に、図２（ｄ）に示すように、全面に
シランガスの減圧ＣＶＤ法により膜厚３００〔ｎｍ〕程
度のポリシリコン膜を形成した後、エミッタ電極形成領
域以外を開口するように露光現像したレジストパターン
（図示せず）をマスクに用いて、ＨＣｌおよびＨＢｒガ
スで選択的にポリシリコン膜をＲＦエッチングすること
により、ポリシリコンエミッタ電極４２を形成する。そ
して、酸素プラズマアッシングによりレジストパターン
を除去した後、エミッタ電極形成領域を開口するように
露光現像したレジストパターン（図示せず）をマスクに
用いて、選択的にｎ型不純物であるドーズ量１×１０¹⁶
〔ｃｍ^-2〕程度のヒ素を加速エネルギー６０〔ＫｅＶ〕
でポリシリコンエミッタ電極４２にイオン注入する。そ
して、アッシングによりレジストパターンを除去した
後、温度９００〔℃〕で３０分程度の熱処理によりポリ
シリコンエミッタ電極４２中のヒ素を窒化膜４１および
酸化膜４０を通して真性ベース層３９中に拡散させて、
ｎ型のエミッタ層４４を形成する。なお、この実施例の
条件では、エミッタ層４４は深さ０．０５〜０．１〔μ
ｍ〕で表面濃度３×１０²⁰〔ｃｍ^-3〕程度となる。

【００３３】このように製造した実施例のバイポーラト
ランジスタと従来のバイポーラトランジスタとの電流増
幅率ｈ_FEおよびコレクタ電流の関係を図５に示す。な
お、図５において、６１は実施例のバイポーラトランジ
スタ、６２は従来のバイポーラトランジスタを示す。図
５から明らかなように、実施例のバイポーラトランジス
タ６１は、従来のバイポーラトランジスタ６２と比べ、
電流増幅率（ｈ_FE）が数倍程度に増大し、また、コレク
タ電流に対する電流増幅率（ｈ_FE）のリニアリティも大
幅に改善していることがわかる。

【００３４】このようにポリシリコンエミッタ電極４２
と単結晶性の半導体基板３００との間に酸化膜４０およ
び窒化膜４１を再現性良く均一に形成する。すなわち、
半導体基板３００の表面に形成したエミッタ層４１に接
して酸化膜４０を形成し、ポリシリコンエミッタ電極４
２に接して窒化膜４１を形成する。半導体基板３００に
対し酸化膜４０は窒化膜４１よりも界面準位密度が小さ
く、かつ窒化膜４１は酸化膜４０よりも耐熱性に優れて
いる。したがって、エミッタ層４４に接して形成した酸
化膜４０により界面準位密度の増加を抑えることによっ
て、エミッタ層４４およびポリシリコンエミッタ電極４
２の界面におけるキャリアの再結合を低減でき、またポ
リシリコンエミッタ電極４２に接して形成した窒化膜４
１によりエミッタ形成工程の熱処理での酸化膜４０の破
壊を防ぐことができる。また、酸化膜４０および窒化膜
４１を同一チャンバー内で連続して成長させるため、酸
化膜４０および窒化膜４１の界面に生じる界面準位も最
小限に抑制することができる。

【００３５】その結果、エミッタ注入効率を向上させる
ことができ、大きな電流増幅率ｈ_FEを有する半導体装置
を容易に得ることができる。なお、この実施例では、集
積回路の場合を考えて、素子分離のためにｐ型のシリコ
ン基板３１上にｎ型の埋め込みコレクタ層３３およびエ
ピタキシャル層３２を形成して半導体基板３００とした
が、個別半導体素子等で素子分離が必要でない場合は、
埋め込みコレクタ層３３を形成せずに、比抵抗０．０１
〜０．１〔Ω・ｃｍ〕程度のｎ型のシリコン基板上にｎ
型のエピタキシャル層を成長させても良い。また、実施
例は自己整合型の半導体装置で説明したが、この発明は
ポリシリコンエミッタ電極を有する全ての半導体装置に
適用することができる。

【００３６】

【発明の効果】この発明の半導体装置およびその製造方
法によれば、半導体基板の表面に形成した第２の半導体
領域に接して第１の絶縁膜を設けるとともに多結晶半導
体膜に接して第２の絶縁膜を設ける。半導体基板に対し
第１の絶縁膜は第２の絶縁膜よりも界面準位密度が小さ
く、かつ第２の絶縁膜は第１の絶縁膜よりも耐熱性に優
れたものである。したがって、第１の絶縁膜により、界
面準位密度の増加を抑えることによって第２の半導体領
域および多結晶半導体膜の界面におけるキャリアの再結
合を低減でき、また、第２の絶縁膜により、第２の半導
体領域を形成する際に必要な熱処理による第１の絶縁膜
の破壊を防止することができる。また、第１および第２
の絶縁膜を連続して形成することにより、第１および第
２の絶縁膜の界面における界面準位も最小限に抑制する
ことができる。

【００３７】その結果、エミッタ注入効率を向上させる
ことができ、大きな電流増幅率ｈ_FEを有する半導体装置
を容易に得ることができる。

【図面の簡単な説明】

【図１】この発明の一実施例の半導体装置の構成を示す
断面図である。

【図２】この発明の一実施例の半導体装置の製造方法を
示す工程順断面図である。

【図３】従来の半導体装置を構成を示す断面図である。

【図４】従来の半導体装置の製造方法を示す工程順断面
図である。

【図５】この発明の一実施例の半導体装置と従来の半導
体装置との電流増幅率ｈ_FEおよびコレクタ電流の関係を
示す図である。

【符号の説明】 300 半導体基板 39 真性ベース層（第１の半導体領域） 40 酸化膜（第１の絶縁膜） 41 窒化膜（第２の絶縁膜） 42 ポリシリコンエミッタ電極（多結晶半導体膜） 44 エミッタ層（第２の半導体領域）

Claims (3)

【特許請求の範囲】
1. 【請求項１】 コレクタとなる第１導電型の単結晶性の
   半導体基板の表面に形成したベースとなる第２導電型の
   第１の半導体領域と、前記半導体基板上に形成したエミ
   ッタ電極となる第１導電型の多結晶半導体膜と、この多
   結晶半導体膜から前記第１の半導体領域内に第１導電型
   の不純物を拡散させて形成したエミッタとなる第１導電
   型の第２の半導体領域とを備えた半導体装置であって、 前記第２の半導体領域と前記多結晶半導体膜との間に前
   記第２の半導体領域に接して第１の絶縁膜を設けるとと
   もに前記多結晶半導体膜に接して第２の絶縁膜を設け、
   前記第１の絶縁膜として前記第２の絶縁膜よりも前記半
   導体基板に対し界面準位密度の小さい絶縁膜を用い、か
   つ前記第２の絶縁膜として前記第１の絶縁膜よりも耐熱
   性に優れた絶縁膜を用いた半導体装置。
2. 【請求項２】 前記第１の絶縁膜として酸化膜を用いそ
   の膜厚を０．５〜２．０〔ｎｍ〕とし、第２の絶縁膜と
   して窒化膜を用いその膜厚を０．５〜２．０〔ｎｍ〕と
   し、かつ前記酸化膜および前記窒化膜の総膜厚を１．０
   〜３．０〔ｎｍ〕とすることを特徴とする請求項１記載
   の半導体装置。
3. 【請求項３】 コレクタとなる第１導電型の単結晶性の
   半導体基板の表面にベースとなる第２導電型の第１の半
   導体領域を形成する工程と、 この第１の半導体領域上に選択的に第１の絶縁膜を形成
   し、続いてこの第１の絶縁膜上に選択的に前記第２の絶
   縁膜を形成する工程と、 この第２の絶縁膜上に第１導電型の不純物を含有した多
   結晶半導体膜を形成する工程と、 熱処理により前記多結晶半導体膜中の前記不純物を前記
   第２の絶縁膜および前記第１の絶縁膜を通して前記第１
   の半導体領域中に拡散してエミッタとなる第１導電型の
   前記第２の半導体領域を形成する工程とを含み、 前記第１の絶縁膜として前記第２の絶縁膜よりも前記単
   結晶半導体基板に対し界面準位密度の小さい絶縁膜を形
   成し、かつ前記第２の絶縁膜として前記第１の絶縁膜よ
   りも耐熱性に優れた絶縁膜を形成することを特徴とする
   半導体装置の製造方法。