JPH07161728A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH07161728A JPH07161728A JP5310893A JP31089393A JPH07161728A JP H07161728 A JPH07161728 A JP H07161728A JP 5310893 A JP5310893 A JP 5310893A JP 31089393 A JP31089393 A JP 31089393A JP H07161728 A JPH07161728 A JP H07161728A
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- H01—ELECTRIC ELEMENTS
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
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-
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-
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8248—Combination of bipolar and field-effect technology
- H01L21/8249—Bipolar and MOS technology
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Abstract
(57)【要約】
【目的】 エミッタ・ベース接合のリーク電流を抑制
し、バイポーラトランジスタの高速動作を実現する。 【構成】 ｐ- シリコン基板１の表面上にはｎ+ 埋込層
３が形成されている。ｎ + 埋込層３上にはｎ- エピタキ
シャル成長層５とｎ+ 拡散層７とが形成されている。ｎ
- エピタキシャル成長層５の表面にはｐ+ 外部ベース領
域９とｐ- ベース領域１１とが隣接して形成されてい
る。ｐ- ベース領域１１上には、開口７３ａを有する第
１の層間絶縁層７３が形成されている。開口７３ａの下
側に位置し、かつ第１の層間絶縁層７３の下側に延在す
る溝１５がｐ- ベース領域１１の表面に形成されてい
る。ｐ- ベース領域１１内であって溝１５の底壁にはｎ
+ エミッタ領域１３が形成されている。ｎ+ エミッタ領
域１３を露出するように、かつ開口７３ａの側壁を覆い
第１の層間絶縁層７３の下側に接するように側壁絶縁層
１７が形成されている。
し、バイポーラトランジスタの高速動作を実現する。 【構成】 ｐ- シリコン基板１の表面上にはｎ+ 埋込層
３が形成されている。ｎ + 埋込層３上にはｎ- エピタキ
シャル成長層５とｎ+ 拡散層７とが形成されている。ｎ
- エピタキシャル成長層５の表面にはｐ+ 外部ベース領
域９とｐ- ベース領域１１とが隣接して形成されてい
る。ｐ- ベース領域１１上には、開口７３ａを有する第
１の層間絶縁層７３が形成されている。開口７３ａの下
側に位置し、かつ第１の層間絶縁層７３の下側に延在す
る溝１５がｐ- ベース領域１１の表面に形成されてい
る。ｐ- ベース領域１１内であって溝１５の底壁にはｎ
+ エミッタ領域１３が形成されている。ｎ+ エミッタ領
域１３を露出するように、かつ開口７３ａの側壁を覆い
第１の層間絶縁層７３の下側に接するように側壁絶縁層
１７が形成されている。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置およびその
製造方法に関し、より特定的には、バイポーラトランジ
スタを搭載した半導体装置およびその製造方法に関する
ものである。
製造方法に関し、より特定的には、バイポーラトランジ
スタを搭載した半導体装置およびその製造方法に関する
ものである。
【０００２】
【従来の技術】近年、コンピュータなどの産業用機器の
性能の向上が著しい。この著しい性能向上に対応すべ
く、同一半導体基板上にバイポーラトランジスタとＣＭ
ＯＳトランジスタとを備えた、Ｂｉ−ＣＭＯＳ（Bipola
r Complementary Metal Oxide Semiconductor)構造が注
目されている。このＢｉ−ＣＭＯＳ構造はバイポーラト
ランジスタの高速性とＣＭＯＳトランジスタの高集積・
低消費電力という特徴とを併せ持つことが可能である。
性能の向上が著しい。この著しい性能向上に対応すべ
く、同一半導体基板上にバイポーラトランジスタとＣＭ
ＯＳトランジスタとを備えた、Ｂｉ−ＣＭＯＳ（Bipola
r Complementary Metal Oxide Semiconductor)構造が注
目されている。このＢｉ−ＣＭＯＳ構造はバイポーラト
ランジスタの高速性とＣＭＯＳトランジスタの高集積・
低消費電力という特徴とを併せ持つことが可能である。
【０００３】以下、従来の半導体装置として、バイポー
ラトランジスタを搭載するＢｉ−ＣＭＯＳ構造について
説明する。
ラトランジスタを搭載するＢｉ−ＣＭＯＳ構造について
説明する。
【０００４】図３４は、従来の半導体装置の構成を概略
的に示す断面図である。図３４を参照して、Ｂｉ−ＣＭ
ＯＳ構造は、同一半導体基板上にバイポーラトランジス
タ領域５２０と、ｎＭＯＳトランジスタ領域４０と、ｐ
ＭＯＳトランジスタ領域６０とを有している。
的に示す断面図である。図３４を参照して、Ｂｉ−ＣＭ
ＯＳ構造は、同一半導体基板上にバイポーラトランジス
タ領域５２０と、ｎＭＯＳトランジスタ領域４０と、ｐ
ＭＯＳトランジスタ領域６０とを有している。
【０００５】まずバイポーラトランジスタ領域５２０に
おいて、不純物が導入されたシリコンよりなるｐ- シリ
コン基板１の表面上にはｎ+ 埋込層３が形成されてい
る。このｎ+ 埋込層３の表面上には、ｎ- エピタキシャ
ル成長層５とコレクタ引出し用のｎ+ 拡散層７とが形成
されている。
おいて、不純物が導入されたシリコンよりなるｐ- シリ
コン基板１の表面上にはｎ+ 埋込層３が形成されてい
る。このｎ+ 埋込層３の表面上には、ｎ- エピタキシャ
ル成長層５とコレクタ引出し用のｎ+ 拡散層７とが形成
されている。
【０００６】ｎ- エピタキシャル成長層５の表面には、
ｐ- ベース領域５１１とｐ+ 外部ベース領域５０９が隣
接するように形成されている。このｐ- ベース領域５１
１内の表面にはｎ+ エミッタ領域５１３が形成されてい
る。
ｐ- ベース領域５１１とｐ+ 外部ベース領域５０９が隣
接するように形成されている。このｐ- ベース領域５１
１内の表面にはｎ+ エミッタ領域５１３が形成されてい
る。
【０００７】バイポーラトランジスタ領域５２０を覆う
ように第１の層間絶縁層７３が形成されている。この第
１の層間絶縁層７３には、ｎ+ エミッタ領域５１３に通
じる開口７３ａが形成されている。この開口７３ａを通
じて ｎ+ エミッタ領域５１３と接するようにエミッタ
電極５１９が形成されている。このエミッタ電極５１９
は、砒素（Ａｓ）が導入された多結晶シリコンよりなっ
ている。
ように第１の層間絶縁層７３が形成されている。この第
１の層間絶縁層７３には、ｎ+ エミッタ領域５１３に通
じる開口７３ａが形成されている。この開口７３ａを通
じて ｎ+ エミッタ領域５１３と接するようにエミッタ
電極５１９が形成されている。このエミッタ電極５１９
は、砒素（Ａｓ）が導入された多結晶シリコンよりなっ
ている。
【０００８】エミッタ電極５１９を覆うように第１の層
間絶縁層７３の表面上には第２の層間絶縁層７５が形成
されている。この第２の層間絶縁層７５には、エミッタ
電極５１９に達するコンタクトホール７５ａが形成され
ている。このコンタクトホール７５ａを通じてエミッタ
電極５１９と接するようにアルミニウム配線層８１ａが
形成されている。
間絶縁層７３の表面上には第２の層間絶縁層７５が形成
されている。この第２の層間絶縁層７５には、エミッタ
電極５１９に達するコンタクトホール７５ａが形成され
ている。このコンタクトホール７５ａを通じてエミッタ
電極５１９と接するようにアルミニウム配線層８１ａが
形成されている。
【０００９】また、第１および第２の層間絶縁層７３、
７５には、ｐ+ 外部ベース領域５０９とｎ+ 拡散層７と
の各々に達するコンタクトホール７５ｂ、７５ｃが形成
されている。この各コンタクトホール７５ｂ、７５ｃを
通じてｐ+ 外部ベース領域５０９、ｎ+ 拡散層７の各々
に接するようにアルミニウム配線層８１ｂ、８１ｃが形
成されている。
７５には、ｐ+ 外部ベース領域５０９とｎ+ 拡散層７と
の各々に達するコンタクトホール７５ｂ、７５ｃが形成
されている。この各コンタクトホール７５ｂ、７５ｃを
通じてｐ+ 外部ベース領域５０９、ｎ+ 拡散層７の各々
に接するようにアルミニウム配線層８１ｂ、８１ｃが形
成されている。
【００１０】次にｎＭＯＳトランジスタ領域４０におい
て、ｐ- シリコン基板５０１の表面上には、ｐ- ウェル
領域３３が形成されている。このｐ- ウェル領域３３の
表面上にはｎＭＯＳトランジスタ３０が形成されてい
る。
て、ｐ- シリコン基板５０１の表面上には、ｐ- ウェル
領域３３が形成されている。このｐ- ウェル領域３３の
表面上にはｎＭＯＳトランジスタ３０が形成されてい
る。
【００１１】ｎＭＯＳトランジスタ３０は、１対のｎ型
ソース／ドレイン領域３５と、ゲート酸化膜３７と、ゲ
ート電極３９とを有している。
ソース／ドレイン領域３５と、ゲート酸化膜３７と、ゲ
ート電極３９とを有している。
【００１２】１対のｎ型ソース／ドレイン領域３５は、
ｐ- ウェル領域３３の表面に所定の距離を介在して形成
されている。このｎ型ソース／ドレイン領域３５は、比
較的低濃度のｎ- 不純物領域３５ａと比較的高濃度のｎ
+ 不純物領域３５ｂとからなるＬＤＤ（Lightly Doped
Drain ）構造を有している。この１対のｎ型ソース／ド
レイン領域３５に挟まれる領域上にはゲート酸化膜３７
を介在してゲート電極３９が形成されている。
ｐ- ウェル領域３３の表面に所定の距離を介在して形成
されている。このｎ型ソース／ドレイン領域３５は、比
較的低濃度のｎ- 不純物領域３５ａと比較的高濃度のｎ
+ 不純物領域３５ｂとからなるＬＤＤ（Lightly Doped
Drain ）構造を有している。この１対のｎ型ソース／ド
レイン領域３５に挟まれる領域上にはゲート酸化膜３７
を介在してゲート電極３９が形成されている。
【００１３】ゲート電極３９の表面上には絶縁層４１が
形成されている。またゲート電極３９の側壁を覆うよう
に側壁絶縁層４３が形成されている。
形成されている。またゲート電極３９の側壁を覆うよう
に側壁絶縁層４３が形成されている。
【００１４】ｎＭＯＳトランジスタ３０を覆うように第
１および第２の層間絶縁層７３、７５が形成されてい
る。この第１および第２の層間絶縁層７３、７５には、
１対のｎ型ソース／ドレイン領域３５に達するコンタク
トホール７５ｄが形成されている。この各コンタクトホ
ール７５ｄを通じて１対のｎ型ソース／ドレイン領域３
５と接するようにアルミニウム配線層８１ｄが形成され
ている。
１および第２の層間絶縁層７３、７５が形成されてい
る。この第１および第２の層間絶縁層７３、７５には、
１対のｎ型ソース／ドレイン領域３５に達するコンタク
トホール７５ｄが形成されている。この各コンタクトホ
ール７５ｄを通じて１対のｎ型ソース／ドレイン領域３
５と接するようにアルミニウム配線層８１ｄが形成され
ている。
【００１５】ｐＭＯＳトランジスタ領域６０において
は、ｐ- シリコン基板１の表面上にｎ + 埋込層５１が形
成されている。このｎ+ 埋込層５１の表面上にはｎ- ウ
ェル領域５３が形成されている。このｎ- ウェル領域５
３の表面には、ｐＭＯＳトランジスタ５０が形成されて
いる。
は、ｐ- シリコン基板１の表面上にｎ + 埋込層５１が形
成されている。このｎ+ 埋込層５１の表面上にはｎ- ウ
ェル領域５３が形成されている。このｎ- ウェル領域５
３の表面には、ｐＭＯＳトランジスタ５０が形成されて
いる。
【００１６】ｐＭＯＳトランジスタ５０は、１対のｐ+
ソース／ドレイン領域５５と、ゲート酸化膜５７と、ゲ
ート電極５９とを有している。
ソース／ドレイン領域５５と、ゲート酸化膜５７と、ゲ
ート電極５９とを有している。
【００１７】１対のｐ+ ソース／ドレイン領域５５は、
ｎ- ウェル領域５３の表面に所定の距離を介在して形成
されている。この１対のｐ+ ソース／ドレイン領域５５
に挟まれる領域上にはゲート酸化膜５７を介在してゲー
ト電極５９が形成されている。
ｎ- ウェル領域５３の表面に所定の距離を介在して形成
されている。この１対のｐ+ ソース／ドレイン領域５５
に挟まれる領域上にはゲート酸化膜５７を介在してゲー
ト電極５９が形成されている。
【００１８】ゲート電極５９の表面上には絶縁層６１が
形成されている。またゲート電極５９の側壁を覆うよう
に側壁絶縁層６３が形成されている。
形成されている。またゲート電極５９の側壁を覆うよう
に側壁絶縁層６３が形成されている。
【００１９】ｐＭＯＳトランジスタ５０を覆うように第
１および第２の層間絶縁層７３、７５が形成されてい
る。この第１および第２の層間絶縁層７３、７５には、
１対のｐ+ ソース／ドレイン領域５５に通じるコンタク
トホール７５ｅが各々形成されている。このコンタクト
ホール７５ｅを通じて各ｐ+ ソース／ドレイン領域５５
に接するようにアルミニウム配線層８１ｅが形成されて
いる。
１および第２の層間絶縁層７３、７５が形成されてい
る。この第１および第２の層間絶縁層７３、７５には、
１対のｐ+ ソース／ドレイン領域５５に通じるコンタク
トホール７５ｅが各々形成されている。このコンタクト
ホール７５ｅを通じて各ｐ+ ソース／ドレイン領域５５
に接するようにアルミニウム配線層８１ｅが形成されて
いる。
【００２０】なお、各領域５２０、４０、６０などを電
気的に分離するため素子分離用酸化膜７１が設けられて
いる。
気的に分離するため素子分離用酸化膜７１が設けられて
いる。
【００２１】次に、従来の半導体装置の製造方法につい
て説明する。図３５〜図５２は、従来の半導体装置の製
造方法を工程順に示す概略断面図である。まず図３５を
参照して、ｐ- シリコン基板１の表面全面に、たとえば
熱酸化などにより、１０００〜３０００Åの膜厚でシリ
コン酸化膜９２が形成される。この後、このシリコン酸
化膜９２が所望の形状にパターニングされる。このパタ
ーニングされたシリコン酸化膜９２をマスクとして、た
とえばアンチモン（Ｓｂ）などが約５０ｋｅＶで１．０
×１０15〜５．０×１０15ｃｍ-2のドーズ量でｐ- シリ
コン基板１に注入される。この後、たとえば約１１００
℃の熱処理を約２時間程度行なうことによって、ｐ- シ
リコン基板１の表面にｎ+ 層３ａ、５１ａが形成され
る。この後、シリコン酸化膜９２が除去される。
て説明する。図３５〜図５２は、従来の半導体装置の製
造方法を工程順に示す概略断面図である。まず図３５を
参照して、ｐ- シリコン基板１の表面全面に、たとえば
熱酸化などにより、１０００〜３０００Åの膜厚でシリ
コン酸化膜９２が形成される。この後、このシリコン酸
化膜９２が所望の形状にパターニングされる。このパタ
ーニングされたシリコン酸化膜９２をマスクとして、た
とえばアンチモン（Ｓｂ）などが約５０ｋｅＶで１．０
×１０15〜５．０×１０15ｃｍ-2のドーズ量でｐ- シリ
コン基板１に注入される。この後、たとえば約１１００
℃の熱処理を約２時間程度行なうことによって、ｐ- シ
リコン基板１の表面にｎ+ 層３ａ、５１ａが形成され
る。この後、シリコン酸化膜９２が除去される。
【００２２】図３６を参照して、ｐ- シリコン基板１の
表面全面にｎ- エピタキシャル成長層５が形成される。
これにより、ｎ+ 埋込層３、５１が、ｐ- シリコン基板
１とｎ- エピタキシャル成長層５との間に埋込まれた構
造となる。
表面全面にｎ- エピタキシャル成長層５が形成される。
これにより、ｎ+ 埋込層３、５１が、ｐ- シリコン基板
１とｎ- エピタキシャル成長層５との間に埋込まれた構
造となる。
【００２３】図３７を参照して、たとえばリン（Ｐ）な
どのｎ型不純物が、約１．０×１０ 12〜５．０×１０12
ｃｍ-2のドーズ量でｎ+ 埋込層５１上方のｎ- エピタキ
シャル成長層５４３中に注入された後、拡散させられ
る。これにより、ｎ- ウェル領域５３がｎ+ 埋込層５１
の上方に形成される。また、ボロン（Ｂ）などのｐ型不
純物が、約１．０×１０12〜５．０×１０12ｃｍ-2のド
ーズ量でｎ- エピタキシャル成長層５０５中の所定領域
に注入された後、拡散させられる。これにより、ｐ- ウ
ェル領域３３がｎ- ウェル領域５３と隣接するように形
成される。
どのｎ型不純物が、約１．０×１０ 12〜５．０×１０12
ｃｍ-2のドーズ量でｎ+ 埋込層５１上方のｎ- エピタキ
シャル成長層５４３中に注入された後、拡散させられ
る。これにより、ｎ- ウェル領域５３がｎ+ 埋込層５１
の上方に形成される。また、ボロン（Ｂ）などのｐ型不
純物が、約１．０×１０12〜５．０×１０12ｃｍ-2のド
ーズ量でｎ- エピタキシャル成長層５０５中の所定領域
に注入された後、拡散させられる。これにより、ｐ- ウ
ェル領域３３がｎ- ウェル領域５３と隣接するように形
成される。
【００２４】図３８を参照して、たとえばＬＯＣＯＳ
（Local Oxidation of Silicon）法を用いて素子分離用
酸化膜７１が所定領域に形成される。
（Local Oxidation of Silicon）法を用いて素子分離用
酸化膜７１が所定領域に形成される。
【００２５】図３９を参照して、表面全面にシリコン酸
化膜（ＳｉＯ2 ）９３とシリコン窒化膜（Ｓｉ3 Ｎ4 ）
９４とが、所定領域に開口を有するように順に積層して
形成される。この後、このシリコン酸化膜９３とシリコ
ン窒化膜９４とをマスクとして、たとえばＰＯＣｌ3 を
含む雰囲気中にウエハが晒される。これにより、ｎ-エ
ピタキシャル成長層５中にリンが拡散し、コレクタ引出
し用のｎ+ 拡散層７が形成される。この後、シリコン窒
化膜９４とシリコン酸化膜９３とが順に除去される。
化膜（ＳｉＯ2 ）９３とシリコン窒化膜（Ｓｉ3 Ｎ4 ）
９４とが、所定領域に開口を有するように順に積層して
形成される。この後、このシリコン酸化膜９３とシリコ
ン窒化膜９４とをマスクとして、たとえばＰＯＣｌ3 を
含む雰囲気中にウエハが晒される。これにより、ｎ-エ
ピタキシャル成長層５中にリンが拡散し、コレクタ引出
し用のｎ+ 拡散層７が形成される。この後、シリコン窒
化膜９４とシリコン酸化膜９３とが順に除去される。
【００２６】図４０を参照して、表面全面に熱酸化によ
り熱酸化膜３７ａが形成される。この後、ＬＰＣＶＤ法
（Low Pressure Chemical Vapor Deposition）法により
多結晶シリコン膜３９ａとシリコン酸化膜４１ａとが各
々２０００Å程度の厚みで順に積層して形成される。こ
のシリコン酸化膜４１ａと多結晶シリコン膜３９ａと
が、写真製版技術およびエッチング技術によりパターニ
ングされる。
り熱酸化膜３７ａが形成される。この後、ＬＰＣＶＤ法
（Low Pressure Chemical Vapor Deposition）法により
多結晶シリコン膜３９ａとシリコン酸化膜４１ａとが各
々２０００Å程度の厚みで順に積層して形成される。こ
のシリコン酸化膜４１ａと多結晶シリコン膜３９ａと
が、写真製版技術およびエッチング技術によりパターニ
ングされる。
【００２７】図４１を参照して、このパターニングによ
り、所望の形状を有するゲート電極３９、５９が形成さ
れる。
り、所望の形状を有するゲート電極３９、５９が形成さ
れる。
【００２８】図４２を参照して、表面全面にフォトレジ
スト９１ｃが塗布された後、露光・現像される。これに
より、ｎＭＯＳトランジスタ領域を露出するレジストパ
ターン９１ｃが形成される。このレジストパターン９１
ｃとゲート電極３９とをマスクとして、たとえばリンな
どのｎ型不純物が約５０ｋｅＶで１．０×１０13〜５．
０×１０13ｃｍ-2のドーズ量で注入される。これによ
り、比較的低濃度のｎ-不純物領域３５ａがｐ- ウェル
領域３３の表面に形成される。この後、レジストパター
ン９１ｃが除去される。
スト９１ｃが塗布された後、露光・現像される。これに
より、ｎＭＯＳトランジスタ領域を露出するレジストパ
ターン９１ｃが形成される。このレジストパターン９１
ｃとゲート電極３９とをマスクとして、たとえばリンな
どのｎ型不純物が約５０ｋｅＶで１．０×１０13〜５．
０×１０13ｃｍ-2のドーズ量で注入される。これによ
り、比較的低濃度のｎ-不純物領域３５ａがｐ- ウェル
領域３３の表面に形成される。この後、レジストパター
ン９１ｃが除去される。
【００２９】図４３を参照して、表面全面を覆うように
シリコン酸化膜が形成された後、このシリコン酸化膜全
面に異方性エッチングが施される。この異方性エッチン
グにより、ゲート電極３９、５９の側壁を覆う側壁酸化
膜４３、６３が形成される。
シリコン酸化膜が形成された後、このシリコン酸化膜全
面に異方性エッチングが施される。この異方性エッチン
グにより、ゲート電極３９、５９の側壁を覆う側壁酸化
膜４３、６３が形成される。
【００３０】図４４を参照して、表面全面にフォトレジ
スト９１ｄが塗布され、露光・現像される。これによ
り、ｎＭＯＳトランジスタ領域を露出するレジストパタ
ーン９１ｄが形成される。このレジストパターン９１ｄ
とゲート電極３９と側壁酸化膜４３とをマスクとして、
たとえば砒素（Ａｓ）などのｎ型不純物が約５０ｋｅＶ
で１．０×１０15〜５．０×１０15ｃｍ-2のドーズ量で
注入される。この注入により、ｐ- ウェル領域３３の表
面に比較的高濃度のｎ+ 不純物領域３５ｂが形成され
る。ｎ- 不純物領域３５ａとｎ+ 不純物領域３５ｂとに
よりＬＤＤ構造を有するｎ型ソース／ドレイン領域３５
が構成される。これにより、ｎＭＯＳトランジスタ３０
が形成される。この後、レジストパターン９１ｄが除去
される。
スト９１ｄが塗布され、露光・現像される。これによ
り、ｎＭＯＳトランジスタ領域を露出するレジストパタ
ーン９１ｄが形成される。このレジストパターン９１ｄ
とゲート電極３９と側壁酸化膜４３とをマスクとして、
たとえば砒素（Ａｓ）などのｎ型不純物が約５０ｋｅＶ
で１．０×１０15〜５．０×１０15ｃｍ-2のドーズ量で
注入される。この注入により、ｐ- ウェル領域３３の表
面に比較的高濃度のｎ+ 不純物領域３５ｂが形成され
る。ｎ- 不純物領域３５ａとｎ+ 不純物領域３５ｂとに
よりＬＤＤ構造を有するｎ型ソース／ドレイン領域３５
が構成される。これにより、ｎＭＯＳトランジスタ３０
が形成される。この後、レジストパターン９１ｄが除去
される。
【００３１】図４５を参照して、表面全面にフォトレジ
スト９１ｅが塗布され、露光・現像される。これによ
り、ｐＭＯＳトランジスタ領域とバイポーラトランジス
タの所定領域とを露出するレジストパターン９１ｅが形
成される。このレジストパターン９１ｅをマスクとし
て、ｎ- ウェル領域５３とｎ- エピタキシャル成長層５
とにたとえばＢＦ2 などのｐ型不純物が約５０ｋｅＶで
１．０×１０15〜５．０×１０15ｃｍ-2のドーズ量で注
入される。この注入により、ｐＭＯＳトランジスタ領域
においてはｐ+ ソース／ドレイン領域５５が形成され、
バイポーラトランジスタ領域においてはｐ+ 外部ベース
領域５０９が形成される。これにより、ｐＭＯＳトラン
ジスタ５０が形成される。この後、レジストパターン９
１ｅが除去される。
スト９１ｅが塗布され、露光・現像される。これによ
り、ｐＭＯＳトランジスタ領域とバイポーラトランジス
タの所定領域とを露出するレジストパターン９１ｅが形
成される。このレジストパターン９１ｅをマスクとし
て、ｎ- ウェル領域５３とｎ- エピタキシャル成長層５
とにたとえばＢＦ2 などのｐ型不純物が約５０ｋｅＶで
１．０×１０15〜５．０×１０15ｃｍ-2のドーズ量で注
入される。この注入により、ｐＭＯＳトランジスタ領域
においてはｐ+ ソース／ドレイン領域５５が形成され、
バイポーラトランジスタ領域においてはｐ+ 外部ベース
領域５０９が形成される。これにより、ｐＭＯＳトラン
ジスタ５０が形成される。この後、レジストパターン９
１ｅが除去される。
【００３２】図４６を参照して、表面全面にフォトレジ
スト９１ｆが塗布され、露光・現像される。これによ
り、バイポーラトランジスタ領域の所定領域を露出する
レジストパターン９１ｆが形成される。このレジストパ
ターン９１ｆをマスクとして、たとえばＢＦ2 などのｐ
型不純物が約４０ｋｅＶで１．０×１０14ｃｍ-2程度の
ドーズ量でｎ- エピタキシャル成長層５に注入される。
この後、たとえば８００℃の温度で３０分程度の熱処理
が施される。これにより、ｐ+ 外部ベース領域５０９に
隣接するｐ- ベース領域５１１が、表面からの接合深さ
が約０．１〜０．３μｍとなるように形成される。この
後、レジストパターン９１ｆが除去される。
スト９１ｆが塗布され、露光・現像される。これによ
り、バイポーラトランジスタ領域の所定領域を露出する
レジストパターン９１ｆが形成される。このレジストパ
ターン９１ｆをマスクとして、たとえばＢＦ2 などのｐ
型不純物が約４０ｋｅＶで１．０×１０14ｃｍ-2程度の
ドーズ量でｎ- エピタキシャル成長層５に注入される。
この後、たとえば８００℃の温度で３０分程度の熱処理
が施される。これにより、ｐ+ 外部ベース領域５０９に
隣接するｐ- ベース領域５１１が、表面からの接合深さ
が約０．１〜０．３μｍとなるように形成される。この
後、レジストパターン９１ｆが除去される。
【００３３】図４７を参照して、表面全面に、たとえば
シリコン酸化膜などよりなる第１の層間絶縁層７３が約
２０００Åの膜厚で形成される。
シリコン酸化膜などよりなる第１の層間絶縁層７３が約
２０００Åの膜厚で形成される。
【００３４】図４８を参照して、表面全面にフォトレジ
スト９１ｇが塗布され、露光・現像される。これによ
り、所望形状を有するレジストパターン９１ｇが形成さ
れる。このレジストパターン９１ｇをマスクとして第１
の層間絶縁層７３にたとえばＲＩＥ（Reactive Ion Etc
hing）が施される。これにより、第１の層間絶縁層７３
に、ｐ- ベース領域５１１の一部表面を露出する開口７
３ａが形成される。この後、レジストパターン９１ｇが
除去される。
スト９１ｇが塗布され、露光・現像される。これによ
り、所望形状を有するレジストパターン９１ｇが形成さ
れる。このレジストパターン９１ｇをマスクとして第１
の層間絶縁層７３にたとえばＲＩＥ（Reactive Ion Etc
hing）が施される。これにより、第１の層間絶縁層７３
に、ｐ- ベース領域５１１の一部表面を露出する開口７
３ａが形成される。この後、レジストパターン９１ｇが
除去される。
【００３５】図４９を参照して、表面全面にたとえばＬ
ＰＣＶＤ法により多結晶シリコン膜５１９ａが約２００
０Åの膜厚で形成される。この多結晶シリコン膜５１９
ａの全面に砒素が約６０ｋｅＶで５×１０15ｃｍ-2程度
注入される。この不純物が導入された多結晶シリコン膜
（以下、ドープト多結晶シリコン膜と称す）５１９ａに
たとえば８００〜８５０℃の温度で約３０分程度熱処理
が施される。
ＰＣＶＤ法により多結晶シリコン膜５１９ａが約２００
０Åの膜厚で形成される。この多結晶シリコン膜５１９
ａの全面に砒素が約６０ｋｅＶで５×１０15ｃｍ-2程度
注入される。この不純物が導入された多結晶シリコン膜
（以下、ドープト多結晶シリコン膜と称す）５１９ａに
たとえば８００〜８５０℃の温度で約３０分程度熱処理
が施される。
【００３６】図５０を参照して、この熱処理により、ド
ープト多結晶シリコン膜中の砒素がｐ- ベース領域５１
１に拡散して、ｎ+ エミッタ領域５１３が形成される。
この後、ドープト多結晶シリコン膜５１９ａがパターニ
ングされてエミッタ電極５１９が形成される。
ープト多結晶シリコン膜中の砒素がｐ- ベース領域５１
１に拡散して、ｎ+ エミッタ領域５１３が形成される。
この後、ドープト多結晶シリコン膜５１９ａがパターニ
ングされてエミッタ電極５１９が形成される。
【００３７】図５１を参照して、エミッタ電極５１９を
被覆するように第１の層間絶縁層７３の表面全面に第２
の層間絶縁層７５が形成される。この第１および第２の
層間絶縁層７３、７５に、写真製版技術およびエッチン
グ技術によりコンタクトホール７５ａ、７５ｂ、７５
ｃ、７５ｄ、７５ｅが形成される。
被覆するように第１の層間絶縁層７３の表面全面に第２
の層間絶縁層７５が形成される。この第１および第２の
層間絶縁層７３、７５に、写真製版技術およびエッチン
グ技術によりコンタクトホール７５ａ、７５ｂ、７５
ｃ、７５ｄ、７５ｅが形成される。
【００３８】図５２を参照して、各コンタクトホール７
５ａ、７５ｂ、７５ｃ、７５ｄ、７５ｅを通じて、下層
の導電領域などに接するようにアルミニウム配線層８１
ａ、８１ｂ、８１ｃ、８１ｄ、８１ｅが形成される。
５ａ、７５ｂ、７５ｃ、７５ｄ、７５ｅを通じて、下層
の導電領域などに接するようにアルミニウム配線層８１
ａ、８１ｂ、８１ｃ、８１ｄ、８１ｅが形成される。
【００３９】
【発明が解決しようとする課題】スケーリング則に従っ
て半導体装置の集積度の向上および性能の向上を図るた
めには、トランジスタサイズ、特にＭＯＳトランジスタ
のゲート長を縮小化する必要がある。ゲート長が縮小化
されると、ソース／ドレイン領域間が狭くなり、ソース
／ドレイン領域間でパンチスルーが生じやすくなる。こ
のパンチスルーを防止するためには、ソース／ドレイン
領域の不純物元素の拡散を抑制しなければならない。そ
れゆえ、トランジスタ形成後の熱処理の削減が必須とな
る。
て半導体装置の集積度の向上および性能の向上を図るた
めには、トランジスタサイズ、特にＭＯＳトランジスタ
のゲート長を縮小化する必要がある。ゲート長が縮小化
されると、ソース／ドレイン領域間が狭くなり、ソース
／ドレイン領域間でパンチスルーが生じやすくなる。こ
のパンチスルーを防止するためには、ソース／ドレイン
領域の不純物元素の拡散を抑制しなければならない。そ
れゆえ、トランジスタ形成後の熱処理の削減が必須とな
る。
【００４０】一方、バイポーラトランジスタの性能向上
のためには、図５３に示すベース幅ＷB を狭くする必要
がある。なお図５３は、図３４のバイポーラトランジス
タ領域を拡大して示す概略断面図である。
のためには、図５３に示すベース幅ＷB を狭くする必要
がある。なお図５３は、図３４のバイポーラトランジス
タ領域を拡大して示す概略断面図である。
【００４１】一般にバイポーラトランジスタの性能、特
に高速性を示す指標の１つとして遮断周波数ｆT という
値が用いられる。このｆT は次式で与えられる。
に高速性を示す指標の１つとして遮断周波数ｆT という
値が用いられる。このｆT は次式で与えられる。
【００４２】
【数１】
【００４３】Ｄｎは電子の拡散係数であり、ＷB はベー
ス幅である。上式より、遮断周波数ｆT はベース幅ＷB
の二乗に反比例する。このため、ベース幅ＷB を小さく
すれば遮断周波数ｆT の値を大きくでき、バイポーラト
ランジスタの性能向上を図ることができる。
ス幅である。上式より、遮断周波数ｆT はベース幅ＷB
の二乗に反比例する。このため、ベース幅ＷB を小さく
すれば遮断周波数ｆT の値を大きくでき、バイポーラト
ランジスタの性能向上を図ることができる。
【００４４】ところが、バイポーラトランジスタ形成後
に高温・長時間の熱処理が加えられると、ベース幅ＷB
が大きくなってしまう。これは、ベース領域内の不純物
であるボロンの方が、エミッタ領域内の不純物である砒
素よりも拡散速度が速いことに起因する。すなわち、熱
処理によりベース領域が大きく広がるのに対し、エミッ
タ領域はそれほど大きくは広がらず、結果としてベース
幅ＷB が大きくなる。
に高温・長時間の熱処理が加えられると、ベース幅ＷB
が大きくなってしまう。これは、ベース領域内の不純物
であるボロンの方が、エミッタ領域内の不純物である砒
素よりも拡散速度が速いことに起因する。すなわち、熱
処理によりベース領域が大きく広がるのに対し、エミッ
タ領域はそれほど大きくは広がらず、結果としてベース
幅ＷB が大きくなる。
【００４５】このようにバイポーラトランジスタの性能
向上の点からも、熱処理の削減は必須である。
向上の点からも、熱処理の削減は必須である。
【００４６】従来の半導体装置では、図４６に示すＢＦ
2 のイオン注入によりベース領域５１１が形成されると
ともに、結晶欠陥も導入される。
2 のイオン注入によりベース領域５１１が形成されると
ともに、結晶欠陥も導入される。
【００４７】図５４は、ＢＦ2 のイオン注入により結晶
欠陥が導入される様子を示す概略断面図である。図５４
を参照して、イオン注入は基板に物理的にイオンを打ち
込む手法である。このため、注入イオンは基板の結晶原
子と衝突して、結晶欠陥９５を多数生じさせる。
欠陥が導入される様子を示す概略断面図である。図５４
を参照して、イオン注入は基板に物理的にイオンを打ち
込む手法である。このため、注入イオンは基板の結晶原
子と衝突して、結晶欠陥９５を多数生じさせる。
【００４８】この結晶欠陥９５は、ベース領域形成後に
９００℃以上の高温の熱処理を加えることで回復させる
ことができる。ところが、このような高温での熱処理を
加えると、上述のごとくＭＯＳトランジスタではパンチ
スルー、バイポーラトランジスタでは性能劣化といった
問題が生じてしまう。
９００℃以上の高温の熱処理を加えることで回復させる
ことができる。ところが、このような高温での熱処理を
加えると、上述のごとくＭＯＳトランジスタではパンチ
スルー、バイポーラトランジスタでは性能劣化といった
問題が生じてしまう。
【００４９】そこで、高温での熱処理を削減すべく、ベ
ースのイオン注入後に最高でも８５０℃程度の熱処理し
か加えないとすると、イオン注入による結晶欠陥９５は
回復しなくなる。
ースのイオン注入後に最高でも８５０℃程度の熱処理し
か加えないとすると、イオン注入による結晶欠陥９５は
回復しなくなる。
【００５０】図５５は、ベース領域に欠陥が分布する状
態を示す概略断面図である。図５５を参照して、結晶欠
陥９５が存在する状態でｎ+ エミッタ領域５１３が形成
されると、ｎ+ エミッタ領域５１３とｐ- ベース領域５
１１との接合部近傍に結晶欠陥９５が分布することとな
る。この接合部には空乏層が生じており、その空乏層内
に結晶欠陥９５が分布すると、結晶欠陥９５から電流が
リークしてしまう。すなわち、エミッタ・ベース接合の
リーク電流が増大してしまう。
態を示す概略断面図である。図５５を参照して、結晶欠
陥９５が存在する状態でｎ+ エミッタ領域５１３が形成
されると、ｎ+ エミッタ領域５１３とｐ- ベース領域５
１１との接合部近傍に結晶欠陥９５が分布することとな
る。この接合部には空乏層が生じており、その空乏層内
に結晶欠陥９５が分布すると、結晶欠陥９５から電流が
リークしてしまう。すなわち、エミッタ・ベース接合の
リーク電流が増大してしまう。
【００５１】図５６は、ガンメルプロット（Gummel Plo
t ）と呼ばれるバイポーラトランジスタの特性を示すグ
ラフである。このグラフにおいて、縦軸はベース電流Ｉ
B （ベース電極から取り出される電流）、コレクタ電流
ＩC （コレクタ電極から取り出される電流）を示し、横
軸は、ベース・エミッタ接合に印加される電圧ＶBEを示
している。
t ）と呼ばれるバイポーラトランジスタの特性を示すグ
ラフである。このグラフにおいて、縦軸はベース電流Ｉ
B （ベース電極から取り出される電流）、コレクタ電流
ＩC （コレクタ電極から取り出される電流）を示し、横
軸は、ベース・エミッタ接合に印加される電圧ＶBEを示
している。
【００５２】図５６を参照して、エミッタ・ベース接合
のリーク電流が増加すると、低電圧側（低ＶBE側）で、
ベース電流ＩB のリーク電流が点線で示すように増加す
る。低電圧側でベース電流ＩB の値が高くなると、図５
７の点線で示すように、低いコレクタ電流値ＩC におい
て、電流増幅率ｈFE（＝ＩI ／ＩB ）が著しく低下して
しまう。
のリーク電流が増加すると、低電圧側（低ＶBE側）で、
ベース電流ＩB のリーク電流が点線で示すように増加す
る。低電圧側でベース電流ＩB の値が高くなると、図５
７の点線で示すように、低いコレクタ電流値ＩC におい
て、電流増幅率ｈFE（＝ＩI ／ＩB ）が著しく低下して
しまう。
【００５３】つまり、高い電圧をベース・エミッタ接合
に印加しないと所定の電流増幅率ｈ FEが得られなくな
る。よって、所定の電流増幅率ｈFEを得るためには、ベ
ース・エミッタ接合に印加する電圧を高電圧にするまで
の時間が必要となり、その分だけ動作速度が遅延する。
したがって、エミッタ・ベース接合のリーク電流が増大
した場合には、高速動作が要求されるバイポーラトラン
ジスタの動作速度が遅くなってしまうという問題があっ
た。
に印加しないと所定の電流増幅率ｈ FEが得られなくな
る。よって、所定の電流増幅率ｈFEを得るためには、ベ
ース・エミッタ接合に印加する電圧を高電圧にするまで
の時間が必要となり、その分だけ動作速度が遅延する。
したがって、エミッタ・ベース接合のリーク電流が増大
した場合には、高速動作が要求されるバイポーラトラン
ジスタの動作速度が遅くなってしまうという問題があっ
た。
【００５４】それゆえ本発明の目的は、エミッタ・ベー
ス接合のリーク電流を抑制し、バイポーラトランジスタ
の高速動作を実現することである。
ス接合のリーク電流を抑制し、バイポーラトランジスタ
の高速動作を実現することである。
【００５５】
【課題を解決するための手段】本発明の半導体装置は、
半導体基板と、第１導電型のコレクタ不純物領域と、第
２導電型のベース不純物領域と、絶縁層と、第１導電型
のエミッタ不純物領域と、側壁絶縁層とを備えている。
半導体基板は主表面を有している。第１導電型のコレク
タ不純物領域は半導体基板の主表面に形成されている。
第２導電型のベース不純物領域は、コレクタ不純物領域
内で半導体基板の主表面に形成されている。絶縁層は、
ベース不純物領域上に形成され、ベース不純物領域の一
部表面に達する開口を有している。またベース不純物領
域は、開口の真下に位置し、かつ開口下端から絶縁層の
下側に延在する溝をベース不純物領域の表面に有してい
る。第１導電型のエミッタ不純物領域は、ベース不純物
領域内で溝の底壁に形成されている。側壁絶縁層は、エ
ミッタ不純物領域の表面を露出するように絶縁層の真下
に位置する溝の表面上を覆っている。
半導体基板と、第１導電型のコレクタ不純物領域と、第
２導電型のベース不純物領域と、絶縁層と、第１導電型
のエミッタ不純物領域と、側壁絶縁層とを備えている。
半導体基板は主表面を有している。第１導電型のコレク
タ不純物領域は半導体基板の主表面に形成されている。
第２導電型のベース不純物領域は、コレクタ不純物領域
内で半導体基板の主表面に形成されている。絶縁層は、
ベース不純物領域上に形成され、ベース不純物領域の一
部表面に達する開口を有している。またベース不純物領
域は、開口の真下に位置し、かつ開口下端から絶縁層の
下側に延在する溝をベース不純物領域の表面に有してい
る。第１導電型のエミッタ不純物領域は、ベース不純物
領域内で溝の底壁に形成されている。側壁絶縁層は、エ
ミッタ不純物領域の表面を露出するように絶縁層の真下
に位置する溝の表面上を覆っている。
【００５６】本発明の好ましい１の局面に従う半導体装
置では、側壁絶縁層は、絶縁層に設けられた開口の側壁
を覆い、かつ絶縁層の下側に接している。
置では、側壁絶縁層は、絶縁層に設けられた開口の側壁
を覆い、かつ絶縁層の下側に接している。
【００５７】本発明の好ましい他の局面に従う半導体装
置では、側壁絶縁層は、絶縁層の真下に位置する溝の表
面上のみを覆っている。
置では、側壁絶縁層は、絶縁層の真下に位置する溝の表
面上のみを覆っている。
【００５８】本発明の好ましいさらに他の局面に従う半
導体装置では、溝の側壁は、溝の深さと実質的に同じ半
径の曲率をなす形状を有している。
導体装置では、溝の側壁は、溝の深さと実質的に同じ半
径の曲率をなす形状を有している。
【００５９】本発明の半導体装置の製造方法は以下の工
程を備えている。まず半導体基板の主表面に第１導電型
のコレクタ不純物領域が形成される。そしてコレクタ不
純物領域内で半導体基板の主表面に第２導電型のベース
不純物領域が形成される。そしてベース不純物領域の一
部表面に達する開口を有するようにベース不純物領域上
に絶縁層が形成される。そして開口を通じてベース不純
物領域の表面を等方的にエッチングすることにより、開
口の真下に位置し、かつ開口下端から絶縁層の下側に延
在する溝が形成される。そしてベース不純物領域の一部
表面を露出するように、絶縁層の真下に位置する溝の表
面上を覆う側壁絶縁層が形成される。そして側壁絶縁層
より露出するベース不純物領域の表面に第１導電型のエ
ミッタ不純物領域が形成される。
程を備えている。まず半導体基板の主表面に第１導電型
のコレクタ不純物領域が形成される。そしてコレクタ不
純物領域内で半導体基板の主表面に第２導電型のベース
不純物領域が形成される。そしてベース不純物領域の一
部表面に達する開口を有するようにベース不純物領域上
に絶縁層が形成される。そして開口を通じてベース不純
物領域の表面を等方的にエッチングすることにより、開
口の真下に位置し、かつ開口下端から絶縁層の下側に延
在する溝が形成される。そしてベース不純物領域の一部
表面を露出するように、絶縁層の真下に位置する溝の表
面上を覆う側壁絶縁層が形成される。そして側壁絶縁層
より露出するベース不純物領域の表面に第１導電型のエ
ミッタ不純物領域が形成される。
【００６０】
【作用】本発明の１の局面および他の局面に従う半導体
装置では、ベース不純物領域の表面に溝が形成されてい
る。一般にベース不純物領域形成時のイオン注入によ
り、ベース不純物領域の表面に結晶欠陥が生じる。しか
し、溝を設けたことにより、この結晶欠陥を含む部分が
除去されている。この溝により結晶欠陥が除去された領
域にエミッタ領域が形成されるため、ベース・エミッタ
接合の空乏層内に結晶欠陥はほとんど分布しない。よっ
て、空乏層内に分布する結晶欠陥からリーク電流が生じ
ることは抑制される。
装置では、ベース不純物領域の表面に溝が形成されてい
る。一般にベース不純物領域形成時のイオン注入によ
り、ベース不純物領域の表面に結晶欠陥が生じる。しか
し、溝を設けたことにより、この結晶欠陥を含む部分が
除去されている。この溝により結晶欠陥が除去された領
域にエミッタ領域が形成されるため、ベース・エミッタ
接合の空乏層内に結晶欠陥はほとんど分布しない。よっ
て、空乏層内に分布する結晶欠陥からリーク電流が生じ
ることは抑制される。
【００６１】また、溝は絶縁層に設けられた開口の真下
にのみならず、絶縁層の下側にまで延びている。このよ
うに広い範囲にわたってベース領域の結晶欠陥が溝によ
って除去されている。よって、バイポーラトランジスタ
の動作時などにベース・エミッタ接合の空乏層領域が広
がっても、この空乏層内に含まれる結晶欠陥の数は極め
て少なく抑えられる。したがって、より一層リーク電流
の発生を抑制することが可能となる。
にのみならず、絶縁層の下側にまで延びている。このよ
うに広い範囲にわたってベース領域の結晶欠陥が溝によ
って除去されている。よって、バイポーラトランジスタ
の動作時などにベース・エミッタ接合の空乏層領域が広
がっても、この空乏層内に含まれる結晶欠陥の数は極め
て少なく抑えられる。したがって、より一層リーク電流
の発生を抑制することが可能となる。
【００６２】リーク電流の発生を著しく抑制することが
できるため、ベース・エミッタ接合間に印加される電圧
ＶBEが低くても、ベース電流ＩB の増加は抑えられる。
よって、電圧ＶBEが低くとも、高い電流増幅率ｈFEが得
られる。ゆえに、バイポーラトランジスタを高速で作動
させることが可能となる。
できるため、ベース・エミッタ接合間に印加される電圧
ＶBEが低くても、ベース電流ＩB の増加は抑えられる。
よって、電圧ＶBEが低くとも、高い電流増幅率ｈFEが得
られる。ゆえに、バイポーラトランジスタを高速で作動
させることが可能となる。
【００６３】
【実施例】以下、本発明の実施例について図に基づいて
説明する。
説明する。
【００６４】実施例１ 図１は、本発明の第１の実施例における半導体装置の構
成を概略的に示す断面図である。また、図２は、図１の
領域Ｐ1 を拡大して示す概略断面図である。図１と図２
を参照して、本実施例の半導体装置は、Ｂｉ−ＣＭＯＳ
構造を有している。Ｂｉ−ＣＭＯＳ構造は、同一半導体
基板上にバイポーラトランジスタ領域２０と、ｎＭＯＳ
トランジスタ領域４０と、ｐＭＯＳトランジスタ領域６
０とを有している。本実施例の半導体装置と従来の半導
体装置とは、このバイポーラトランジスタ領域において
異なる。
成を概略的に示す断面図である。また、図２は、図１の
領域Ｐ1 を拡大して示す概略断面図である。図１と図２
を参照して、本実施例の半導体装置は、Ｂｉ−ＣＭＯＳ
構造を有している。Ｂｉ−ＣＭＯＳ構造は、同一半導体
基板上にバイポーラトランジスタ領域２０と、ｎＭＯＳ
トランジスタ領域４０と、ｐＭＯＳトランジスタ領域６
０とを有している。本実施例の半導体装置と従来の半導
体装置とは、このバイポーラトランジスタ領域において
異なる。
【００６５】本実施例のバイポーラトランジスタ領域２
０において、不純物が導入されたｐ - シリコン基板１の
表面上には、ｎ+ 埋込層３が形成されている。ｐ- シリ
コン基板１には、１×１０15〜５×１０15ｃｍ-3の濃度
でｐ型不純物が導入されている。またｎ+ 埋込層３に
は、１０20ｃｍ-3程度の濃度でｎ型不純物が導入されて
いる。このｎ+ 埋込層３の表面上にはｎ- エピタキシャ
ル成長層５とコレクタ引出し用のｎ+ 拡散層７とが形成
されている。このｎ+ 拡散層７には、１０20ｃｍ -3程度
の濃度でｎ型不純物が導入されている。
０において、不純物が導入されたｐ - シリコン基板１の
表面上には、ｎ+ 埋込層３が形成されている。ｐ- シリ
コン基板１には、１×１０15〜５×１０15ｃｍ-3の濃度
でｐ型不純物が導入されている。またｎ+ 埋込層３に
は、１０20ｃｍ-3程度の濃度でｎ型不純物が導入されて
いる。このｎ+ 埋込層３の表面上にはｎ- エピタキシャ
ル成長層５とコレクタ引出し用のｎ+ 拡散層７とが形成
されている。このｎ+ 拡散層７には、１０20ｃｍ -3程度
の濃度でｎ型不純物が導入されている。
【００６６】ｎ- エピタキシャル成長層５の表面には、
ｐ- ベース領域１１とｐ+ 外部ベース領域９とが隣接す
るように形成されている。このｐ- ベース領域１１はｎ
- エピタキシャル成長層５の表面から約０．１〜０．３
μｍの接合深さとなるように形成されている。ｐ- ベー
ス領域１１には、１０18ｃｍ-3程度の濃度で、またｐ +
外部ベース領域９には、１０20ｃｍ-3程度の濃度で、た
とえばＢＦ2 などのｐ型不純物が各々導入されている。
このｐ- ベース領域１１内の表面にはｎ+ エミッタ領域
１３が形成されている。このｎ+ エミッタ領域１３に
は、１０20ｃｍ-3程度の濃度で砒素などのｎ型不純物が
導入されている。
ｐ- ベース領域１１とｐ+ 外部ベース領域９とが隣接す
るように形成されている。このｐ- ベース領域１１はｎ
- エピタキシャル成長層５の表面から約０．１〜０．３
μｍの接合深さとなるように形成されている。ｐ- ベー
ス領域１１には、１０18ｃｍ-3程度の濃度で、またｐ +
外部ベース領域９には、１０20ｃｍ-3程度の濃度で、た
とえばＢＦ2 などのｐ型不純物が各々導入されている。
このｐ- ベース領域１１内の表面にはｎ+ エミッタ領域
１３が形成されている。このｎ+ エミッタ領域１３に
は、１０20ｃｍ-3程度の濃度で砒素などのｎ型不純物が
導入されている。
【００６７】このバイポーラトランジスタ領域２０の表
面を覆うように、シリコン酸化膜などよりなる第１の層
間絶縁層７３がたとえば約２０００Åの膜厚で形成され
ている。この第１の層間絶縁層７３には、ｐ- ベース領
域１１に達する開口７３ａが設けられている。
面を覆うように、シリコン酸化膜などよりなる第１の層
間絶縁層７３がたとえば約２０００Åの膜厚で形成され
ている。この第１の層間絶縁層７３には、ｐ- ベース領
域１１に達する開口７３ａが設けられている。
【００６８】この開口７３ａの真下に位置し、かつ第１
の層間絶縁層７３の下側領域に回り込むようにｐ- ベー
ス領域１１の表面には溝１５が形成されている。この溝
１５の深さｄ1 は、約３６０Åである。この溝１５の側
壁は、溝１５の深さｄ1 と実質的に同じ半径ｒ1 の曲率
をなす形状を有している。それゆえ、この曲率半径ｒ 1
は３６０Åである。
の層間絶縁層７３の下側領域に回り込むようにｐ- ベー
ス領域１１の表面には溝１５が形成されている。この溝
１５の深さｄ1 は、約３６０Åである。この溝１５の側
壁は、溝１５の深さｄ1 と実質的に同じ半径ｒ1 の曲率
をなす形状を有している。それゆえ、この曲率半径ｒ 1
は３６０Åである。
【００６９】開口７３ａの側壁を覆うように、かつ第１
の層間絶縁膜７３の下側に接するようにシリコン酸化膜
もしくはシリコン窒化膜などよりなる側壁絶縁層１７が
形成されている。ｐ- ベース領域１１内であって溝１５
の底壁面には、ｎ+ エミッタ領域１３が形成されてい
る。このｎ+ エミッタ領域１３には、１０20ｃｍ-3程度
の濃度で、砒素などのｎ型不純物が導入されている。
の層間絶縁膜７３の下側に接するようにシリコン酸化膜
もしくはシリコン窒化膜などよりなる側壁絶縁層１７が
形成されている。ｐ- ベース領域１１内であって溝１５
の底壁面には、ｎ+ エミッタ領域１３が形成されてい
る。このｎ+ エミッタ領域１３には、１０20ｃｍ-3程度
の濃度で、砒素などのｎ型不純物が導入されている。
【００７０】ｎ+ エミッタ領域１３に接するようにエミ
ッタ電極１９が側壁絶縁層１７および第１の層間絶縁膜
７３上に形成されている。このエミッタ電極１９は、砒
素が注入されたドープト多結晶シリコン膜よりなってい
る。
ッタ電極１９が側壁絶縁層１７および第１の層間絶縁膜
７３上に形成されている。このエミッタ電極１９は、砒
素が注入されたドープト多結晶シリコン膜よりなってい
る。
【００７１】このエミッタ電極１９を覆うようにたとえ
ばシリコン酸化膜よりなる第２の層間絶縁層７５が第１
の層間絶縁層７３上に形成されている。この第２の層間
絶縁層７５には、エミッタ電極１９に達するコンタクト
ホール７５ａが形成されている。このコンタクトホール
７５ａを通じてエミッタ電極１９と接するようにアルミ
ニウム配線層８１ａが形成されている。
ばシリコン酸化膜よりなる第２の層間絶縁層７５が第１
の層間絶縁層７３上に形成されている。この第２の層間
絶縁層７５には、エミッタ電極１９に達するコンタクト
ホール７５ａが形成されている。このコンタクトホール
７５ａを通じてエミッタ電極１９と接するようにアルミ
ニウム配線層８１ａが形成されている。
【００７２】また第１および第２の層間絶縁層７３、７
５には、ｐ+ 外部ベース領域９とｎ + 拡散層７とに達す
るコンタクトホール７５ｂ、７５ｃが各々形成されてい
る。この各コンタクトホール７５ｂ、７５ｃを通じて、
各々ｐ+ 外部ベース領域９、ｎ+ 拡散層７に接するよう
にアルミニウム配線層８１ｂ、８１ｃが形成されてい
る。
５には、ｐ+ 外部ベース領域９とｎ + 拡散層７とに達す
るコンタクトホール７５ｂ、７５ｃが各々形成されてい
る。この各コンタクトホール７５ｂ、７５ｃを通じて、
各々ｐ+ 外部ベース領域９、ｎ+ 拡散層７に接するよう
にアルミニウム配線層８１ｂ、８１ｃが形成されてい
る。
【００７３】これ以外のｎＭＯＳトランジスタ４０およ
びｐＭＯＳトランジスタ６０は従来の半導体装置の構成
とほぼ同様であるため、その説明は省略する。
びｐＭＯＳトランジスタ６０は従来の半導体装置の構成
とほぼ同様であるため、その説明は省略する。
【００７４】なお、ｎ+ 埋込層５１は１０20ｃｍ-3、ｐ
- ウェル領域３３は１０16ｃｍ-3程度、ｎ- ウェル領域
５３は１０16ｃｍ-3程度の濃度となるように各々ｎ型、
ｐ型の不純物が導入されている。
- ウェル領域３３は１０16ｃｍ-3程度、ｎ- ウェル領域
５３は１０16ｃｍ-3程度の濃度となるように各々ｎ型、
ｐ型の不純物が導入されている。
【００７５】また比較的低濃度の不純物領域３５ａには
１０17〜１０18ｃｍ-3程度、比較的高濃度の不純物領域
３５ｂには１０20ｃｍ-3程度の濃度となるように各々ｎ
型不純物が導入されている。
１０17〜１０18ｃｍ-3程度、比較的高濃度の不純物領域
３５ｂには１０20ｃｍ-3程度の濃度となるように各々ｎ
型不純物が導入されている。
【００７６】またｐ+ ソース／ドレイン領域５５には、
１０20ｃｍ-3程度の濃度となるようにｐ型不純物が導入
されている。
１０20ｃｍ-3程度の濃度となるようにｐ型不純物が導入
されている。
【００７７】次に、本実施例の半導体装置の製造方法に
ついて説明する。図３〜図８は、本発明の第１の実施例
における半導体装置の製造方法を工程順に示す概略断面
図である。本実施例の製造方法は、まず従来の図３５〜
図４８に示す工程を経る。次に図４８を参照して、レジ
ストパターン９１ｇをマスクとしてｐ- ベース領域５１
１に等方性エッチングが施される。この等方性エッチン
グは、ＮＦ3 とＨｅとを各々５ｓｃｃｍと２００ｓｃｃ
ｍとの分圧で混合したガスを用い、このガスをチャンバ
内全体で１Ｔｏｒｒとし、出力を５０Ｗとした条件下で
行なわれる。このエッチングにおける被エッチング膜
（ｐ- ベース領域１７）のエッチングレートは約５Å／
秒である。
ついて説明する。図３〜図８は、本発明の第１の実施例
における半導体装置の製造方法を工程順に示す概略断面
図である。本実施例の製造方法は、まず従来の図３５〜
図４８に示す工程を経る。次に図４８を参照して、レジ
ストパターン９１ｇをマスクとしてｐ- ベース領域５１
１に等方性エッチングが施される。この等方性エッチン
グは、ＮＦ3 とＨｅとを各々５ｓｃｃｍと２００ｓｃｃ
ｍとの分圧で混合したガスを用い、このガスをチャンバ
内全体で１Ｔｏｒｒとし、出力を５０Ｗとした条件下で
行なわれる。このエッチングにおける被エッチング膜
（ｐ- ベース領域１７）のエッチングレートは約５Å／
秒である。
【００７８】図３を参照して、この等方性エッチングに
より、開口７３ａの下側に位置するｐ- ベース領域１１
の表面に深さ約３６０Åの溝１５が形成される。また、
この溝１５は、第１の層間絶縁層７３の下側に回り込む
ように形成される。この後、レジストパターン９１ａが
除去される。
より、開口７３ａの下側に位置するｐ- ベース領域１１
の表面に深さ約３６０Åの溝１５が形成される。また、
この溝１５は、第１の層間絶縁層７３の下側に回り込む
ように形成される。この後、レジストパターン９１ａが
除去される。
【００７９】図４を参照して、表面全面にたとえば２０
００Å程度のシリコン酸化膜などよりなる絶縁層が形成
される。この絶縁層全面にｐ- ベース領域１１の表面が
露出するまで異方性のドライエッチングが行なわれる。
これにより、開口７３ａの側壁を覆い、かつ第１の層間
絶縁層７３の下側に接する側壁絶縁層１７が形成され
る。また側壁絶縁層１７から溝１５の一部底壁が露出す
る。
００Å程度のシリコン酸化膜などよりなる絶縁層が形成
される。この絶縁層全面にｐ- ベース領域１１の表面が
露出するまで異方性のドライエッチングが行なわれる。
これにより、開口７３ａの側壁を覆い、かつ第１の層間
絶縁層７３の下側に接する側壁絶縁層１７が形成され
る。また側壁絶縁層１７から溝１５の一部底壁が露出す
る。
【００８０】図５を参照して、その溝１５の底壁に接す
るように全面にたとえばＬＰＣＶＤ法により２０００Å
程度の膜厚で多結晶シリコン膜１９ａが形成される。こ
の多結晶シリコン膜１９ａ全面に砒素が約６０ｋｅＶで
５．０×１０15ｃｍ-2のドーズ量で注入される。この
後、たとえば８００〜８５０℃の温度で約３０分程度の
熱処理が施される。この熱処理により多結晶シリコン膜
１９ａ中の砒素がｐ- ベース領域１１中に拡散させられ
る。
るように全面にたとえばＬＰＣＶＤ法により２０００Å
程度の膜厚で多結晶シリコン膜１９ａが形成される。こ
の多結晶シリコン膜１９ａ全面に砒素が約６０ｋｅＶで
５．０×１０15ｃｍ-2のドーズ量で注入される。この
後、たとえば８００〜８５０℃の温度で約３０分程度の
熱処理が施される。この熱処理により多結晶シリコン膜
１９ａ中の砒素がｐ- ベース領域１１中に拡散させられ
る。
【００８１】図６を参照して、この不純物の拡散によ
り、ｐ- ベース領域１１内であって溝１５の底壁にはｎ
+ エミッタ領域１３が形成される。この後、多結晶シリ
コン膜１９ａが写真製版技術およびエッチング技術によ
り所望の形状にパターニングされる。これにより、ドー
プト多結晶シリコン膜よりなるエミッタ電極１９が形成
される。
り、ｐ- ベース領域１１内であって溝１５の底壁にはｎ
+ エミッタ領域１３が形成される。この後、多結晶シリ
コン膜１９ａが写真製版技術およびエッチング技術によ
り所望の形状にパターニングされる。これにより、ドー
プト多結晶シリコン膜よりなるエミッタ電極１９が形成
される。
【００８２】図７を参照して、エミッタ電極１９を覆う
ように第１の層間絶縁層７１の表面全面に第２の層間絶
縁層７５が形成される。この第２の層間絶縁層７５に、
写真製版技術およびエッチング技術によりコンタクトホ
ール７５ａ、７５ｂ、７５ｃ、７５ｄ、７５ｅが形成さ
れる。
ように第１の層間絶縁層７１の表面全面に第２の層間絶
縁層７５が形成される。この第２の層間絶縁層７５に、
写真製版技術およびエッチング技術によりコンタクトホ
ール７５ａ、７５ｂ、７５ｃ、７５ｄ、７５ｅが形成さ
れる。
【００８３】図８を参照して、コンタクトホール７５
ａ、７５ｂ、７５ｃ、７５ｄ、７５ｅを通じて下層の各
導電領域などに接するようにアルミニウム配線層８１
ａ、８１ｂ、８１ｃ、８１ｄ、８１ｅが各々形成され
る。
ａ、７５ｂ、７５ｃ、７５ｄ、７５ｅを通じて下層の各
導電領域などに接するようにアルミニウム配線層８１
ａ、８１ｂ、８１ｃ、８１ｄ、８１ｅが各々形成され
る。
【００８４】上述したように図４６に示すｐ- ベース領
域５１１形成時のイオン注入工程でｐ- ベース領域５１
１、ｐ+ 外部ベース領域５０９の表面近傍に多数の結晶
欠陥が生じる。この結晶欠陥は、注入時の射影飛程度
（Ｒｐ）の約８０％程度のところにピークを持つ分布を
示す。すなわち、図９を参照して、注入された不純物イ
オンの分布（実線）をガウス分布と仮定すると、結晶欠
陥の分布（一点鎖線）は射影飛程度（Ｒｐ）の約８０％
程度のところにピークをもつガウス分布を示す。なお、
図９では縦軸は規格化濃度（Normalized Concentratio
n）を示し、横軸は基板表面からの深さＸを示してい
る。
域５１１形成時のイオン注入工程でｐ- ベース領域５１
１、ｐ+ 外部ベース領域５０９の表面近傍に多数の結晶
欠陥が生じる。この結晶欠陥は、注入時の射影飛程度
（Ｒｐ）の約８０％程度のところにピークを持つ分布を
示す。すなわち、図９を参照して、注入された不純物イ
オンの分布（実線）をガウス分布と仮定すると、結晶欠
陥の分布（一点鎖線）は射影飛程度（Ｒｐ）の約８０％
程度のところにピークをもつガウス分布を示す。なお、
図９では縦軸は規格化濃度（Normalized Concentratio
n）を示し、横軸は基板表面からの深さＸを示してい
る。
【００８５】ガウス分布では図１０に示すように、／Ｘ
（平均値）±σ（偏差）の領域（斜線で示す領域）内に
約６８％が分布する。このためΔＲｐをＲｐの偏差とし
て、図９に示す（Ｒｐ＋ΔＲｐ）×０．８の深さだけエ
ッチングして溝を形成すれば、結晶欠陥全体の８４％を
除去することが可能である。
（平均値）±σ（偏差）の領域（斜線で示す領域）内に
約６８％が分布する。このためΔＲｐをＲｐの偏差とし
て、図９に示す（Ｒｐ＋ΔＲｐ）×０．８の深さだけエ
ッチングして溝を形成すれば、結晶欠陥全体の８４％を
除去することが可能である。
【００８６】つまり、（Ｒｐ＋ΔＲｐ）×０．８の深さ
までエッチングすることで、深さＸ＝（Ｒｐ−ΔＲｐ）
×０．８〜（Ｒｐ＋ΔＲｐ）×０．８に分布する欠陥の
みならず、深さＸ＝０〜（Ｒｐ−ΔＲｐ）×０．８に分
布する欠陥も除去される。このため、全体に対して、６
８＋（１００−６８）／２＝８４（％）だけの欠陥を除
去することが可能である。
までエッチングすることで、深さＸ＝（Ｒｐ−ΔＲｐ）
×０．８〜（Ｒｐ＋ΔＲｐ）×０．８に分布する欠陥の
みならず、深さＸ＝０〜（Ｒｐ−ΔＲｐ）×０．８に分
布する欠陥も除去される。このため、全体に対して、６
８＋（１００−６８）／２＝８４（％）だけの欠陥を除
去することが可能である。
【００８７】なお、ここでは平均値を便宜上、／Ｘで示
している。たとえばＢＦ2 の注入エネルギーが４０ｋｅ
Ｖ（Ｒｐ＝３００Å，ΔＲｐ＝１５３Å）の場合、約３
６０Åエッチングすれば８０％程度の結晶欠陥を除去す
ることができる。この場合、エミッタ面積が１×６μｍ
2 のバイポーラトランジスタであれば、ＶBE＝０．２Ｖ
におけるベース電流のリーク成分を１ｐＡ以下とするこ
とができる。
している。たとえばＢＦ2 の注入エネルギーが４０ｋｅ
Ｖ（Ｒｐ＝３００Å，ΔＲｐ＝１５３Å）の場合、約３
６０Åエッチングすれば８０％程度の結晶欠陥を除去す
ることができる。この場合、エミッタ面積が１×６μｍ
2 のバイポーラトランジスタであれば、ＶBE＝０．２Ｖ
におけるベース電流のリーク成分を１ｐＡ以下とするこ
とができる。
【００８８】このように所定深さを有する溝１５を設け
て、その溝１５の底壁にｎ+ エミッタ領域１３を設ける
こととしたため、結晶欠陥の分布によるリーク電流を著
しく抑制することが可能となる。
て、その溝１５の底壁にｎ+ エミッタ領域１３を設ける
こととしたため、結晶欠陥の分布によるリーク電流を著
しく抑制することが可能となる。
【００８９】なお、ｐ- ベース領域１１の表面の結晶欠
陥を除去するには、図４８に示すプロセスからｐ- ベー
ス領域５１１に異方性エッチングを施して図１１に示す
溝１５ａを形成することも考えられる。この場合の半導
体装置の構成では、図１２に示すように溝１５ａの底壁
面と側面とが略直角をなす形状を有する。
陥を除去するには、図４８に示すプロセスからｐ- ベー
ス領域５１１に異方性エッチングを施して図１１に示す
溝１５ａを形成することも考えられる。この場合の半導
体装置の構成では、図１２に示すように溝１５ａの底壁
面と側面とが略直角をなす形状を有する。
【００９０】等方性エッチングにより溝を形成する本実
施例の構成（図１）は、異方性エッチングにより溝を形
成する構成（図１２）に比較して以下の利点を有する。
施例の構成（図１）は、異方性エッチングにより溝を形
成する構成（図１２）に比較して以下の利点を有する。
【００９１】図１３は、図１２のＰ11を拡大して示す概
略断面図であり、図１４は、図１のＰ1 を拡大して示す
概略断面図である。
略断面図であり、図１４は、図１のＰ1 を拡大して示す
概略断面図である。
【００９２】まず図１３を参照して、異方性エッチング
により溝１５ａを形成した場合、ベース・エミッタ接合
から結晶欠陥９５が形成される領域までの横方向の寸法
Ｌ0は比較的小さい。このため、バイポーラトランジス
タの動作時にベース・エミッタ接合部における空乏層が
広がると、欠陥９５が空乏層内に取り込まれる恐れが高
い。
により溝１５ａを形成した場合、ベース・エミッタ接合
から結晶欠陥９５が形成される領域までの横方向の寸法
Ｌ0は比較的小さい。このため、バイポーラトランジス
タの動作時にベース・エミッタ接合部における空乏層が
広がると、欠陥９５が空乏層内に取り込まれる恐れが高
い。
【００９３】これに対して、等方性エッチングにより溝
１５を形成した場合に、溝１５は、第１の層間絶縁層７
３の下側領域にまで回り込む形状を有する。このため、
ベース・エミッタ接合から欠陥９５の分布領域までの横
方向の寸法（Ｌ1 ＋Ｌ2 ）は比較的大きくなる。すなわ
ち、溝１５が第１の層間絶縁層７３の下側に回り込んだ
寸法Ｌ2 分だけ図１３の寸法Ｌ0 に比較して大きくなっ
ている。このため、バイポーラトランジスタの動作時に
おいてベース・エミッタ接合部の空乏層が広がったとし
ても、その空乏層内に欠陥９５が取り込まれ難くなる。
したがって、空乏層内に結晶欠陥９５が分布することに
よって生ずるリーク電流の発生はより一層抑制され得
る。
１５を形成した場合に、溝１５は、第１の層間絶縁層７
３の下側領域にまで回り込む形状を有する。このため、
ベース・エミッタ接合から欠陥９５の分布領域までの横
方向の寸法（Ｌ1 ＋Ｌ2 ）は比較的大きくなる。すなわ
ち、溝１５が第１の層間絶縁層７３の下側に回り込んだ
寸法Ｌ2 分だけ図１３の寸法Ｌ0 に比較して大きくなっ
ている。このため、バイポーラトランジスタの動作時に
おいてベース・エミッタ接合部の空乏層が広がったとし
ても、その空乏層内に欠陥９５が取り込まれ難くなる。
したがって、空乏層内に結晶欠陥９５が分布することに
よって生ずるリーク電流の発生はより一層抑制され得
る。
【００９４】図４８と図３に示すプロセスにおけるＮＦ
3 ガスを用いた等方性エッチングは、プラズマ中のフッ
素（Ｆ）ラジカルによるケミカルエッチングである。こ
のエッチングは化学的反応によるエッチングであるた
め、イオン注入のように物理的注入に比較して被エッチ
ング面の損傷は低く抑えることができる。それゆえ、こ
の等方性エッチング時には、ｐ- ベース領域１１の表面
にはほとんど結晶欠陥は導入されない。
3 ガスを用いた等方性エッチングは、プラズマ中のフッ
素（Ｆ）ラジカルによるケミカルエッチングである。こ
のエッチングは化学的反応によるエッチングであるた
め、イオン注入のように物理的注入に比較して被エッチ
ング面の損傷は低く抑えることができる。それゆえ、こ
の等方性エッチング時には、ｐ- ベース領域１１の表面
にはほとんど結晶欠陥は導入されない。
【００９５】上記の等方性エッチングは、損傷を低く抑
えることを考慮すると本来はウェットエッチングが好ま
しい。しかしウェットエッチングはエッチングの制御性
が良好でない。このため、ここではウェットエッチング
に代えて上記のＮＦ3 ガスを用いた等方性のドライエッ
チングが用いられる。
えることを考慮すると本来はウェットエッチングが好ま
しい。しかしウェットエッチングはエッチングの制御性
が良好でない。このため、ここではウェットエッチング
に代えて上記のＮＦ3 ガスを用いた等方性のドライエッ
チングが用いられる。
【００９６】実施例２ 図１５は、本発明の第２の実施例における半導体装置の
構成を概略的に示す断面図である。また図１６は、図１
５のＰ2 領域を拡大して示す概略断面図である。
構成を概略的に示す断面図である。また図１６は、図１
５のＰ2 領域を拡大して示す概略断面図である。
【００９７】図１５と図１６を参照して、本実施例の半
導体装置は、第１の実施例と比較して特にバイポーラト
ランジスタ領域の構成が異なる。本実施例のバイポーラ
トランジスタ領域２２０は、いわゆるダブルポリシリコ
ン型のバイポーラトランジスタを有している。
導体装置は、第１の実施例と比較して特にバイポーラト
ランジスタ領域の構成が異なる。本実施例のバイポーラ
トランジスタ領域２２０は、いわゆるダブルポリシリコ
ン型のバイポーラトランジスタを有している。
【００９８】このバイポーラトランジスタ領域２２０に
おいて、不純物が導入されたｐ- シリコン基板１の表面
上にはｎ+ 埋込層３が形成されている。このｎ+ 埋込層
３には、１０20ｃｍ-3程度の濃度でｎ型不純物が導入さ
れている。このｎ+ 埋込層３の表面上にはｎ- エピタキ
シャル成長層５とコレクタ引出し用のｎ+ 拡散層７とが
形成されている。このｎ- エピタキシャル成長層５に
は、１０16ｃｍ-3程度の濃度で、ｎ+ 拡散層７には、１
０20ｃｍ-3程度の濃度でｎ型不純物が導入されている。
おいて、不純物が導入されたｐ- シリコン基板１の表面
上にはｎ+ 埋込層３が形成されている。このｎ+ 埋込層
３には、１０20ｃｍ-3程度の濃度でｎ型不純物が導入さ
れている。このｎ+ 埋込層３の表面上にはｎ- エピタキ
シャル成長層５とコレクタ引出し用のｎ+ 拡散層７とが
形成されている。このｎ- エピタキシャル成長層５に
は、１０16ｃｍ-3程度の濃度で、ｎ+ 拡散層７には、１
０20ｃｍ-3程度の濃度でｎ型不純物が導入されている。
【００９９】ｎ- エピタキシャル成長層５の表面には、
ｐ- ベース領域２１１とｐ+ 外部ベース領域２０９とが
各々隣接するように形成されている。このｐ- ベース領
域２１１はｎ- エピタキシャル成長層５の表面から約
０．１〜０．３μｍの接合深さとなるように形成されて
いる。ｐ+ 外部ベース領域２０９には、１０20ｃｍ-3程
度の濃度で、ｐ- ベース領域２１１には、１０18ｃｍ-3
程度の濃度でｐ型不純物が各々導入されている。
ｐ- ベース領域２１１とｐ+ 外部ベース領域２０９とが
各々隣接するように形成されている。このｐ- ベース領
域２１１はｎ- エピタキシャル成長層５の表面から約
０．１〜０．３μｍの接合深さとなるように形成されて
いる。ｐ+ 外部ベース領域２０９には、１０20ｃｍ-3程
度の濃度で、ｐ- ベース領域２１１には、１０18ｃｍ-3
程度の濃度でｐ型不純物が各々導入されている。
【０１００】バイポーラトランジスタ領域２２０上に
は、３００Å程度の膜厚を有するようにシリコン酸化膜
２１９が形成されている。このシリコン酸化膜２１９に
は、ｐ + 外部ベース領域２０９とｐ- ベース領域２１１
とに達する孔２１９ａが形成されている。この孔２１９
ａを通じてｐ+ 外部ベース領域２０９と接するように外
部ベース引出し電極２２１が２０００Å程度の膜厚で形
成されている。この外部ベース引出し電極２２１は、Ｂ
Ｆ2 が注入されたドープト多結晶シリコンよりなってい
る。
は、３００Å程度の膜厚を有するようにシリコン酸化膜
２１９が形成されている。このシリコン酸化膜２１９に
は、ｐ + 外部ベース領域２０９とｐ- ベース領域２１１
とに達する孔２１９ａが形成されている。この孔２１９
ａを通じてｐ+ 外部ベース領域２０９と接するように外
部ベース引出し電極２２１が２０００Å程度の膜厚で形
成されている。この外部ベース引出し電極２２１は、Ｂ
Ｆ2 が注入されたドープト多結晶シリコンよりなってい
る。
【０１０１】この外部ベース引出し電極２２１上には２
０００Å程度の膜厚でシリコン酸化膜２２３が形成され
ている。また外部ベース引出し電極２２１の側面を覆う
ように第１の側壁絶縁層２１７がシリコン酸化膜、シリ
コン窒化膜などにより形成されている。
０００Å程度の膜厚でシリコン酸化膜２２３が形成され
ている。また外部ベース引出し電極２２１の側面を覆う
ように第１の側壁絶縁層２１７がシリコン酸化膜、シリ
コン窒化膜などにより形成されている。
【０１０２】主に図１６を参照して、第１の側壁絶縁層
２１７の開口２０９ａの真下に位置し、かつ第１の側壁
絶縁層２１７の下側に延在するように溝２１５が形成さ
れている。溝２１５の深さｄ2 は、３６０Å程度であ
る。また溝２１５の側壁は、溝２１５の深さｄ2 と実質
的に同じ半径ｒ2 の曲率をなす形状を有している。それ
ゆえ、この曲率半径ｒ2 は３６０Åである。
２１７の開口２０９ａの真下に位置し、かつ第１の側壁
絶縁層２１７の下側に延在するように溝２１５が形成さ
れている。溝２１５の深さｄ2 は、３６０Å程度であ
る。また溝２１５の側壁は、溝２１５の深さｄ2 と実質
的に同じ半径ｒ2 の曲率をなす形状を有している。それ
ゆえ、この曲率半径ｒ2 は３６０Åである。
【０１０３】第１の側壁絶縁層２１７の側壁および下側
に接するように第２の側壁絶縁層２２５がシリコン酸化
膜、シリコン窒化膜などにより形成されている。ｐ- ベ
ース領域２１１内であって、溝２１５の底壁にはｎ+ エ
ミッタ領域２１３が形成されている。このｎ+ エミッタ
領域２１３には、１０20ｃｍ-3程度の濃度でｎ型不純物
が導入されている。
に接するように第２の側壁絶縁層２２５がシリコン酸化
膜、シリコン窒化膜などにより形成されている。ｐ- ベ
ース領域２１１内であって、溝２１５の底壁にはｎ+ エ
ミッタ領域２１３が形成されている。このｎ+ エミッタ
領域２１３には、１０20ｃｍ-3程度の濃度でｎ型不純物
が導入されている。
【０１０４】このｎ+ エミッタ領域２１３に接するよう
に第２の側壁絶縁層２２５、シリコン酸化膜２２３上に
エミッタ電極２１９が形成されている。このエミッタ電
極２１９は、砒素が導入されたドープト多結晶シリコン
膜よりなっている。
に第２の側壁絶縁層２２５、シリコン酸化膜２２３上に
エミッタ電極２１９が形成されている。このエミッタ電
極２１９は、砒素が導入されたドープト多結晶シリコン
膜よりなっている。
【０１０５】エミッタ電極２１９を覆うように層間絶縁
層７５が形成されている。層間絶縁層７５には、エミッ
タ電極２１９に達するコンタクトホール７５ａが形成さ
れている。このコンタクトホール７５ａを通じてエミッ
タ電極２１９に接するようにアルミニウム配線層８１ａ
が形成されている。
層７５が形成されている。層間絶縁層７５には、エミッ
タ電極２１９に達するコンタクトホール７５ａが形成さ
れている。このコンタクトホール７５ａを通じてエミッ
タ電極２１９に接するようにアルミニウム配線層８１ａ
が形成されている。
【０１０６】また層間絶縁層７５と絶縁層２２３には、
外部ベース引出し電極２２１に達するコンタクトホール
７５ｂが形成されている。このコンタクトホール７５ｂ
を通じて外部ベース引出し電極２２１に接するようにア
ルミニウム配線層８１ｂが形成されている。
外部ベース引出し電極２２１に達するコンタクトホール
７５ｂが形成されている。このコンタクトホール７５ｂ
を通じて外部ベース引出し電極２２１に接するようにア
ルミニウム配線層８１ｂが形成されている。
【０１０７】層間絶縁層７５と絶縁層２１９とには、ｎ
+ 拡散層７に達するコンタクトホール７５ｃが形成され
ている。このコンタクトホール７５ｃを通じてｎ+ 拡散
層７に接するようにアルミニウム配線層８１ｃが形成さ
れている。
+ 拡散層７に達するコンタクトホール７５ｃが形成され
ている。このコンタクトホール７５ｃを通じてｎ+ 拡散
層７に接するようにアルミニウム配線層８１ｃが形成さ
れている。
【０１０８】ｎＭＯＳトランジスタ領域４０とｐＭＯＳ
トランジスタ領域６０とは、第１の実施例と比較して絶
縁層の構成が異なる。すなわち、第１の実施例では、図
１に示すように第１および第２の層間絶縁層７３、７５
が表面上を覆っている。これに対して本実施例では、ｎ
ＭＯＳトランジスタ３０とｐＭＯＳトランジスタ５０と
は、絶縁層２１９と層間絶縁層７５とにより覆われてい
る。
トランジスタ領域６０とは、第１の実施例と比較して絶
縁層の構成が異なる。すなわち、第１の実施例では、図
１に示すように第１および第２の層間絶縁層７３、７５
が表面上を覆っている。これに対して本実施例では、ｎ
ＭＯＳトランジスタ３０とｐＭＯＳトランジスタ５０と
は、絶縁層２１９と層間絶縁層７５とにより覆われてい
る。
【０１０９】なお、これ以外の構成についてはほぼ同様
であるためその説明は省略する。次に、本実施例の製造
方法について説明する。
であるためその説明は省略する。次に、本実施例の製造
方法について説明する。
【０１１０】図１７〜図２８は、本発明の第２の実施例
における半導体装置の製造方法を工程順に示す概略断面
図である。本実施例の製造方法は、まず図３５〜図４４
の工程を経る。
における半導体装置の製造方法を工程順に示す概略断面
図である。本実施例の製造方法は、まず図３５〜図４４
の工程を経る。
【０１１１】この後図１７を参照して、表面全面にフォ
トレジストが塗布され、露光・現像される。これによ
り、ｐＭＯＳトランジスタ領域を露出するレジストパタ
ーン９１ｂが形成される。レジストパターン９１ｂをマ
スクとして、たとえばＢＦ2 が５０ｋｅＶで１．０×１
０15〜５．０×１０15ｃｍ-2のドーズ量で注入される。
これにより、ｎ- ウェル領域５３の表面に１対のｐ+ ソ
ース／ドレイン領域５５が形成される。この１対のｐ+
ソース／ドレイン領域５５とゲート酸化膜５７とゲート
電極５９とによりｐＭＯＳトランジスタ５０が構成され
る。この後、レジストパターン９１ｂが除去される。
トレジストが塗布され、露光・現像される。これによ
り、ｐＭＯＳトランジスタ領域を露出するレジストパタ
ーン９１ｂが形成される。レジストパターン９１ｂをマ
スクとして、たとえばＢＦ2 が５０ｋｅＶで１．０×１
０15〜５．０×１０15ｃｍ-2のドーズ量で注入される。
これにより、ｎ- ウェル領域５３の表面に１対のｐ+ ソ
ース／ドレイン領域５５が形成される。この１対のｐ+
ソース／ドレイン領域５５とゲート酸化膜５７とゲート
電極５９とによりｐＭＯＳトランジスタ５０が構成され
る。この後、レジストパターン９１ｂが除去される。
【０１１２】図１８を参照して、表面全面にＬＰＣＶＤ
法により３００Å程度の膜厚で、たとえばシリコン酸化
膜よりなる絶縁膜２１９が形成される。この絶縁膜２１
９には、たとえばＲＩＥにより所定の領域に開口２１９
ａが形成される。開口２１９ａからはｎ- エピタキシャ
ル成長層５の一部表面が露出する。
法により３００Å程度の膜厚で、たとえばシリコン酸化
膜よりなる絶縁膜２１９が形成される。この絶縁膜２１
９には、たとえばＲＩＥにより所定の領域に開口２１９
ａが形成される。開口２１９ａからはｎ- エピタキシャ
ル成長層５の一部表面が露出する。
【０１１３】図１９を参照して、表面全面にＬＰＣＶＤ
法により２０００Å程度の膜厚で多結晶シリコン膜２２
１ａが形成される。この多結晶シリコン膜２２１ａの全
面にたとえばＢＦ2 が約４０ｋｅＶで４．０×１０15ｃ
ｍ-2程度のドーズ量で注入される。このドープト多結晶
シリコン膜２２１ａの表面全面に２０００Å程度の膜厚
でたとえばシリコン酸化膜よりなる絶縁膜２２３ａが形
成される。この後、絶縁膜２２３ａとドープト多結晶シ
リコン膜２２１ａとに、写真製版技術およびエッチング
技術によりパターニングが施される。
法により２０００Å程度の膜厚で多結晶シリコン膜２２
１ａが形成される。この多結晶シリコン膜２２１ａの全
面にたとえばＢＦ2 が約４０ｋｅＶで４．０×１０15ｃ
ｍ-2程度のドーズ量で注入される。このドープト多結晶
シリコン膜２２１ａの表面全面に２０００Å程度の膜厚
でたとえばシリコン酸化膜よりなる絶縁膜２２３ａが形
成される。この後、絶縁膜２２３ａとドープト多結晶シ
リコン膜２２１ａとに、写真製版技術およびエッチング
技術によりパターニングが施される。
【０１１４】図２０を参照して、このパターニングによ
り、開口２１９ａを通じてｎ- エピタキシャル成長層５
の一部表面と接するように外部ベース引出し電極２２１
が形成される。また外部ベース引出し電極２２１上には
絶縁膜２２３が形成される。なお、このエッチングによ
り、ｎ- エピタキシャル成長層５の一部表面が約３００
Å程度エッチングされ、溝２２７が形成される。
り、開口２１９ａを通じてｎ- エピタキシャル成長層５
の一部表面と接するように外部ベース引出し電極２２１
が形成される。また外部ベース引出し電極２２１上には
絶縁膜２２３が形成される。なお、このエッチングによ
り、ｎ- エピタキシャル成長層５の一部表面が約３００
Å程度エッチングされ、溝２２７が形成される。
【０１１５】図２１を参照して、たとえば約８００℃の
温度で３０分間の熱処理が施される。この熱処理によ
り、外部ベース引出し電極２２１中のボロンがｎ- エピ
タキシャル成長層５に拡散する。これにより、ｎ- エピ
タキシャル成長層５の表面であって、外部ベース引出し
電極２２１と接する領域にはｐ+ 外部ベース領域２０９
が形成される。
温度で３０分間の熱処理が施される。この熱処理によ
り、外部ベース引出し電極２２１中のボロンがｎ- エピ
タキシャル成長層５に拡散する。これにより、ｎ- エピ
タキシャル成長層５の表面であって、外部ベース引出し
電極２２１と接する領域にはｐ+ 外部ベース領域２０９
が形成される。
【０１１６】図２２を参照して、たとえばＢＦ2 が約４
０ｋｅＶで１．０×１０14ｃｍ-2程度のドーズ量で注入
される。この後、たとえば約８００℃の温度で３０分間
の熱処理が施される。このイオン注入と熱処理とにより
ｐ+ 外部ベース領域２０９と隣接するようにｐ- ベース
領域２１１が溝２２７の底部に形成される。このｐ-ベ
ース領域２１１の接合深さは溝２２７の表面から０．１
〜０．３μｍ程度となる。
０ｋｅＶで１．０×１０14ｃｍ-2程度のドーズ量で注入
される。この後、たとえば約８００℃の温度で３０分間
の熱処理が施される。このイオン注入と熱処理とにより
ｐ+ 外部ベース領域２０９と隣接するようにｐ- ベース
領域２１１が溝２２７の底部に形成される。このｐ-ベ
ース領域２１１の接合深さは溝２２７の表面から０．１
〜０．３μｍ程度となる。
【０１１７】図２３を参照して、表面全面に絶縁層が形
成された後、この絶縁層の全面に異方性エッチングが施
される。これにより、外部ベース引出し電極２２１の側
面を覆うように第１の側壁絶縁層２１７が形成される。
この第１の側壁絶縁層２１７によって形状が規定される
開口２０９ａからは、ｐ- ベース領域２１１の一部表面
が露出する。
成された後、この絶縁層の全面に異方性エッチングが施
される。これにより、外部ベース引出し電極２２１の側
面を覆うように第１の側壁絶縁層２１７が形成される。
この第１の側壁絶縁層２１７によって形状が規定される
開口２０９ａからは、ｐ- ベース領域２１１の一部表面
が露出する。
【０１１８】図２４を参照して、絶縁膜２１９、２２３
および第１の側壁絶縁層２１７のマスクとして、ｐ- ベ
ース領域２１１に等方性エッチングが施される。
および第１の側壁絶縁層２１７のマスクとして、ｐ- ベ
ース領域２１１に等方性エッチングが施される。
【０１１９】この等方性エッチングは、たとえばＮＦ3
とＨｅとを５ｓｃｃｍと２００ｓｃｃｍとの分圧で混合
したガスを用い、チャンバ内全体のガス圧を１Ｔｏｒｒ
とし、出力を５０Ｗとした条件で行なわれる。このエッ
チング条件におけるｐ- ベース領域２１１のエッチング
レートは約５Å／秒である。
とＨｅとを５ｓｃｃｍと２００ｓｃｃｍとの分圧で混合
したガスを用い、チャンバ内全体のガス圧を１Ｔｏｒｒ
とし、出力を５０Ｗとした条件で行なわれる。このエッ
チング条件におけるｐ- ベース領域２１１のエッチング
レートは約５Å／秒である。
【０１２０】この等方性ドライエッチングにより、ｐ-
ベース領域２１１の表面は約３６０Åエッチングされ
る。このエッチングは等方性エッチングであるため、溝
２１５は、第１の側壁絶縁層２１７の下側にも回り込
む。
ベース領域２１１の表面は約３６０Åエッチングされ
る。このエッチングは等方性エッチングであるため、溝
２１５は、第１の側壁絶縁層２１７の下側にも回り込
む。
【０１２１】図２５を参照して、表面全面に絶縁膜が形
成された後、この絶縁膜の全面に異方性エッチングが施
される。これにより、第１の側壁絶縁層２１７の側壁を
覆うように、かつｐ- ベース領域２１１の一部表面を露
出するように第２の側壁絶縁層２２５が形成される。
成された後、この絶縁膜の全面に異方性エッチングが施
される。これにより、第１の側壁絶縁層２１７の側壁を
覆うように、かつｐ- ベース領域２１１の一部表面を露
出するように第２の側壁絶縁層２２５が形成される。
【０１２２】図２６を参照して、表面全面に、たとえば
ＬＰＣＶＤ法により２０００Å程度の膜厚で多結晶シリ
コン膜が形成される。この多結晶シリコン膜の全面に砒
素が約６０ｋｅＶで５．０×１０15ｃｍ-2程度のドーズ
量で注入される。この後、たとえば８００〜８５０℃の
温度で約３０分間の熱処理が行なわれる。これにより、
上記ドープト多結晶シリコン膜中の砒素が溝２１３の底
壁からｐ- ベース領域２１１に拡散する。これにより、
ｐ- ベース領域２１１の領域内であって、溝２１３の底
壁にはｎ+ エミッタ領域２１３が形成される。この後、
上記のドープト多結晶シリコン膜２１９がパターニング
されて、ｎ+ エミッタ領域２１３に接するエミッタ電極
２１９が形成される。
ＬＰＣＶＤ法により２０００Å程度の膜厚で多結晶シリ
コン膜が形成される。この多結晶シリコン膜の全面に砒
素が約６０ｋｅＶで５．０×１０15ｃｍ-2程度のドーズ
量で注入される。この後、たとえば８００〜８５０℃の
温度で約３０分間の熱処理が行なわれる。これにより、
上記ドープト多結晶シリコン膜中の砒素が溝２１３の底
壁からｐ- ベース領域２１１に拡散する。これにより、
ｐ- ベース領域２１１の領域内であって、溝２１３の底
壁にはｎ+ エミッタ領域２１３が形成される。この後、
上記のドープト多結晶シリコン膜２１９がパターニング
されて、ｎ+ エミッタ領域２１３に接するエミッタ電極
２１９が形成される。
【０１２３】図２７を参照して、エミッタ電極２１９を
覆うように絶縁層２１９上には層間絶縁層７５が形成さ
れる。この層間絶縁層７５には、写真製版技術およびエ
ッチング技術によりコンタクトホール７５ａ、７５ｂ、
７５ｃ、７５ｄ、７５ｅが形成される。
覆うように絶縁層２１９上には層間絶縁層７５が形成さ
れる。この層間絶縁層７５には、写真製版技術およびエ
ッチング技術によりコンタクトホール７５ａ、７５ｂ、
７５ｃ、７５ｄ、７５ｅが形成される。
【０１２４】図２８を参照して、コンタクトホール７５
ａ、７５ｂ、７５ｃ、７５ｄ、７５ｅを通じて下層の各
導電領域などに接するようにアルミニウム配線層８１
ａ、８１ｂ、８１ｃ、８１ｄ、８１ｅが形成される。
ａ、７５ｂ、７５ｃ、７５ｄ、７５ｅを通じて下層の各
導電領域などに接するようにアルミニウム配線層８１
ａ、８１ｂ、８１ｃ、８１ｄ、８１ｅが形成される。
【０１２５】本実施例においても、第１の実施例と同
様、ｐ- ベース領域２１１の表面に溝２１５が形成され
ている。またこの溝２１５の底壁に接するようにｎ+ エ
ミッタ領域２１３が形成されている。このため、第１の
実施例と同様、溝２１５によって結晶欠陥が除去されて
いるため、ベース・エミッタ接合部付近に結晶欠陥が分
布することによって生ずるリーク電流の発生は抑制され
る。
様、ｐ- ベース領域２１１の表面に溝２１５が形成され
ている。またこの溝２１５の底壁に接するようにｎ+ エ
ミッタ領域２１３が形成されている。このため、第１の
実施例と同様、溝２１５によって結晶欠陥が除去されて
いるため、ベース・エミッタ接合部付近に結晶欠陥が分
布することによって生ずるリーク電流の発生は抑制され
る。
【０１２６】また溝２１５は、等方性エッチングにより
形成される。このため、第１の側壁絶縁層２１７の下側
領域にまで回り込んでいる。それゆえ、広い範囲にわた
って結晶欠陥が除去されている。よって、バイポーラト
ランジスタの動作時においてベース・エミッタ接合にお
ける空乏層が広がったとしても、空乏層内に結晶欠陥が
取り込まれることは防止される。したがって、より一層
結晶欠陥の分布によるリーク電流の発生は抑制され得
る。
形成される。このため、第１の側壁絶縁層２１７の下側
領域にまで回り込んでいる。それゆえ、広い範囲にわた
って結晶欠陥が除去されている。よって、バイポーラト
ランジスタの動作時においてベース・エミッタ接合にお
ける空乏層が広がったとしても、空乏層内に結晶欠陥が
取り込まれることは防止される。したがって、より一層
結晶欠陥の分布によるリーク電流の発生は抑制され得
る。
【０１２７】実施例３ 図２９は、本発明の第３の実施例における半導体装置の
構成を概略的に示す断面図である。また図３０は、図２
９の領域Ｐ3 を拡大して示す概略断面図である。
構成を概略的に示す断面図である。また図３０は、図２
９の領域Ｐ3 を拡大して示す概略断面図である。
【０１２８】図２９と図３０を参照して、本実施例の半
導体装置の構成と第１の実施例とはバイポーラトランジ
スタの構成において異なる。第１の実施例では、側壁絶
縁層１７が設けられていたが、本実施例では側壁絶縁層
１７は設けられていない。代わりに、溝１５ｂの側壁を
覆うシリコン酸化膜３２１が形成されている。
導体装置の構成と第１の実施例とはバイポーラトランジ
スタの構成において異なる。第１の実施例では、側壁絶
縁層１７が設けられていたが、本実施例では側壁絶縁層
１７は設けられていない。代わりに、溝１５ｂの側壁を
覆うシリコン酸化膜３２１が形成されている。
【０１２９】具体的には、図３０を参照して、開口７３
ａの真下に位置し、かつ第１の層間絶縁層７３の下側に
延びるように溝３１５が形成されている。溝３１５の深
さ（ｄ3a＋ｄ3b）は３６０Å程度である。また溝３１５
の側壁は、溝の深さ（ｄ3a＋ｄ3b）と実質的に同じ半径
ｒ3 の曲率をなす形状を有している。シリコン酸化膜３
２１は、第１の層間絶縁層７３の真下に位置する溝３１
５の表面上にのみ１００Å程度の膜厚で形成されてい
る。
ａの真下に位置し、かつ第１の層間絶縁層７３の下側に
延びるように溝３１５が形成されている。溝３１５の深
さ（ｄ3a＋ｄ3b）は３６０Å程度である。また溝３１５
の側壁は、溝の深さ（ｄ3a＋ｄ3b）と実質的に同じ半径
ｒ3 の曲率をなす形状を有している。シリコン酸化膜３
２１は、第１の層間絶縁層７３の真下に位置する溝３１
５の表面上にのみ１００Å程度の膜厚で形成されてい
る。
【０１３０】シリコン酸化膜３２１によって覆われてい
ない溝３１５の底壁には、ｎ+ エミッタ領域３１３が形
成されている。このｎ+ エミッタ領域３１３に開口７３
ａを通じて接するようにエミッタ電極３１９が形成され
ている。このエミッタ電極３１９は、砒素が注入された
ドープト多結晶シリコンよりなっている。
ない溝３１５の底壁には、ｎ+ エミッタ領域３１３が形
成されている。このｎ+ エミッタ領域３１３に開口７３
ａを通じて接するようにエミッタ電極３１９が形成され
ている。このエミッタ電極３１９は、砒素が注入された
ドープト多結晶シリコンよりなっている。
【０１３１】これ以外の構成については第１の実施例と
ほぼ同様であるためその説明は省略する。
ほぼ同様であるためその説明は省略する。
【０１３２】次に、本実施例の半導体装置の製造方法に
ついて説明する。図３１〜図３３は、本発明の第３の実
施例における半導体装置の製造方法を工程順に示す概略
断面図である。本実施例の半導体装置の製造方法は、ま
ず図３５〜図４８に示すプロセスと図３に示すプロセス
とを経る。
ついて説明する。図３１〜図３３は、本発明の第３の実
施例における半導体装置の製造方法を工程順に示す概略
断面図である。本実施例の半導体装置の製造方法は、ま
ず図３５〜図４８に示すプロセスと図３に示すプロセス
とを経る。
【０１３３】この後、図３１を参照して、たとえばＯ2
雰囲気中で熱酸化が施される。これにより、開口７３ａ
を通じて露出する溝３１５の表面に約１００Åの膜厚で
シリコン酸化膜３２１ａが形成される。この後、表面全
面に異方性のドライエッチングが施される。
雰囲気中で熱酸化が施される。これにより、開口７３ａ
を通じて露出する溝３１５の表面に約１００Åの膜厚で
シリコン酸化膜３２１ａが形成される。この後、表面全
面に異方性のドライエッチングが施される。
【０１３４】図３２を参照して、このエッチングによ
り、第１の層間絶縁層７３の真下に位置する溝３１５の
表面上にのみシリコン酸化膜３２１が残存させられる。
そして表面全面に、たとえばＬＰＣＶＤ法により２００
０Å程度の膜厚で多結晶シリコン膜３１９ａが形成され
る。この多結晶シリコン膜３１９ａの全面に砒素が約６
０ｋｅＶで５．０×１０15ｃｍ-2程度のドーズ量で注入
される。この後、たとえば８００〜８５０℃の温度で約
３０分間の熱処理が施される。これによりドープト多結
晶シリコン膜３１９ａ中の砒素が溝３１５の底壁からｐ
- ベース領域１１中に拡散する。この拡散により、ｐ-
ベース領域１１内であって溝３１５の底壁にはｎ+ エミ
ッタ領域３１３が形成される。この後、ドープト多結晶
シリコン膜３１９ａが写真製版技術およびエッチング技
術によりパターニングされて図３３に示すようにエミッ
タ電極３１９となる。
り、第１の層間絶縁層７３の真下に位置する溝３１５の
表面上にのみシリコン酸化膜３２１が残存させられる。
そして表面全面に、たとえばＬＰＣＶＤ法により２００
０Å程度の膜厚で多結晶シリコン膜３１９ａが形成され
る。この多結晶シリコン膜３１９ａの全面に砒素が約６
０ｋｅＶで５．０×１０15ｃｍ-2程度のドーズ量で注入
される。この後、たとえば８００〜８５０℃の温度で約
３０分間の熱処理が施される。これによりドープト多結
晶シリコン膜３１９ａ中の砒素が溝３１５の底壁からｐ
- ベース領域１１中に拡散する。この拡散により、ｐ-
ベース領域１１内であって溝３１５の底壁にはｎ+ エミ
ッタ領域３１３が形成される。この後、ドープト多結晶
シリコン膜３１９ａが写真製版技術およびエッチング技
術によりパターニングされて図３３に示すようにエミッ
タ電極３１９となる。
【０１３５】この後の工程については、第１の実施例と
ほぼ同様であるためその説明は省略する。
ほぼ同様であるためその説明は省略する。
【０１３６】本実施例においては、第１の実施例と同
様、図２９、図３０に示すようにｐ-ベース領域１１の
表面に溝３１５が形成されている。また溝３１５の底壁
にｎ+エミッタ領域３１３が形成されている。溝３１５
が形成されることにより、ｐ-ベース領域１１形成のた
めのイオン注入時に生じる結晶欠陥が除去される。この
ため、この結晶欠陥がベース・エミッタ接合部の空乏層
内に取り込まれることによって生ずるリーク電流の発生
が抑制される。
様、図２９、図３０に示すようにｐ-ベース領域１１の
表面に溝３１５が形成されている。また溝３１５の底壁
にｎ+エミッタ領域３１３が形成されている。溝３１５
が形成されることにより、ｐ-ベース領域１１形成のた
めのイオン注入時に生じる結晶欠陥が除去される。この
ため、この結晶欠陥がベース・エミッタ接合部の空乏層
内に取り込まれることによって生ずるリーク電流の発生
が抑制される。
【０１３７】また、溝３１５は、等方性エッチングによ
り形成されるため、第１の層間絶縁層７３の下側にまで
延在して形成される。このように溝３１５が形成される
ことによって、広い範囲にわたって結晶欠陥が除去され
る。このため、バイポーラトランジスタの動作時におい
てベース・エミッタ接合の空乏層が広がったとしても、
この空乏層内に結晶欠陥が取り込まれることが防止され
る。よって、より一層リーク電流の発生を抑制すること
が可能となる。
り形成されるため、第１の層間絶縁層７３の下側にまで
延在して形成される。このように溝３１５が形成される
ことによって、広い範囲にわたって結晶欠陥が除去され
る。このため、バイポーラトランジスタの動作時におい
てベース・エミッタ接合の空乏層が広がったとしても、
この空乏層内に結晶欠陥が取り込まれることが防止され
る。よって、より一層リーク電流の発生を抑制すること
が可能となる。
【０１３８】
【発明の効果】本発明の半導体装置では、ベース不純物
領域の表面に溝が形成されているため、ベース・エミッ
タ接合の空乏層内に結晶欠陥が分布し難くなる。したが
って、空乏層内に結晶欠陥が分布することによってリー
ク電流が発生することが防止される。
領域の表面に溝が形成されているため、ベース・エミッ
タ接合の空乏層内に結晶欠陥が分布し難くなる。したが
って、空乏層内に結晶欠陥が分布することによってリー
ク電流が発生することが防止される。
【０１３９】また、溝は絶縁層に設けられた開口の真下
のみならず絶縁層の下側にまで延びているため、より一
層リーク電流の発生を抑制することが可能となる。
のみならず絶縁層の下側にまで延びているため、より一
層リーク電流の発生を抑制することが可能となる。
【０１４０】このようにリーク電流の発生を著しく抑制
することができるため、バイポーラトランジスタを高速
で作動させることが可能となる。
することができるため、バイポーラトランジスタを高速
で作動させることが可能となる。
【図１】本発明の第１の実施例における半導体装置の構
成を概略的に示す断面図である。
成を概略的に示す断面図である。
【図２】図１の領域Ｐ1 を拡大して示す概略断面図であ
る。
る。
【図３】本発明の第１の実施例における半導体装置の製
造方法の第１工程を示す概略断面図である。
造方法の第１工程を示す概略断面図である。
【図４】本発明の第１の実施例における半導体装置の製
造方法の第２工程を示す概略断面図である。
造方法の第２工程を示す概略断面図である。
【図５】本発明の第１の実施例における半導体装置の製
造方法の第３工程を示す概略断面図である。
造方法の第３工程を示す概略断面図である。
【図６】本発明の第１の実施例における半導体装置の製
造方法の第４工程を示す概略断面図である。
造方法の第４工程を示す概略断面図である。
【図７】本発明の第１の実施例における半導体装置の製
造方法の第５工程を示す概略断面図である。
造方法の第５工程を示す概略断面図である。
【図８】本発明の第１の実施例における半導体装置の製
造方法の第６工程を示す概略断面図である。
造方法の第６工程を示す概略断面図である。
【図９】ｐ- ベース領域の深さ方向の不純物イオン分布
と結晶欠陥の分布を示すグラフである。
と結晶欠陥の分布を示すグラフである。
【図１０】ガウス分布を説明するための図である。
【図１１】溝を異方性エッチングで形成する場合の第１
工程図である。
工程図である。
【図１２】溝を異方性エッチングで形成する場合の第２
工程図である。
工程図である。
【図１３】図１２の領域Ｐ11を拡大して示す概略断面図
である。
である。
【図１４】図１の領域Ｐ1 の結晶欠陥の分布を示す概略
断面図である。
断面図である。
【図１５】本発明の第２の実施例における半導体装置の
構成を概略的に示す断面図である。
構成を概略的に示す断面図である。
【図１６】図１５の領域Ｐ2 を拡大して示す概略断面図
である。
である。
【図１７】本発明の第２の実施例における半導体装置の
製造方法の第１工程を示す概略断面図である。
製造方法の第１工程を示す概略断面図である。
【図１８】本発明の第２の実施例における半導体装置の
製造方法の第２工程を示す概略断面図である。
製造方法の第２工程を示す概略断面図である。
【図１９】本発明の第２の実施例における半導体装置の
製造方法の第３工程を示す概略断面図である。
製造方法の第３工程を示す概略断面図である。
【図２０】本発明の第２の実施例における半導体装置の
製造方法の第４工程を示す概略断面図である。
製造方法の第４工程を示す概略断面図である。
【図２１】本発明の第２の実施例における半導体装置の
製造方法の第５工程を示す概略断面図である。
製造方法の第５工程を示す概略断面図である。
【図２２】本発明の第２の実施例における半導体装置の
製造方法の第６工程を示す概略断面図である。
製造方法の第６工程を示す概略断面図である。
【図２３】本発明の第２の実施例における半導体装置の
製造方法の第７工程を示す概略断面図である。
製造方法の第７工程を示す概略断面図である。
【図２４】本発明の第２の実施例における半導体装置の
製造方法の第８工程を示す概略断面図である。
製造方法の第８工程を示す概略断面図である。
【図２５】本発明の第２の実施例における半導体装置の
製造方法の第９工程を示す概略断面図である。
製造方法の第９工程を示す概略断面図である。
【図２６】本発明の第２の実施例における半導体装置の
製造方法の第１０工程を示す概略断面図である。
製造方法の第１０工程を示す概略断面図である。
【図２７】本発明の第２の実施例における半導体装置の
製造方法の第１１工程を示す概略断面図である。
製造方法の第１１工程を示す概略断面図である。
【図２８】本発明の第２の実施例における半導体装置の
製造方法の第１２工程を示す概略断面図である。
製造方法の第１２工程を示す概略断面図である。
【図２９】本発明の第３の実施例における半導体装置の
構成を概略的に示す断面図である。
構成を概略的に示す断面図である。
【図３０】図２９の領域Ｐ3 を拡大して示す概略断面図
である。
である。
【図３１】本発明の第３の実施例における半導体装置の
製造方法の第１工程を示す概略断面図である。
製造方法の第１工程を示す概略断面図である。
【図３２】本発明の第３の実施例における半導体装置の
製造方法の第２工程を示す概略断面図である。
製造方法の第２工程を示す概略断面図である。
【図３３】本発明の第３の実施例における半導体装置の
製造方法の第３工程を示す概略断面図である。
製造方法の第３工程を示す概略断面図である。
【図３４】従来の半導体装置の構成を概略的に示す断面
図である。
図である。
【図３５】従来の半導体装置の製造方法の第１工程を示
す概略断面図である。
す概略断面図である。
【図３６】従来の半導体装置の製造方法の第２工程を示
す概略断面図である。
す概略断面図である。
【図３７】従来の半導体装置の製造方法の第３工程を示
す概略断面図である。
す概略断面図である。
【図３８】従来の半導体装置の製造方法の第４工程を示
す概略断面図である。
す概略断面図である。
【図３９】従来の半導体装置の製造方法の第５工程を示
す概略断面図である。
す概略断面図である。
【図４０】従来の半導体装置の製造方法の第６工程を示
す概略断面図である。
す概略断面図である。
【図４１】従来の半導体装置の製造方法の第７工程を示
す概略断面図である。
す概略断面図である。
【図４２】従来の半導体装置の製造方法の第８工程を示
す概略断面図である。
す概略断面図である。
【図４３】従来の半導体装置の製造方法の第９工程を示
す概略断面図である。
す概略断面図である。
【図４４】従来の半導体装置の製造方法の第１０工程を
示す概略断面図である。
示す概略断面図である。
【図４５】従来の半導体装置の製造方法の第１１工程を
示す概略断面図である。
示す概略断面図である。
【図４６】従来の半導体装置の製造方法の第１２工程を
示す概略断面図である。
示す概略断面図である。
【図４７】従来の半導体装置の製造方法の第１３工程を
示す概略断面図である。
示す概略断面図である。
【図４８】従来の半導体装置の製造方法の第１４工程を
示す概略断面図である。
示す概略断面図である。
【図４９】従来の半導体装置の製造方法の第１５工程を
示す概略断面図である。
示す概略断面図である。
【図５０】従来の半導体装置の製造方法の第１６工程を
示す概略断面図である。
示す概略断面図である。
【図５１】従来の半導体装置の製造方法の第１７工程を
示す概略断面図である。
示す概略断面図である。
【図５２】従来の半導体装置の製造方法の第１８工程を
示す概略断面図である。
示す概略断面図である。
【図５３】ベース幅を説明するための従来のバイポーラ
トランジスタ領域を拡大して示す概略断面図である。
トランジスタ領域を拡大して示す概略断面図である。
【図５４】ｐ- ベース領域形成のためのイオン注入時に
結晶欠陥が生じることを説明するための概略断面図であ
る。
結晶欠陥が生じることを説明するための概略断面図であ
る。
【図５５】ベース・エミッタ接合部に結晶欠陥が分布す
ることを説明するための概略断面図である。
ることを説明するための概略断面図である。
【図５６】リーク電流が生じた場合にベース電流が増加
することを説明するための図である。
することを説明するための図である。
【図５７】リーク電流が生じた場合に電流増幅率ｈFEが
低下することを説明するための図である。
低下することを説明するための図である。
１ ｐ- シリコン基板 ３ ｎ+ 埋込層 ５ ｎ- エピタキシャル成長層 ７ ｎ+ 拡散層 ９、２０９ ｐ+ 外部ベース領域 １１、２１１ ｐ- ベース領域 １３、２１３、３１３ ｎ+ エミッタ領域 １５、２１５、３１５ 溝 １７ 側壁絶縁層 ２１７ 第１の側壁絶縁層 ７３ 第１の層間絶縁層 ２２５ 第２の側壁絶縁層 ３２１ シリコン酸化膜 ７３ａ、２０９ａ 開口
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/06
Claims (5)
- 【請求項１】 主表面を有する半導体基板と、 前記半導体基板の主表面に形成された第１導電型のコレ
クタ不純物領域と、 前記コレクタ不純物領域内で前記半導体基板の主表面に
形成された第２導電型のベース不純物領域と、 前記ベース不純物領域上に形成され、前記ベース不純物
領域の一部表面に達する開口を有する絶縁層とを備え、 前記ベース不純物領域は、前記開口の真下に位置し、か
つ前記開口下端から前記絶縁層の下側に延在する溝を前
記ベース不純物領域の表面に有し、さらに、 前記ベース不純物領域内で前記溝の底壁に形成された第
１導電型のエミッタ不純物領域と、 前記エミッタ不純物領域の一部表面を露出するように、
前記絶縁層の真下に位置する前記溝の表面上を覆う側壁
絶縁層とを備えた、半導体装置。 - 【請求項２】 前記側壁絶縁層は、前記絶縁層に設けら
れた前記開口の側壁を覆い、かつ前記絶縁層の下側に接
している、請求項１に記載の半導体装置。 - 【請求項３】 前記側壁絶縁層は、前記絶縁層の真下に
位置する前記溝の表面上のみを覆っている、請求項１に
記載の半導体装置。 - 【請求項４】 前記溝の側壁は、前記溝の深さと実質的
に同じ半径の曲率をなす形状を有している、請求項１ま
たは２に記載の半導体装置。 - 【請求項５】 半導体基板の主表面に第１導電型のコレ
クタ不純物領域を形成する工程と、 前記コレクタ不純物領域内で前記半導体基板の主表面に
第２導電型のベース不純物領域を形成する工程と、 前記ベース不純物領域の一部表面に達する開口を有する
ように前記ベース不純物領域上に絶縁層を形成する工程
と、 前記開口を通じて前記ベース不純物領域の表面を等方的
にエッチングすることにより、前記開口の真下に位置
し、かつ前記開口下端から前記絶縁層の下側に延在する
溝を形成する工程と、 前記ベース不純物領域の一部表面を露出するように、前
記絶縁層の真下に位置する前記溝の一部表面上を覆う側
壁絶縁層を形成する工程と、 前記側壁絶縁層より露出するベース不純物領域の表面に
エミッタ不純物領域を形成する工程とを備えた、半導体
装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5310893A JPH07161728A (ja) | 1993-12-10 | 1993-12-10 | 半導体装置およびその製造方法 |
| KR1019940032949A KR950021533A (ko) | 1993-12-10 | 1994-12-06 | 반도체장치 및 그의 제조방법 |
| DE4443915A DE4443915A1 (de) | 1993-12-10 | 1994-12-09 | Halbleitereinrichtung und Verfahren zu deren Herstellung |
| US08/654,970 US5659193A (en) | 1993-12-10 | 1996-05-28 | Semiconductor device and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5310893A JPH07161728A (ja) | 1993-12-10 | 1993-12-10 | 半導体装置およびその製造方法 |
Publications (1)
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|---|---|
| JPH07161728A true JPH07161728A (ja) | 1995-06-23 |
Family
ID=18010656
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5310893A Withdrawn JPH07161728A (ja) | 1993-12-10 | 1993-12-10 | 半導体装置およびその製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5659193A (ja) |
| JP (1) | JPH07161728A (ja) |
| KR (1) | KR950021533A (ja) |
| DE (1) | DE4443915A1 (ja) |
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|---|---|---|---|---|
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| US6304588B1 (en) * | 1997-02-07 | 2001-10-16 | Xerox Corporation | Method and structure for eliminating polarization instability in laterally-oxidized VCSELs |
| JPH10321631A (ja) * | 1997-05-19 | 1998-12-04 | Oki Electric Ind Co Ltd | 半導体装置およびその製造方法 |
| US5766990A (en) * | 1997-08-08 | 1998-06-16 | National Semiconductor Corporation | Method of manufacturing a high speed bipolar transistor in a CMOS process |
| US6359328B1 (en) * | 1998-12-31 | 2002-03-19 | Intel Corporation | Methods for making interconnects and diffusion barriers in integrated circuits |
| US7257141B2 (en) * | 2003-07-23 | 2007-08-14 | Palo Alto Research Center Incorporated | Phase array oxide-confined VCSELs |
Family Cites Families (12)
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|---|---|---|---|---|
| JPS58155751A (ja) * | 1982-03-11 | 1983-09-16 | Toshiba Corp | 半導体装置 |
| JPS6455863A (en) * | 1987-08-27 | 1989-03-02 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
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