JP2001203287A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2001203287A JP2001203287A JP2000009624A JP2000009624A JP2001203287A JP 2001203287 A JP2001203287 A JP 2001203287A JP 2000009624 A JP2000009624 A JP 2000009624A JP 2000009624 A JP2000009624 A JP 2000009624A JP 2001203287 A JP2001203287 A JP 2001203287A
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Abstract
(57)【要約】
【課題】 Ｂｉ−ＣＭＯＳプロセスにおいて、ＭＯＳト
ランジスタのサイドウォール形成時にバイポーラトラン
ジスタ形成領域のシリコン部分の露出を防いで、表面再
結合電流の増加による低電流でのｈFEの低下、信頼性の
悪化を改善する。 【解決手段】 ゲート電極２４、２５側部にサイドウォ
ール２９を有する絶縁ゲート型トランジスタ３、４とバ
イポーラトランジスタ１とを基材１０に形成してなる半
導体装置の製造方法において、サイドウォール２９を形
成する前に基材１０のバイポーラトランジスタ１の形成
領域上に保護膜１７を形成する工程と、バイポーラトラ
ンジスタ１の形成領域が保護膜１７で覆われた状態で基
材１０上に形成されたゲート電極２４、２５側部にサイ
ドウォール２９を形成する工程とを備えている。
ランジスタのサイドウォール形成時にバイポーラトラン
ジスタ形成領域のシリコン部分の露出を防いで、表面再
結合電流の増加による低電流でのｈFEの低下、信頼性の
悪化を改善する。 【解決手段】 ゲート電極２４、２５側部にサイドウォ
ール２９を有する絶縁ゲート型トランジスタ３、４とバ
イポーラトランジスタ１とを基材１０に形成してなる半
導体装置の製造方法において、サイドウォール２９を形
成する前に基材１０のバイポーラトランジスタ１の形成
領域上に保護膜１７を形成する工程と、バイポーラトラ
ンジスタ１の形成領域が保護膜１７で覆われた状態で基
材１０上に形成されたゲート電極２４、２５側部にサイ
ドウォール２９を形成する工程とを備えている。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、詳しくはいわゆるＢｉ−ＣＭＯＳを備えた
半導体装置の製造方法に関する。
方法に関し、詳しくはいわゆるＢｉ−ＣＭＯＳを備えた
半導体装置の製造方法に関する。
【０００２】
【従来の技術】ＬＤＤ（Lightly Doped Drain の略）構
造を有するＭＯＳトランジスタとバイポーラトランジス
タとを備えるＢｉ−ＣＭＯＳプロセスにおいて、従来構
造のＬＤＤ構造を実現するためのサイドウォール形成後
の断面構造を図１１に示す概略断面構成図によって説明
する。なお、上記ＬＤＤ構造とは、ＭＯＳトランジスタ
のドレイン領域に、低濃度の不純物領域であるLightly
Doped Drain を形成し、ゲート長縮小に伴う電界効果を
緩和して、ゲート長の縮小を実現させたものである。
造を有するＭＯＳトランジスタとバイポーラトランジス
タとを備えるＢｉ−ＣＭＯＳプロセスにおいて、従来構
造のＬＤＤ構造を実現するためのサイドウォール形成後
の断面構造を図１１に示す概略断面構成図によって説明
する。なお、上記ＬＤＤ構造とは、ＭＯＳトランジスタ
のドレイン領域に、低濃度の不純物領域であるLightly
Doped Drain を形成し、ゲート長縮小に伴う電界効果を
緩和して、ゲート長の縮小を実現させたものである。
【０００３】図１１に示すように、Ｐ型の半導体基板１
１１の上部に、Ｎ型の埋め込み領域１１２がバイポーラ
トランジスタ部およびＰＭＯＳトランジスタ部に形成さ
れている。この半導体基板１１１上にはＮ型のエピタキ
シャル層１１３が形成されている。このように基材１１
０が構成されている。
１１の上部に、Ｎ型の埋め込み領域１１２がバイポーラ
トランジスタ部およびＰＭＯＳトランジスタ部に形成さ
れている。この半導体基板１１１上にはＮ型のエピタキ
シャル層１１３が形成されている。このように基材１１
０が構成されている。
【０００４】さらに基材１１０には素子分離のためのＬ
ＯＣＯＳ１１５が形成されていて、さらに高濃度のＮ型
不純物をドーピングしてなるプラグイン領域１１６が、
ＮＰＮトランジスタのコレクタ取り出し部とＭＩＳ容量
部の下部電極部に形成されている。また上記ＭＩＳ容量
部の下部電極部上にはＭＩＳ容量を決定する窒化シリコ
ン膜からなる誘電体膜１１７が形成されている。
ＯＣＯＳ１１５が形成されていて、さらに高濃度のＮ型
不純物をドーピングしてなるプラグイン領域１１６が、
ＮＰＮトランジスタのコレクタ取り出し部とＭＩＳ容量
部の下部電極部に形成されている。また上記ＭＩＳ容量
部の下部電極部上にはＭＩＳ容量を決定する窒化シリコ
ン膜からなる誘電体膜１１７が形成されている。
【０００５】またＰＭＯＳトランジスタ領域にはＮウエ
ル領域１１８が形成されている。さらにＮＭＯＳトラン
ジスタ領域には、Ｐウエル領域とバイポーラトランジス
タの素子分離とを兼用するＰ型不純物領域１１９が形成
されている。
ル領域１１８が形成されている。さらにＮＭＯＳトラン
ジスタ領域には、Ｐウエル領域とバイポーラトランジス
タの素子分離とを兼用するＰ型不純物領域１１９が形成
されている。
【０００６】また各ＭＯＳトランジスタ領域の基材１１
０上には、ゲート酸化膜１２０が形成されていて、その
上にゲート電極がＮ型ポリシリコン膜１２１とタングス
テン膜１２２とからなるタングステンポリサイドで形成
されている。また、ゲート電極の両側におけるＰＭＯＳ
トランジスタ形成領域にはＰ型のＬＤＤ不純物領域１２
３が形成されている。一方、ＮＭＯＳトランジスタ形成
領域にはＮ型のＬＤＤ不純物領域１２４が形成されてい
る。さらにゲート電極の側壁にはＬＤＤの幅を決定する
サイドウォール１２５が形成されている。
０上には、ゲート酸化膜１２０が形成されていて、その
上にゲート電極がＮ型ポリシリコン膜１２１とタングス
テン膜１２２とからなるタングステンポリサイドで形成
されている。また、ゲート電極の両側におけるＰＭＯＳ
トランジスタ形成領域にはＰ型のＬＤＤ不純物領域１２
３が形成されている。一方、ＮＭＯＳトランジスタ形成
領域にはＮ型のＬＤＤ不純物領域１２４が形成されてい
る。さらにゲート電極の側壁にはＬＤＤの幅を決定する
サイドウォール１２５が形成されている。
【０００７】またＭＩＳ容量部の誘電体膜１１７上には
ＭＩＳ容量の上部電極となるＮ型ポリシリコン膜１２１
とタングステン膜１２２とからなるタングステンポリサ
イドで形成されている。また、上部電極の側壁にも前記
ゲート電極の両側に形成したサイドウォール１２５が形
成されている。
ＭＩＳ容量の上部電極となるＮ型ポリシリコン膜１２１
とタングステン膜１２２とからなるタングステンポリサ
イドで形成されている。また、上部電極の側壁にも前記
ゲート電極の両側に形成したサイドウォール１２５が形
成されている。
【０００８】
【発明が解決しようとする課題】上記従来の技術では、
上記サイドウォールの形成を反応性イオンエッチング
（以下ＲＩＥという、ＲＩＥはReactive Ion Etchingの
略）によって行う。その際、通常のシリコン半導体装置
の製造プロセスでは、ＬＯＣＯＳ領域とポリシリコン領
域以外はシリコン部分（エピタキシャル層）が露出して
いる。このため、ＲＩＥによってシリコン部分へダメー
ジが導入される。
上記サイドウォールの形成を反応性イオンエッチング
（以下ＲＩＥという、ＲＩＥはReactive Ion Etchingの
略）によって行う。その際、通常のシリコン半導体装置
の製造プロセスでは、ＬＯＣＯＳ領域とポリシリコン領
域以外はシリコン部分（エピタキシャル層）が露出して
いる。このため、ＲＩＥによってシリコン部分へダメー
ジが導入される。
【０００９】ＣＭＯＳプロセスにおいては、サイドウォ
ール形成時にシリコン部分（エピタキシャル層）が露出
する領域は、ソース・ドレインである。このソース・ド
レインは高濃度不純物が導入される領域であるためにシ
リコン部分が露出することの影響は少ない。
ール形成時にシリコン部分（エピタキシャル層）が露出
する領域は、ソース・ドレインである。このソース・ド
レインは高濃度不純物が導入される領域であるためにシ
リコン部分が露出することの影響は少ない。
【００１０】しかしながら、通常のＢｉ−ＣＭＯＳプロ
セスでは、シリコン部分が露出された領域にバイポーラ
トランジスタが形成されるため、表面再結合電流の増加
による低電流でのｈFEの低下、信頼性が悪化するという
問題があった。
セスでは、シリコン部分が露出された領域にバイポーラ
トランジスタが形成されるため、表面再結合電流の増加
による低電流でのｈFEの低下、信頼性が悪化するという
問題があった。
【００１１】
【課題を解決するための手段】本発明は、上記課題を解
決するためになされた半導体装置の製造方法である。
決するためになされた半導体装置の製造方法である。
【００１２】上記半導体装置の製造方法は、ゲート電極
側部にサイドウォールを有する絶縁ゲート型トランジス
タとバイポーラトランジスタとを基材に形成してなる半
導体装置の製造方法において、前記サイドウォールを形
成する前に前記基材の前記バイポーラトランジスタの形
成領域上に保護膜を形成する工程と、前記バイポーラト
ランジスタの形成領域が前記保護膜で覆われた状態で前
記基材上に形成された前記ゲート電極側部に前記サイド
ウォールを形成する工程とを備えていることを特徴とし
ている。
側部にサイドウォールを有する絶縁ゲート型トランジス
タとバイポーラトランジスタとを基材に形成してなる半
導体装置の製造方法において、前記サイドウォールを形
成する前に前記基材の前記バイポーラトランジスタの形
成領域上に保護膜を形成する工程と、前記バイポーラト
ランジスタの形成領域が前記保護膜で覆われた状態で前
記基材上に形成された前記ゲート電極側部に前記サイド
ウォールを形成する工程とを備えていることを特徴とし
ている。
【００１３】上記半導体装置の製造方法では、サイドウ
ォールを形成する前に基材のバイポーラトランジスタの
形成領域上に保護膜を形成して、バイポーラトランジス
タの形成領域を保護する。そして、保護膜によってバイ
ポーラトランジスタの形成領域が覆われて保護された状
態で基材上に形成されたゲート電極側部にサイドウォー
ルを形成することから、サイドウォールを形成する際に
通常行われるエッチング(例えば反応性イオンエッチン
グ)よるダメージがバイポーラトランジスタの形成領域
の基材部分に入ることが防がれる。
ォールを形成する前に基材のバイポーラトランジスタの
形成領域上に保護膜を形成して、バイポーラトランジス
タの形成領域を保護する。そして、保護膜によってバイ
ポーラトランジスタの形成領域が覆われて保護された状
態で基材上に形成されたゲート電極側部にサイドウォー
ルを形成することから、サイドウォールを形成する際に
通常行われるエッチング(例えば反応性イオンエッチン
グ)よるダメージがバイポーラトランジスタの形成領域
の基材部分に入ることが防がれる。
【００１４】
【発明の実施の形態】本発明の半導体装置の製造方法に
係わる実施の形態を、図１の概略構成断面図によって説
明する。図１では、Ｂｉ−ＣＭＯＳプロセスに適用した
一例を示し、バイポーラＮＰＮトランジスタとＭＩＳ容
量を（１）に示し、ＰＭＯＳトランジスタとＮＭＯＳト
ランジスタとを（２）に示す。
係わる実施の形態を、図１の概略構成断面図によって説
明する。図１では、Ｂｉ−ＣＭＯＳプロセスに適用した
一例を示し、バイポーラＮＰＮトランジスタとＭＩＳ容
量を（１）に示し、ＰＭＯＳトランジスタとＮＭＯＳト
ランジスタとを（２）に示す。
【００１５】図１に示すように、第１導電型（例えばＰ
型）のシリコン基板１１を用意し、そのシリコン基板１
１のバイポーラトランジスタの形成領域とＰＭＯＳトラ
ンジスタの形成領域とに第２導電型（この例ではＮ型）
の埋め込み領域１２を形成する。次いで、エピタキシャ
ル成長法によって、シリコン基板１１上にＮ型半導体層
（以下Ｎ型エピタキシャル層という）１３を形成する。
このようにして基材１０を形成する。
型）のシリコン基板１１を用意し、そのシリコン基板１
１のバイポーラトランジスタの形成領域とＰＭＯＳトラ
ンジスタの形成領域とに第２導電型（この例ではＮ型）
の埋め込み領域１２を形成する。次いで、エピタキシャ
ル成長法によって、シリコン基板１１上にＮ型半導体層
（以下Ｎ型エピタキシャル層という）１３を形成する。
このようにして基材１０を形成する。
【００１６】次に、ＬＯＣＯＳプロセスによって、Ｎ型
エピタキシャル層１３に分離絶縁膜１５を形成する。そ
の後、選択的にＮ型エピタキシャル層１３のコレクタ取
り出し領域と、容量素子領域とにＮ型の不純物をドーピ
ングして、Ｎ型領域１６を形成する。次いで、例えば減
圧化学的気相成長法によって、保護膜１７を、例えば３
０ｎｍの厚さの窒化シリコン膜で形成する。その後、Ｎ
型領域１６を包含する領域およびバイポーラトランジス
タのエミッタ・ベース形成領域を残して、それ以外の領
域の保護膜１７をエッチング除去する。なお、図面に示
した例では、容量素子領域のＮ型領域１６上に上記保護
膜１７を残して、それを容量素子の誘電体膜に用いてい
る。
エピタキシャル層１３に分離絶縁膜１５を形成する。そ
の後、選択的にＮ型エピタキシャル層１３のコレクタ取
り出し領域と、容量素子領域とにＮ型の不純物をドーピ
ングして、Ｎ型領域１６を形成する。次いで、例えば減
圧化学的気相成長法によって、保護膜１７を、例えば３
０ｎｍの厚さの窒化シリコン膜で形成する。その後、Ｎ
型領域１６を包含する領域およびバイポーラトランジス
タのエミッタ・ベース形成領域を残して、それ以外の領
域の保護膜１７をエッチング除去する。なお、図面に示
した例では、容量素子領域のＮ型領域１６上に上記保護
膜１７を残して、それを容量素子の誘電体膜に用いてい
る。
【００１７】次に、Ｎ型エピタキシャル層１３のＰＭＯ
Ｓトランジスタの形成領域にＮ型不純物をイオン注入す
ることによってＮ型ウエル１８を形成する。さらにＶｔ
ｈ制御用のＰ型不純物のイオン注入を行う。また、Ｎ型
エピタキシャル層１３およびＰ型シリコン基板１１にお
ける、ＮＭＯＳトランジスタ領域とバイポーラトランジ
スタ領域と容量素子領域とを分離する領域、およびＮＭ
ＯＳトランジスタ形成領域にＰ型不純物をイオン注入す
ることによって、素子分離領域１９とＰ型ウエル２０を
形成する。さらにＶｔｈ制御用にＮ型不純物のイオン注
入を行う。その後、ゲート酸化膜形成の前処理として、
フッ酸（ＨＦ）を用いたウエットエッチングによって、
ＬＯＣＯＳプロセスで用いた酸化膜を除去する。
Ｓトランジスタの形成領域にＮ型不純物をイオン注入す
ることによってＮ型ウエル１８を形成する。さらにＶｔ
ｈ制御用のＰ型不純物のイオン注入を行う。また、Ｎ型
エピタキシャル層１３およびＰ型シリコン基板１１にお
ける、ＮＭＯＳトランジスタ領域とバイポーラトランジ
スタ領域と容量素子領域とを分離する領域、およびＮＭ
ＯＳトランジスタ形成領域にＰ型不純物をイオン注入す
ることによって、素子分離領域１９とＰ型ウエル２０を
形成する。さらにＶｔｈ制御用にＮ型不純物のイオン注
入を行う。その後、ゲート酸化膜形成の前処理として、
フッ酸（ＨＦ）を用いたウエットエッチングによって、
ＬＯＣＯＳプロセスで用いた酸化膜を除去する。
【００１８】次に、ゲート酸化を行って、ＭＯＳトラン
ジスタの形成領域のＮ型ウエル１８およびＰ型ウエル２
０上にゲート酸化膜２１を形成する。次いでゲート電極
となる多結晶シリコン膜２２を形成した後、三塩化酸化
リン（ＰОＣｌ3 ）を用いたプレデポジションによっ
て、多結晶シリコン膜２２中にリンを高濃度に導入す
る。次いで、タングステンシリサイド膜２３を形成す
る。その後、タングステンシリサイド膜２３と多結晶シ
リコン膜２２とをパターニングして、ゲート電極２４、
２５と容量素子の上部電極２６とを形成する。
ジスタの形成領域のＮ型ウエル１８およびＰ型ウエル２
０上にゲート酸化膜２１を形成する。次いでゲート電極
となる多結晶シリコン膜２２を形成した後、三塩化酸化
リン（ＰОＣｌ3 ）を用いたプレデポジションによっ
て、多結晶シリコン膜２２中にリンを高濃度に導入す
る。次いで、タングステンシリサイド膜２３を形成す
る。その後、タングステンシリサイド膜２３と多結晶シ
リコン膜２２とをパターニングして、ゲート電極２４、
２５と容量素子の上部電極２６とを形成する。
【００１９】次いで、上記ゲート電極２４の両側におけ
るエピタキシャル層１３のＰＭＯＳトランジスタ領域に
Ｐ型不純物を選択的に導入してＰ型ＬＤＤ２７を形成す
る。また、上記ゲート電極２５の両側におけるエピタキ
シャル層１３のＮＭＯＳトランジスタ領域にＮ型不純物
を選択的に導入してＮ型ＬＤＤ２８を形成する。
るエピタキシャル層１３のＰＭＯＳトランジスタ領域に
Ｐ型不純物を選択的に導入してＰ型ＬＤＤ２７を形成す
る。また、上記ゲート電極２５の両側におけるエピタキ
シャル層１３のＮＭＯＳトランジスタ領域にＮ型不純物
を選択的に導入してＮ型ＬＤＤ２８を形成する。
【００２０】その後、化学的気相成長法によって、ＬＤ
Ｄ形成のための酸化シリコン膜を例えば２００ｎｍの厚
さに形成する。次いで、反応性イオンエッチングによっ
てエッチングすることでゲート電極２４、２５と容量素
子の上部電極２６の各側部にサイドウォール２９を形成
する。その際、エッチング条件を最適化することによっ
て保護膜１７を残すようにする。
Ｄ形成のための酸化シリコン膜を例えば２００ｎｍの厚
さに形成する。次いで、反応性イオンエッチングによっ
てエッチングすることでゲート電極２４、２５と容量素
子の上部電極２６の各側部にサイドウォール２９を形成
する。その際、エッチング条件を最適化することによっ
て保護膜１７を残すようにする。
【００２１】上記説明したように、窒化シリコン膜から
なる保護膜１７を残すことによって、バイポーラトラン
ジスタのエミッタ・ベース領域の表面は、従来の技術の
ようにシリコン表面が露出することなく保護膜１７によ
って覆われた状態となる。そのため、保護膜１７によっ
て反応性イオンエッチングダメージがシリコン領域に導
入されることが防止される。また、反応性イオンエッチ
ング時にシリコン表面の露出を防ぐための窒化シリコン
からなる保護膜１７は容量素子（この実施の形態ではＭ
ＩＳ型容量）の窒化シリコン膜を用いることによって、
反応性イオンエッチングダメージを食い止めることが、
特別な工程増加を行うことなく実現される。
なる保護膜１７を残すことによって、バイポーラトラン
ジスタのエミッタ・ベース領域の表面は、従来の技術の
ようにシリコン表面が露出することなく保護膜１７によ
って覆われた状態となる。そのため、保護膜１７によっ
て反応性イオンエッチングダメージがシリコン領域に導
入されることが防止される。また、反応性イオンエッチ
ング時にシリコン表面の露出を防ぐための窒化シリコン
からなる保護膜１７は容量素子（この実施の形態ではＭ
ＩＳ型容量）の窒化シリコン膜を用いることによって、
反応性イオンエッチングダメージを食い止めることが、
特別な工程増加を行うことなく実現される。
【００２２】その後、通常のＢｉＣＭＯＳプロセスを行
う。例えば、バイポーラトランジスタの形成領域にベー
ス領域３０を形成する。さらに、バイポーラトランジス
タの形成領域とＰＭＯＳトランジスタ形成領域（Ｎ型ウ
エル１８）とにＰ型不純物をイオン注入して、外部ベー
ス領域３１とＰ型ソース・ドレイン領域３２、３３とを
形成する。また、ＮＭＯＳトランジスタ形成領域（Ｐ型
ウエル２０）にＮ型不純物をイオン注入してＮ型ソース
・ドレイン領域３４、３５を形成する。それとともに、
バイポーラトランジスタの形成領域のＮ型領域１６およ
び容量素子形成領域のＮ型領域１６の一部の各上層に高
濃度Ｎ型領域３６、３７を形成する。
う。例えば、バイポーラトランジスタの形成領域にベー
ス領域３０を形成する。さらに、バイポーラトランジス
タの形成領域とＰＭＯＳトランジスタ形成領域（Ｎ型ウ
エル１８）とにＰ型不純物をイオン注入して、外部ベー
ス領域３１とＰ型ソース・ドレイン領域３２、３３とを
形成する。また、ＮＭＯＳトランジスタ形成領域（Ｐ型
ウエル２０）にＮ型不純物をイオン注入してＮ型ソース
・ドレイン領域３４、３５を形成する。それとともに、
バイポーラトランジスタの形成領域のＮ型領域１６およ
び容量素子形成領域のＮ型領域１６の一部の各上層に高
濃度Ｎ型領域３６、３７を形成する。
【００２３】次に、全面に酸化膜４１を形成した後、エ
ミッタ形成領域上の酸化膜４１、保護膜１７等にエミッ
タ開口部４２を形成する。次いでエミッタ開口部４２を
通してベース領域３０に接続するものでＮ型不純物を高
濃度に含むエミッタポリシリコン膜３８を形成する。さ
らにエミッタポリシリコン膜３８からの拡散によって上
記ベース領域３０の上層にエミッタ領域３９を形成す
る。
ミッタ形成領域上の酸化膜４１、保護膜１７等にエミッ
タ開口部４２を形成する。次いでエミッタ開口部４２を
通してベース領域３０に接続するものでＮ型不純物を高
濃度に含むエミッタポリシリコン膜３８を形成する。さ
らにエミッタポリシリコン膜３８からの拡散によって上
記ベース領域３０の上層にエミッタ領域３９を形成す
る。
【００２４】次に、全面にホウ素リンシリケートガラス
（ＢＰＳＧ）膜４３を形成する。次いで、外部ベース領
域３１に達する開口部４４、エミッタポリシリコン膜３
８に達する開口部４５、高濃度Ｎ型領域３６に達する開
口部４６、上部電極２６に達する開口部４７、下部電極
の取り出し部となる高濃度Ｎ型領域３７に達する開口部
４８、ソース・ドレイン領域３２、３３に達する開口部
４９、５０、ソース・ドレイン領域３４，３５に達する
開口部５１、５２を形成する。
（ＢＰＳＧ）膜４３を形成する。次いで、外部ベース領
域３１に達する開口部４４、エミッタポリシリコン膜３
８に達する開口部４５、高濃度Ｎ型領域３６に達する開
口部４６、上部電極２６に達する開口部４７、下部電極
の取り出し部となる高濃度Ｎ型領域３７に達する開口部
４８、ソース・ドレイン領域３２、３３に達する開口部
４９、５０、ソース・ドレイン領域３４，３５に達する
開口部５１、５２を形成する。
【００２５】次いで、通常の配線形成技術によって、各
開口部４４〜５２の内部にタングステンプラグ６０を形
成した後、対応するタングステンプラグ６０を介して、
外部ベース領域３０に接続する配線６１、エミッタポリ
シリコン膜３８に接続する配線６２、高濃度Ｎ型領域３
６に接続する配線６３、上部電極２６に接続する配線６
４、下部電極の取り出し部となる高濃度Ｎ型領域３７に
接続する配線６５、ソース・ドレイン領域３２、３３に
接続する配線６６，６７、ソース・ドレイン領域３４，
３５に接続する配線６８、６９を形成する。
開口部４４〜５２の内部にタングステンプラグ６０を形
成した後、対応するタングステンプラグ６０を介して、
外部ベース領域３０に接続する配線６１、エミッタポリ
シリコン膜３８に接続する配線６２、高濃度Ｎ型領域３
６に接続する配線６３、上部電極２６に接続する配線６
４、下部電極の取り出し部となる高濃度Ｎ型領域３７に
接続する配線６５、ソース・ドレイン領域３２、３３に
接続する配線６６，６７、ソース・ドレイン領域３４，
３５に接続する配線６８、６９を形成する。
【００２６】このようにして、基材１０に、バイポーラ
トランジスタ１、容量素子２、絶縁ゲート型トランジス
タ（ＮＭＯＳトランジスタ）３および絶縁ゲート型トラ
ンジスタ（ＰＭＯＳトランジスタ）４が形成される。
トランジスタ１、容量素子２、絶縁ゲート型トランジス
タ（ＮＭＯＳトランジスタ）３および絶縁ゲート型トラ
ンジスタ（ＰＭＯＳトランジスタ）４が形成される。
【００２７】上記説明したように、ＬＤＤ構造を有する
ＢｉＣＭＯＳプロセスでは、ＬＤＤ構造実現のためのサ
イドウォール形成時に、バイポーラトランジスタの形成
領域にシリコン部分（エピタキシャル層１３）が露出し
ないように、バイポーラトランジスタの形成領域上が窒
化シリコン膜からなる保護膜１７で覆われた状態でサイ
ドウォール２９を形成するための反応性イオンエッチン
グを行う。そして、その反応性イオンエッチングを行っ
た後もバイポーラトランジスタの形成領域上に保護膜１
７が残された状態としている。そのため、サイドウォー
ル２９を形成する時の反応性イオンエッチングダメージ
がバイポーラトランジスタの形成領域に導入されること
を防ぐ。
ＢｉＣＭＯＳプロセスでは、ＬＤＤ構造実現のためのサ
イドウォール形成時に、バイポーラトランジスタの形成
領域にシリコン部分（エピタキシャル層１３）が露出し
ないように、バイポーラトランジスタの形成領域上が窒
化シリコン膜からなる保護膜１７で覆われた状態でサイ
ドウォール２９を形成するための反応性イオンエッチン
グを行う。そして、その反応性イオンエッチングを行っ
た後もバイポーラトランジスタの形成領域上に保護膜１
７が残された状態としている。そのため、サイドウォー
ル２９を形成する時の反応性イオンエッチングダメージ
がバイポーラトランジスタの形成領域に導入されること
を防ぐ。
【００２８】次に、上記実施の形態をより詳しく、図２
〜図９の概略構成断面図によって説明する。なお図２〜
図９では、前記図１によって示した構成部品と同様のも
のには同一符号を付与して示す。また各図では、バイポ
ーラＮＰＮトランジスタとＭＩＳ容量を（１）に示し、
ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを
（２）に示す。
〜図９の概略構成断面図によって説明する。なお図２〜
図９では、前記図１によって示した構成部品と同様のも
のには同一符号を付与して示す。また各図では、バイポ
ーラＮＰＮトランジスタとＭＩＳ容量を（１）に示し、
ＰＭＯＳトランジスタとＮＭＯＳトランジスタとを
（２）に示す。
【００２９】図２に示すように、第１導電型（この例で
はＰ型）のシリコン基板１１を用意し、それを熱酸化に
よって表面に酸化膜（図示せず）を例えば３００ｎｍの
厚さに形成する。そして、レジスト塗布およびリソグラ
フィー技術によって、上記シリコン基板１１上のＮＰＮ
トランジスタ形成部とＰＭＯＳトランジスタ形成部とに
相当する位置に開口を有する所定のパターンのレジスタ
膜を形成する。そしてこのレジスト膜をエッチングマス
クに用いてシリコン基板１１の表面に形成された酸化膜
を例えばフッ酸を用いたウエットエッチングによってエ
ッチングを行い、開口部を形成する。その後、エッチン
グマスクに用いたフォトレジストを除去する。フォトレ
ジストの除去には例えば過酸化水素と硫酸との混合液を
用いる。
はＰ型）のシリコン基板１１を用意し、それを熱酸化に
よって表面に酸化膜（図示せず）を例えば３００ｎｍの
厚さに形成する。そして、レジスト塗布およびリソグラ
フィー技術によって、上記シリコン基板１１上のＮＰＮ
トランジスタ形成部とＰＭＯＳトランジスタ形成部とに
相当する位置に開口を有する所定のパターンのレジスタ
膜を形成する。そしてこのレジスト膜をエッチングマス
クに用いてシリコン基板１１の表面に形成された酸化膜
を例えばフッ酸を用いたウエットエッチングによってエ
ッチングを行い、開口部を形成する。その後、エッチン
グマスクに用いたフォトレジストを除去する。フォトレ
ジストの除去には例えば過酸化水素と硫酸との混合液を
用いる。
【００３０】そして、酸化アンチモン（Ｓｂ2 О3 ）の
固体ソースを用いた１２００℃、６０分間の熱拡散処理
によって、上記酸化膜に形成した開口部を通じてシリコ
ン基板１１中にアンチモンを拡散し、第２導電型（この
例ではＮ型）の埋め込み領域１２を形成する。その後、
フッ酸を用いたウエットエッチングを行って酸化膜を選
択的に除去する。
固体ソースを用いた１２００℃、６０分間の熱拡散処理
によって、上記酸化膜に形成した開口部を通じてシリコ
ン基板１１中にアンチモンを拡散し、第２導電型（この
例ではＮ型）の埋め込み領域１２を形成する。その後、
フッ酸を用いたウエットエッチングを行って酸化膜を選
択的に除去する。
【００３１】次いで、エピタキシャル成長法によって、
シリコン基板１１上に例えば厚さが１μｍで抵抗率が１
ΩｃｍとなるＮ型半導体層（以下Ｎ型エピタキシャル層
という）１３を形成する。このようにして基材１０を形
成する。
シリコン基板１１上に例えば厚さが１μｍで抵抗率が１
ΩｃｍとなるＮ型半導体層（以下Ｎ型エピタキシャル層
という）１３を形成する。このようにして基材１０を形
成する。
【００３２】次に、図３に示すように、ＬＯＣＯＳプロ
セスによって、Ｎ型エピタキシャル層１３に分離絶縁膜
１５を形成する。この分離絶縁膜１５の形成は、Ｎ型エ
ピタキシャル層１３の表面を熱酸化することにより、例
えば厚さが３０ｎｍの酸化シリコン膜１４を形成する。
さらに減圧化学的気相成長法によって、上記酸化シリコ
ン膜１４上に窒化シリコン膜（図示せず）を例えば１０
０ｎｍの厚さに形成する。そして、窒化シリコン膜を反
応性イオンエッチングによる選択的に除去する。その
後、残された窒化シリコン膜を耐酸化性マスクに用いて
１０５０℃のウエット酸素雰囲気中でＮ型エピタキシャ
ル層１３の表面を熱酸化して、例えば厚さが４５０ｎｍ
の分離絶縁膜１５を形成する。その後、上記窒化シリコ
ン膜を例えば１５０℃の熱リン酸で選択的にエッチング
除去する。
セスによって、Ｎ型エピタキシャル層１３に分離絶縁膜
１５を形成する。この分離絶縁膜１５の形成は、Ｎ型エ
ピタキシャル層１３の表面を熱酸化することにより、例
えば厚さが３０ｎｍの酸化シリコン膜１４を形成する。
さらに減圧化学的気相成長法によって、上記酸化シリコ
ン膜１４上に窒化シリコン膜（図示せず）を例えば１０
０ｎｍの厚さに形成する。そして、窒化シリコン膜を反
応性イオンエッチングによる選択的に除去する。その
後、残された窒化シリコン膜を耐酸化性マスクに用いて
１０５０℃のウエット酸素雰囲気中でＮ型エピタキシャ
ル層１３の表面を熱酸化して、例えば厚さが４５０ｎｍ
の分離絶縁膜１５を形成する。その後、上記窒化シリコ
ン膜を例えば１５０℃の熱リン酸で選択的にエッチング
除去する。
【００３３】そして、図４に示すように、バイポーラト
ランジスタ形成領域のＮ型エピタキシャル層１３に埋め
込み領域１２に接続するコレクタ取り出し領域をＮ型領
域１６で形成するとともに、容量素子形成領域のＮ型エ
ピタキシャル層１３にコレクタ取り出し領域となるＮ型
領域１６を形成する。各Ｎ型領域１６の形成は、前記領
域のみ選択的に開口したレジスト膜（図示せず）を形成
した後、それをエッチングマスクに用いて、５００ｋｅ
Ｖで２×１０12個／ｃｍ2 、７０ｋｅＶで７×１０15個
／ｃｍ2 の条件でリン（Ｐ+ ）をイオン注入する。続け
て、上記イオン注入の際に用いたマスクを利用してＮ型
領域１６上の酸化膜１４（前記図３参照）を例えばフッ
酸を用いたウエットエッチングによって除去し、さらに
通常のレジスト剥離技術によって上記レジスト膜を除去
する。
ランジスタ形成領域のＮ型エピタキシャル層１３に埋め
込み領域１２に接続するコレクタ取り出し領域をＮ型領
域１６で形成するとともに、容量素子形成領域のＮ型エ
ピタキシャル層１３にコレクタ取り出し領域となるＮ型
領域１６を形成する。各Ｎ型領域１６の形成は、前記領
域のみ選択的に開口したレジスト膜（図示せず）を形成
した後、それをエッチングマスクに用いて、５００ｋｅ
Ｖで２×１０12個／ｃｍ2 、７０ｋｅＶで７×１０15個
／ｃｍ2 の条件でリン（Ｐ+ ）をイオン注入する。続け
て、上記イオン注入の際に用いたマスクを利用してＮ型
領域１６上の酸化膜１４（前記図３参照）を例えばフッ
酸を用いたウエットエッチングによって除去し、さらに
通常のレジスト剥離技術によって上記レジスト膜を除去
する。
【００３４】そして、図５に示すように、例えば減圧化
学的気相成長法によって、保護膜１７を例えば３０ｎｍ
の厚さの窒化シリコン膜で形成する。その後、レジスト
塗布、リソグラフィー技術およびエッチング技術とを用
いて、Ｎ型領域１６を包含する領域上およびバイポーラ
トランジスタのエミッタ・ベース形成領域上を残して、
それ以外の領域の保護膜１７をエッチング除去する。な
お、図面に示した例では、容量素子領域のＮ型領域１６
上に上記保護膜１７を残して、それを容量素子の誘電体
膜に用いる。
学的気相成長法によって、保護膜１７を例えば３０ｎｍ
の厚さの窒化シリコン膜で形成する。その後、レジスト
塗布、リソグラフィー技術およびエッチング技術とを用
いて、Ｎ型領域１６を包含する領域上およびバイポーラ
トランジスタのエミッタ・ベース形成領域上を残して、
それ以外の領域の保護膜１７をエッチング除去する。な
お、図面に示した例では、容量素子領域のＮ型領域１６
上に上記保護膜１７を残して、それを容量素子の誘電体
膜に用いる。
【００３５】次に、図6に示すように、ＭＯＳトランジ
スタの形成を行う。まず、Ｎ型エピタキシャル層１３の
ＰＭＯＳトランジスタの形成領域に、例えばリン（Ｐ）
を６００ｋｅＶで５×１０12個／ｃｍ2 なる条件と３０
０ｋｅＶで３×１０12個／ｃｍ2 なる条件でイオン注入
を行うことによって、Ｎ型ウエル１８を形成する。さら
にＶｔｈ制御用として、例えばホウ素（Ｂ）を２０ｋｅ
Ｖで５×１０12個／ｃｍ2 なる条件でイオン注入を行
う。
スタの形成を行う。まず、Ｎ型エピタキシャル層１３の
ＰＭＯＳトランジスタの形成領域に、例えばリン（Ｐ）
を６００ｋｅＶで５×１０12個／ｃｍ2 なる条件と３０
０ｋｅＶで３×１０12個／ｃｍ2 なる条件でイオン注入
を行うことによって、Ｎ型ウエル１８を形成する。さら
にＶｔｈ制御用として、例えばホウ素（Ｂ）を２０ｋｅ
Ｖで５×１０12個／ｃｍ2 なる条件でイオン注入を行
う。
【００３６】次いで、Ｎ型エピタキシャル層１３および
シリコン基板１１における、ＭＯＳトランジスタ領域と
バイポーラトランジスタ領域と容量素子領域とを分離す
る素子分離領域、およびＮＭＯＳトランジスタ形成領域
に、例えばホウ素（Ｂ+ ）を８００ｋｅＶで５×１０12
個／ｃｍ2 と３５０ｋｅＶで５×１０12個／ｃｍ2 と１
００ｋｅＶで５×１０12個／ｃｍ2 となる条件でイオン
注入を行うことによって、素子分離領域１９とＰ型ウエ
ル２０とを形成する。さらにＶｔｈ制御用に例えば２０
ｋｅＶで２×１０12個／ｃｍ2 なる条件でイオン注入を
行う。その後、ゲート酸化膜形成の前処理として、フッ
酸（ＨＦ）を用いたウエットエッチングによって、ＭＯ
Ｓトランジスタ形成領域の酸化膜１４(図３参照)を除去
する。
シリコン基板１１における、ＭＯＳトランジスタ領域と
バイポーラトランジスタ領域と容量素子領域とを分離す
る素子分離領域、およびＮＭＯＳトランジスタ形成領域
に、例えばホウ素（Ｂ+ ）を８００ｋｅＶで５×１０12
個／ｃｍ2 と３５０ｋｅＶで５×１０12個／ｃｍ2 と１
００ｋｅＶで５×１０12個／ｃｍ2 となる条件でイオン
注入を行うことによって、素子分離領域１９とＰ型ウエ
ル２０とを形成する。さらにＶｔｈ制御用に例えば２０
ｋｅＶで２×１０12個／ｃｍ2 なる条件でイオン注入を
行う。その後、ゲート酸化膜形成の前処理として、フッ
酸（ＨＦ）を用いたウエットエッチングによって、ＭＯ
Ｓトランジスタ形成領域の酸化膜１４(図３参照)を除去
する。
【００３７】次いで、図７に示すように、８５０℃のウ
エット酸素雰囲気中で５分間の酸化によってゲート酸化
を行い、その結果、ＭＯＳトランジスタの形成領域のＮ
型ウエル１８およびＰ型ウエル２０上にゲート酸化膜２
１を例えば５ｎｍの厚さに形成する。このとき、窒化シ
リコンからなる上記保護膜１７の上部も酸化されるが、
ゲート酸化膜２１の膜厚が薄いため、保護膜１７の上部
の酸化は無視できるレベルとなっている。
エット酸素雰囲気中で５分間の酸化によってゲート酸化
を行い、その結果、ＭＯＳトランジスタの形成領域のＮ
型ウエル１８およびＰ型ウエル２０上にゲート酸化膜２
１を例えば５ｎｍの厚さに形成する。このとき、窒化シ
リコンからなる上記保護膜１７の上部も酸化されるが、
ゲート酸化膜２１の膜厚が薄いため、保護膜１７の上部
の酸化は無視できるレベルとなっている。
【００３８】次いで、図８に示すように、例えば減圧化
学的気相成長法によって、ゲート電極となる多結晶シリ
コン膜２２を例えば１００ｎｍの厚さに形成する。その
後、三塩化酸化リン（ＰОＣｌ3 ）を用いたプレデポジ
ションによって、多結晶シリコン膜２２中にリンを高濃
度に導入する。次いで、例えば化学的気相成長法によっ
て、タングステンシリサイド膜２３を例えば１００ｎｍ
の厚さに形成する。続いて、通常のリソグラフィー技術
と反応性イオンエッチングとによって、ＭＯＳトランジ
スタのゲート電極部分と容量素子部分とを残して、それ
以外の部分のタングステンシリサイド膜２３と多結晶シ
リコン膜２２とを選択的にエッチング除去する。その結
果、多結晶シリコン膜２２とタングステンシリサイド膜
２３とでゲート電極２４、２５と容量素子の上部電極２
６とが形成される。
学的気相成長法によって、ゲート電極となる多結晶シリ
コン膜２２を例えば１００ｎｍの厚さに形成する。その
後、三塩化酸化リン（ＰОＣｌ3 ）を用いたプレデポジ
ションによって、多結晶シリコン膜２２中にリンを高濃
度に導入する。次いで、例えば化学的気相成長法によっ
て、タングステンシリサイド膜２３を例えば１００ｎｍ
の厚さに形成する。続いて、通常のリソグラフィー技術
と反応性イオンエッチングとによって、ＭＯＳトランジ
スタのゲート電極部分と容量素子部分とを残して、それ
以外の部分のタングステンシリサイド膜２３と多結晶シ
リコン膜２２とを選択的にエッチング除去する。その結
果、多結晶シリコン膜２２とタングステンシリサイド膜
２３とでゲート電極２４、２５と容量素子の上部電極２
６とが形成される。
【００３９】次いで、図９に示すように、上記ゲート電
極２４の両側におけるエピタキシャル層１３のＰＭＯＳ
トランジスタ領域(Ｎ型ウエル１８)に、Ｐ型不純物の例
えば二フッ化ホウ素（ＢＦ2 ）を選択的にイオン注入し
て、Ｐ型ＬＤＤ２７を形成する。このイオン注入では、
例えば、打ち込みエネルギーを３５ｋｅＶ、ドーズ量を
２×１０13個／ｃｍ2 に設定した。また、ゲート電極２
５の両側におけるエピタキシャル層１３のＮＭＯＳトラ
ンジスタ領域(Ｐ型ウエル２０)に、Ｎ型不純物の例えば
ヒ素（Ａｓ）を選択的にイオン注入して、Ｎ型ＬＤＤ２
８を形成する。このイオン注入では、例えば、打ち込み
エネルギーを２５ｋｅＶ、ドーズ量を１×１０13個／ｃ
ｍ2 に設定した。
極２４の両側におけるエピタキシャル層１３のＰＭＯＳ
トランジスタ領域(Ｎ型ウエル１８)に、Ｐ型不純物の例
えば二フッ化ホウ素（ＢＦ2 ）を選択的にイオン注入し
て、Ｐ型ＬＤＤ２７を形成する。このイオン注入では、
例えば、打ち込みエネルギーを３５ｋｅＶ、ドーズ量を
２×１０13個／ｃｍ2 に設定した。また、ゲート電極２
５の両側におけるエピタキシャル層１３のＮＭＯＳトラ
ンジスタ領域(Ｐ型ウエル２０)に、Ｎ型不純物の例えば
ヒ素（Ａｓ）を選択的にイオン注入して、Ｎ型ＬＤＤ２
８を形成する。このイオン注入では、例えば、打ち込み
エネルギーを２５ｋｅＶ、ドーズ量を１×１０13個／ｃ
ｍ2 に設定した。
【００４０】その後、化学的気相成長法によって、ＬＤ
Ｄ形成のための酸化シリコン膜を例えば２００ｎｍの厚
さに形成する。次いで、反応性イオンエッチングによっ
てエッチングすることでゲート電極２４、２５と容量素
子の上部電極２６の各側部にサイドウォール２９を形成
する。その際、エッチング条件を最適化することによっ
て保護膜１７を残すようにする。
Ｄ形成のための酸化シリコン膜を例えば２００ｎｍの厚
さに形成する。次いで、反応性イオンエッチングによっ
てエッチングすることでゲート電極２４、２５と容量素
子の上部電極２６の各側部にサイドウォール２９を形成
する。その際、エッチング条件を最適化することによっ
て保護膜１７を残すようにする。
【００４１】上記説明したように、窒化シリコン膜から
なる保護膜１７を残すことによって、バイポーラトラン
ジスタ形成領域におけるエミッタ・ベース領域の表面
は、従来の技術のようにシリコン表面が露出することな
く保護膜１７によって覆われた状態となる。そのため、
ＬＤＤ構造のＭＯＳトランジスタを有するＢｉＣＭＯＳ
プロセスで、保護膜１７によって反応性イオンエッチン
グダメージがシリコン領域に導入されることが防止され
る。また、反応性イオンエッチング時にシリコン表面の
露出を防ぐための窒化シリコンからなる保護膜１７は容
量素子（この実施の形態ではＭＩＳ型容量）の窒化シリ
コン膜を用いることによって、反応性イオンエッチング
ダメージを食い止めることが、特別な工程増加を行うこ
となく実現される。
なる保護膜１７を残すことによって、バイポーラトラン
ジスタ形成領域におけるエミッタ・ベース領域の表面
は、従来の技術のようにシリコン表面が露出することな
く保護膜１７によって覆われた状態となる。そのため、
ＬＤＤ構造のＭＯＳトランジスタを有するＢｉＣＭＯＳ
プロセスで、保護膜１７によって反応性イオンエッチン
グダメージがシリコン領域に導入されることが防止され
る。また、反応性イオンエッチング時にシリコン表面の
露出を防ぐための窒化シリコンからなる保護膜１７は容
量素子（この実施の形態ではＭＩＳ型容量）の窒化シリ
コン膜を用いることによって、反応性イオンエッチング
ダメージを食い止めることが、特別な工程増加を行うこ
となく実現される。
【００４２】その後、前記図１によって説明したのと同
様に、通常のＢｉＣＭＯＳプロセスを行うことによっ
て、前記図１によって説明したのと同様なる半導体装置
を得ることができる。
様に、通常のＢｉＣＭＯＳプロセスを行うことによっ
て、前記図１によって説明したのと同様なる半導体装置
を得ることができる。
【００４３】なお、前記図９によって説明した工程の
後、図１０の（１）に示すように、例えば、第１のＮＰ
Ｎバイポーラトランジスタの形成領域７１と第２のバイ
ポーラトランジスタの形成領域７２とが設けられてい
て、それらの領域のエピタキシャル層１３上には酸化シ
リコン膜からなる酸化膜１４が形成されている。さらに
それらの領域を覆う状態に保護膜１７が形成されてい
る。
後、図１０の（１）に示すように、例えば、第１のＮＰ
Ｎバイポーラトランジスタの形成領域７１と第２のバイ
ポーラトランジスタの形成領域７２とが設けられてい
て、それらの領域のエピタキシャル層１３上には酸化シ
リコン膜からなる酸化膜１４が形成されている。さらに
それらの領域を覆う状態に保護膜１７が形成されてい
る。
【００４４】そして、図１０の（２）に示すように、特
定のバイポーラトランジスタ、（図面では第２のＮＰＮ
バイポーラトランジスタ７２のエミッタ・ベース領域上
に形成された保護膜１７〔前記（１）参照〕をエッチン
グ除去する。その結果、第１のＮＰＮバイポーラトラン
ジスタの形成領域７１には保護膜１７が残る。その後、
ベース、エミッタの形成を行う。
定のバイポーラトランジスタ、（図面では第２のＮＰＮ
バイポーラトランジスタ７２のエミッタ・ベース領域上
に形成された保護膜１７〔前記（１）参照〕をエッチン
グ除去する。その結果、第１のＮＰＮバイポーラトラン
ジスタの形成領域７１には保護膜１７が残る。その後、
ベース、エミッタの形成を行う。
【００４５】このような場合には、イオン注入によって
ベース不純物を導入する際のバッファとなる膜が、第１
のＮＰＮバイポーラトランジスタの形成領域７１では、
酸化膜１４と窒化シリコン膜からなる保護膜１７とによ
って形成されている。他方、第２のＮＰＮバイポーラト
ランジスタの形成領域７２では、酸化膜１４のみで形成
されている。そのため、第１、第２のＮＰＮバイポーラ
トランジスタの形成領域７１、７２に同時にベース不純
物をイオン注入した場合には、第２のＮＰＮバイポーラ
トランジスタの形成領域７２には、第１のＮＰＮバイポ
ーラトランジスタの形成領域７１に比べて深いベース領
域が形成されることになる。したがって、異なる２種の
特性を有するＮＰＮバイポーラトランジスタを同一のベ
ース不純物注入条件で形成することが可能となる。
ベース不純物を導入する際のバッファとなる膜が、第１
のＮＰＮバイポーラトランジスタの形成領域７１では、
酸化膜１４と窒化シリコン膜からなる保護膜１７とによ
って形成されている。他方、第２のＮＰＮバイポーラト
ランジスタの形成領域７２では、酸化膜１４のみで形成
されている。そのため、第１、第２のＮＰＮバイポーラ
トランジスタの形成領域７１、７２に同時にベース不純
物をイオン注入した場合には、第２のＮＰＮバイポーラ
トランジスタの形成領域７２には、第１のＮＰＮバイポ
ーラトランジスタの形成領域７１に比べて深いベース領
域が形成されることになる。したがって、異なる２種の
特性を有するＮＰＮバイポーラトランジスタを同一のベ
ース不純物注入条件で形成することが可能となる。
【００４６】
【発明の効果】以上、説明したように本発明の半導体装
置の製造方法によれば、サイドウォールを形成する前に
基材のバイポーラトランジスタの形成領域上に保護膜を
形成するので、バイポーラトランジスタの形成領域を保
護することができる。そして、保護膜によってバイポー
ラトランジスタの形成領域が保護された状態で、基材上
に形成されたゲート電極側部にサイドウォールを形成す
るので、サイドウォールを形成する際に通常行われるエ
ッチング(例えば反応性イオンエッチング)よるダメージ
がバイポーラトランジスタの形成領域の基材部分に入る
のを防止することができる。よって、Ｂｉ−ＣＭＯＳプ
ロセスにおいて、バイポーラトランジスタの表面再結合
電流の増加による低電流でのｈFEの低下を防止し、信頼
性の向上を図ることができる。
置の製造方法によれば、サイドウォールを形成する前に
基材のバイポーラトランジスタの形成領域上に保護膜を
形成するので、バイポーラトランジスタの形成領域を保
護することができる。そして、保護膜によってバイポー
ラトランジスタの形成領域が保護された状態で、基材上
に形成されたゲート電極側部にサイドウォールを形成す
るので、サイドウォールを形成する際に通常行われるエ
ッチング(例えば反応性イオンエッチング)よるダメージ
がバイポーラトランジスタの形成領域の基材部分に入る
のを防止することができる。よって、Ｂｉ−ＣＭＯＳプ
ロセスにおいて、バイポーラトランジスタの表面再結合
電流の増加による低電流でのｈFEの低下を防止し、信頼
性の向上を図ることができる。
【図１】本発明の半導体装置の製造方法に係わる実施の
形態を示す概略構成断面図である。
形態を示す概略構成断面図である。
【図２】実施の形態をより詳細に説明する概略構成断面
図である。
図である。
【図３】実施の形態をより詳細に説明する概略構成断面
図である。
図である。
【図４】実施の形態をより詳細に説明する概略構成断面
図である。
図である。
【図５】実施の形態をより詳細に説明する概略構成断面
図である。
図である。
【図６】実施の形態をより詳細に説明する概略構成断面
図である。
図である。
【図７】実施の形態をより詳細に説明する概略構成断面
図である。
図である。
【図８】実施の形態をより詳細に説明する概略構成断面
図である。
図である。
【図９】実施の形態をより詳細に説明する概略構成断面
図である。
図である。
【図１０】本発明の半導体装置の製造方法に係わる別の
実施の形態を示す概略構成断面図である。
実施の形態を示す概略構成断面図である。
【図１１】従来の技術を説明する概略構成断面図であ
る。
る。
１…バイポーラトランジスタ、３，４…絶縁ゲート型ト
ランジスタ、１０…基材、１７…保護膜、２４，２５…
ゲート電極、２９…サイドウォール
ランジスタ、１０…基材、１７…保護膜、２４，２５…
ゲート電極、２９…サイドウォール
───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 5F003 AP04 BA13 BB06 BC07 BE07 BE08 BJ15 BJ18 BM01 BP31 BS05 5F048 AA07 AA09 AA10 AC05 AC10 BA12 BB06 BB08 BC06 BD04 BE03 BG12 CA03 CA05 CA07 CA14 DA19 DA25 5F082 AA13 AA40 BA04 BA11 BA26 BA27 BA36 BC03 BC09 BC13 DA10 EA09 EA36
Claims (4)
- 【請求項１】 ゲート電極側部にサイドウォールを有す
る絶縁ゲート型トランジスタとバイポーラトランジスタ
とを基材に形成してなる半導体装置の製造方法におい
て、 前記サイドウォールを形成する前に前記基材の前記バイ
ポーラトランジスタの形成領域上に保護膜を形成する工
程と、 前記バイポーラトランジスタの形成領域が前記保護膜で
覆われた状態で前記基材上に形成された前記ゲート電極
側部に前記サイドウォールを形成する工程とを備えたこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】 前記保護膜を窒化シリコン膜で形成する
ことを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項３】 前記半導体装置はＭＩＳキャパシタを備
え、 前記保護膜と前記ＭＩＳキャパシタの誘電体膜とを同一
層の膜で形成することを特徴とする請求項１記載の半導
体装置の製造方法。 - 【請求項４】 前記半導体装置のバイポーラトランジス
タは第１のバイポーラトランジスタと第２のバイポーラ
トランジスタとを備え、 ベース領域を形成するイオン注入の際に、 前記第１のバイポーラトランジスタ上の前記保護膜は残
した状態で、前記第２のバイポーラトランジスタ上の前
記保護膜を除去してから、各ベース領域を形成するイオ
ン注入を行うことを特徴とする請求項１記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000009624A JP2001203287A (ja) | 2000-01-19 | 2000-01-19 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000009624A JP2001203287A (ja) | 2000-01-19 | 2000-01-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001203287A true JP2001203287A (ja) | 2001-07-27 |
Family
ID=18537752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000009624A Pending JP2001203287A (ja) | 2000-01-19 | 2000-01-19 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001203287A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013093452A (ja) * | 2011-10-26 | 2013-05-16 | Asahi Kasei Electronics Co Ltd | 半導体装置及びその製造方法 |
-
2000
- 2000-01-19 JP JP2000009624A patent/JP2001203287A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2013093452A (ja) * | 2011-10-26 | 2013-05-16 | Asahi Kasei Electronics Co Ltd | 半導体装置及びその製造方法 |
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