JPH05114702A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05114702A JPH05114702A JP21685691A JP21685691A JPH05114702A JP H05114702 A JPH05114702 A JP H05114702A JP 21685691 A JP21685691 A JP 21685691A JP 21685691 A JP21685691 A JP 21685691A JP H05114702 A JPH05114702 A JP H05114702A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 本発明は半導体装置の製造方法に関し、ソー
ス・ドレインをサリサイド化してもバイポーラ・トラン
ジスタ部分が金属汚染されることがなく、また、基板表
面損傷の影響やサリサイド化ソース・ドレインに於ける
不純物がサリサイド膜にゲッタリングされることがない
ようにすることを目的とする。 【構成】 真性ベース領域１１、ソース領域１０Ｓ、ド
レイン領域１０Ｄ、ソース領域１２Ｓ、ドレイン領域１
２Ｄが作り込まれたシリコン半導体基板１に拡散用窓２
１Ａをもつ絶縁膜２１を形成し、窓２１Ａ内に表出され
た真性ベース領域１１にコンタクトする多結晶シリコン
膜１９を形成して不純物を導入し、多結晶シリコン膜１
９と絶縁膜２１をエミッタ近傍に残すようパターニング
し、Ｔｉ膜を形成してから熱処理してＴｉＳｉ2 膜の生
成及びエミッタ領域の形成を同時に行うよう構成する。
ス・ドレインをサリサイド化してもバイポーラ・トラン
ジスタ部分が金属汚染されることがなく、また、基板表
面損傷の影響やサリサイド化ソース・ドレインに於ける
不純物がサリサイド膜にゲッタリングされることがない
ようにすることを目的とする。 【構成】 真性ベース領域１１、ソース領域１０Ｓ、ド
レイン領域１０Ｄ、ソース領域１２Ｓ、ドレイン領域１
２Ｄが作り込まれたシリコン半導体基板１に拡散用窓２
１Ａをもつ絶縁膜２１を形成し、窓２１Ａ内に表出され
た真性ベース領域１１にコンタクトする多結晶シリコン
膜１９を形成して不純物を導入し、多結晶シリコン膜１
９と絶縁膜２１をエミッタ近傍に残すようパターニング
し、Ｔｉ膜を形成してから熱処理してＴｉＳｉ2 膜の生
成及びエミッタ領域の形成を同時に行うよう構成する。
Description
【０００１】
【産業上の利用分野】本発明は、サリサイド・ソース・
ドレインを用いたＣＭＯＳが構成要素になっているＢｉ
ＣＭＯＳを含んだ半導体装置の製造方法に関する。
ドレインを用いたＣＭＯＳが構成要素になっているＢｉ
ＣＭＯＳを含んだ半導体装置の製造方法に関する。
【０００２】ｐチャネル・トランジスタ（ｐＭＯＳ）及
びｎチャネル・トランジスタ（ｎＭＯＳ）を一対にして
組み合わせた所謂ＣＭＯＳとバイポーラ・トランジスタ
とを集積化し、ＣＭＯＳをバイポーラ・トランジスタで
駆動して半導体装置全体の動作速度を向上させることが
行われていて、このＣＭＯＳとバイポーラ・トランジス
タとを組み合わせた半導体装置はＢｉＣＭＯＳと呼ばれ
ている。
びｎチャネル・トランジスタ（ｎＭＯＳ）を一対にして
組み合わせた所謂ＣＭＯＳとバイポーラ・トランジスタ
とを集積化し、ＣＭＯＳをバイポーラ・トランジスタで
駆動して半導体装置全体の動作速度を向上させることが
行われていて、このＣＭＯＳとバイポーラ・トランジス
タとを組み合わせた半導体装置はＢｉＣＭＯＳと呼ばれ
ている。
【０００３】近年、このようなＢｉＣＭＯＳを更に高速
化する為、ＣＭＯＳをサリサイド・ソース・ドレイン化
してソースとドレインの抵抗を低下させることが要求さ
れている。然しながら、そのようにした場合、製造工程
上、ベース・エミッタ接合が金属汚染され易い旨の問題
があり、また、金属シリサイドを形成してサリサイド化
する為の熱処理は高温で実施すると不純物の拡散でエミ
ッタ・コレクタ間の短絡が発生する旨の問題もあり、こ
れ等の点を解決しないと特性良好なＢｉＣＭＯＳが得ら
れない。
化する為、ＣＭＯＳをサリサイド・ソース・ドレイン化
してソースとドレインの抵抗を低下させることが要求さ
れている。然しながら、そのようにした場合、製造工程
上、ベース・エミッタ接合が金属汚染され易い旨の問題
があり、また、金属シリサイドを形成してサリサイド化
する為の熱処理は高温で実施すると不純物の拡散でエミ
ッタ・コレクタ間の短絡が発生する旨の問題もあり、こ
れ等の点を解決しないと特性良好なＢｉＣＭＯＳが得ら
れない。
【０００４】
【従来の技術】通常、ＢｉＣＭＯＳに於いては、浅いエ
ミッタを得る為、ソース及びドレインの形成後にエミッ
タを形成するようにしている。
ミッタを得る為、ソース及びドレインの形成後にエミッ
タを形成するようにしている。
【０００５】図７乃至図１０はサリサイド・ソース・ド
レイン化されたＣＭＯＳを有するＢｉＣＭＯＳを製造す
る工程を解説する為の工程要所に於ける半導体装置の要
部切断側面図を表し、以下、これ等の図を参照しつつ説
明する。尚、ここでは、バイポーラ・トランジスタとし
てｎｐｎ型式を採り上げているので、例えば外部ベース
領域の形成はｐチャネル・トランジスタのソース領域及
びドレイン領域の形成と同時に行っているが、若し、バ
イポーラ・トランジスタがｐｎｐ型式のものであれば、
ｎチャネル・トランジスタの製造工程と共通させれば良
く、また、イオン注入法を適用して不純物イオンの打ち
込みを行って領域などを形成する場合、注入不純物を活
性化する為の熱処理は他の工程と兼ねて行うこともある
ので特別の場合以外は説明されていない。
レイン化されたＣＭＯＳを有するＢｉＣＭＯＳを製造す
る工程を解説する為の工程要所に於ける半導体装置の要
部切断側面図を表し、以下、これ等の図を参照しつつ説
明する。尚、ここでは、バイポーラ・トランジスタとし
てｎｐｎ型式を採り上げているので、例えば外部ベース
領域の形成はｐチャネル・トランジスタのソース領域及
びドレイン領域の形成と同時に行っているが、若し、バ
イポーラ・トランジスタがｐｎｐ型式のものであれば、
ｎチャネル・トランジスタの製造工程と共通させれば良
く、また、イオン注入法を適用して不純物イオンの打ち
込みを行って領域などを形成する場合、注入不純物を活
性化する為の熱処理は他の工程と兼ねて行うこともある
ので特別の場合以外は説明されていない。
【０００６】図７参照 ７−（１） 通常の技術を適用することに依り、ｐ−シリコン半導体
基板１にｐ+ −埋め込み層２及びｎ+ −埋め込み層３を
形成し、また、ｐ−ウエル４及びｎ−ウエル５を形成す
る。 ７−（２） 極薄いＳｉＯ2 膜上に形成されたＳｉ3 Ｎ4 膜を活性領
域上に形成して耐酸化性マスクとする選択的熱酸化（ｌ
ｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏ
ｎ：ＬＯＣＯＳ）法を適用することに依ってＳｉＯ2 か
らなるフィールド絶縁膜６を形成する。
基板１にｐ+ −埋め込み層２及びｎ+ −埋め込み層３を
形成し、また、ｐ−ウエル４及びｎ−ウエル５を形成す
る。 ７−（２） 極薄いＳｉＯ2 膜上に形成されたＳｉ3 Ｎ4 膜を活性領
域上に形成して耐酸化性マスクとする選択的熱酸化（ｌ
ｏｃａｌ ｏｘｉｄａｔｉｏｎ ｏｆ ｓｉｌｉｃｏ
ｎ：ＬＯＣＯＳ）法を適用することに依ってＳｉＯ2 か
らなるフィールド絶縁膜６を形成する。
【０００７】７−（３） 耐酸化性マスクとして用いたＳｉ3 Ｎ4 膜などを除去し
て活性領域を表出させる。 ７−（４） 通常の技術を適用することに依り、コレクタ・コンタク
ト領域形成予定部分を表出したマスクを形成し、イオン
注入法でｎ型不純物イオンの打ち込みを行ってから前記
マスクを除去して熱処理を行い、ｎ+ −コレクタ・コン
タクト領域７を形成する。
て活性領域を表出させる。 ７−（４） 通常の技術を適用することに依り、コレクタ・コンタク
ト領域形成予定部分を表出したマスクを形成し、イオン
注入法でｎ型不純物イオンの打ち込みを行ってから前記
マスクを除去して熱処理を行い、ｎ+ −コレクタ・コン
タクト領域７を形成する。
【０００８】７−（５） 熱酸化法を適用することに依ってＳｉＯ2 からなるゲー
ト絶縁膜８を形成する。 ７−（６） 化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐ
ｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依ってゲ
ート絶縁膜８上に多結晶シリコン膜を積層形成する。
ト絶縁膜８を形成する。 ７−（６） 化学気相堆積（ｃｈｅｍｉｃａｌ ｖａｐｏｒ ｄｅｐ
ｏｓｉｔｉｏｎ：ＣＶＤ）法を適用することに依ってゲ
ート絶縁膜８上に多結晶シリコン膜を積層形成する。
【０００９】７−（７） 通常の技術を適用することに依り、前記多結晶シリコン
膜とゲート絶縁膜８のパターニングを行う。これに依っ
て、ゲート絶縁膜８上には多結晶シリコンからなるゲー
ト電極９Ｐ及び９Ｎが形成される。 ７−（８） 通常の技術を適用することに依り、ｐチャネル・トラン
ジスタ部分を表出したマスクを形成してからｐ型不純物
イオンの注入を行って低不純物濃度のｐ−ソース領域１
０Ｓ並びにｐ−ドレイン領域１０Ｄを形成する。
膜とゲート絶縁膜８のパターニングを行う。これに依っ
て、ゲート絶縁膜８上には多結晶シリコンからなるゲー
ト電極９Ｐ及び９Ｎが形成される。 ７−（８） 通常の技術を適用することに依り、ｐチャネル・トラン
ジスタ部分を表出したマスクを形成してからｐ型不純物
イオンの注入を行って低不純物濃度のｐ−ソース領域１
０Ｓ並びにｐ−ドレイン領域１０Ｄを形成する。
【００１０】７−（９） 通常の技術を適用することに依り、バイポーラ・トラン
ジスタ部分を表出したマスクを形成してからｐ型不純物
イオンの注入を行ってｐ−真性ベース領域１１を形成す
る。 ７−（１０） 通常の技術を適用することに依り、ｎチャネル・トラン
ジスタ部分を表出したマスクを形成してからｎ型不純物
イオンの注入を行って低不純物濃度のｎ−ソース領域１
２Ｓ並びにｎ−ドレイン領域１２Ｄを形成する。
ジスタ部分を表出したマスクを形成してからｐ型不純物
イオンの注入を行ってｐ−真性ベース領域１１を形成す
る。 ７−（１０） 通常の技術を適用することに依り、ｎチャネル・トラン
ジスタ部分を表出したマスクを形成してからｎ型不純物
イオンの注入を行って低不純物濃度のｎ−ソース領域１
２Ｓ並びにｎ−ドレイン領域１２Ｄを形成する。
【００１１】７−（１１） 活性領域の全面を表出してからＣＶＤ法を適用すること
に依り、ＳｉＯ2 からなる絶縁膜１３を形成する。 ７−（１２） エッチング・ガスをフッ素系ガスとする反応性イオン・
エッチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎ
ｇ：ＲＩＥ）法を適用することに依って絶縁膜１３の異
方性エッチングを行う。 この工程を経ると、絶縁膜１３はゲート電極９Ｐ及び９
Ｎなどの側面に被着されたもののみが残留し、所謂、サ
イド・ウォールが生成される。
に依り、ＳｉＯ2 からなる絶縁膜１３を形成する。 ７−（１２） エッチング・ガスをフッ素系ガスとする反応性イオン・
エッチング（ｒｅａｃｔｉｖｅ ｉｏｎ ｅｔｃｈｉｎ
ｇ：ＲＩＥ）法を適用することに依って絶縁膜１３の異
方性エッチングを行う。 この工程を経ると、絶縁膜１３はゲート電極９Ｐ及び９
Ｎなどの側面に被着されたもののみが残留し、所謂、サ
イド・ウォールが生成される。
【００１２】７−（１３） 通常の技術を適用することに依り、ｐチャネル・トラン
ジスタ部分及びバイポーラ・トランジスタ部分の一部を
それぞれ表出したマスクを形成してからｐ型不純物イオ
ンを高ドーズ量で注入してｐ+ −ソース領域１４Ｓ、ｐ
+ −ドレイン領域１４Ｄ、ｐ+ −外部ベース領域１５を
形成する。 ７−（１４） 通常の技術を適用することに依り、ｎチャネル・トラン
ジスタ部分を表出したマスクを形成してからｎ型不純物
イオンを高ドーズ量で注入してｎ+ −ソース領域１６
Ｓ、ｎ+ −ドレイン領域１６Ｄを形成する。
ジスタ部分及びバイポーラ・トランジスタ部分の一部を
それぞれ表出したマスクを形成してからｐ型不純物イオ
ンを高ドーズ量で注入してｐ+ −ソース領域１４Ｓ、ｐ
+ −ドレイン領域１４Ｄ、ｐ+ −外部ベース領域１５を
形成する。 ７−（１４） 通常の技術を適用することに依り、ｎチャネル・トラン
ジスタ部分を表出したマスクを形成してからｎ型不純物
イオンを高ドーズ量で注入してｎ+ −ソース領域１６
Ｓ、ｎ+ −ドレイン領域１６Ｄを形成する。
【００１３】７−（１５） 活性領域の全面を表出させてからスパッタリング法を適
用することに依ってＴｉ膜を形成する。 ７−（１６） 熱処理を行って、Ｔｉ膜と下地のシリコンとを反応させ
ることでＴｉＳｉ2膜１７を生成させてから、ＴｉＳｉ
2 にならなかった未反応のＴｉ膜を除去する。
用することに依ってＴｉ膜を形成する。 ７−（１６） 熱処理を行って、Ｔｉ膜と下地のシリコンとを反応させ
ることでＴｉＳｉ2膜１７を生成させてから、ＴｉＳｉ
2 にならなかった未反応のＴｉ膜を除去する。
【００１４】図８参照 ８−（１） ＣＶＤ法を適用することに依ってＳｉＯ2 からなる絶縁
膜１８を形成し、通常のリソグラフィ技術を適用するこ
とに依ってエミッタ拡散用窓１８Ａを形成する。
膜１８を形成し、通常のリソグラフィ技術を適用するこ
とに依ってエミッタ拡散用窓１８Ａを形成する。
【００１５】図９参照 ９−（１） ＣＶＤ法を適用することに依って多結晶シリコン膜１９
を形成する。 ９−（２） イオン注入法を適用することに依ってｎ型不純物の打ち
込みを行い、且つ、熱処理を行って固相拡散でｎ−エミ
ッタ領域２０を形成する。
を形成する。 ９−（２） イオン注入法を適用することに依ってｎ型不純物の打ち
込みを行い、且つ、熱処理を行って固相拡散でｎ−エミ
ッタ領域２０を形成する。
【００１６】図１０参照 １０−（１） 通常のリソグラフィ技術を適用することに依り、多結晶
シリコン膜１９のパターニングを行ってエミッタ電極と
する。 １０−（２） この後、通常の技術を適用して絶縁膜や電極・配線を形
成して完成させる。
シリコン膜１９のパターニングを行ってエミッタ電極と
する。 １０−（２） この後、通常の技術を適用して絶縁膜や電極・配線を形
成して完成させる。
【００１７】図１１乃至図１４はサリサイド・ソース・
ドレイン化されたＣＭＯＳを有するＢｉＣＭＯＳを製造
する他の従来技術を解説する為の工程要所に於ける半導
体装置の要部切断側面図を表し、以下、これ等の図を参
照しつつ説明する。尚、図７乃至図１０に於いて用いた
記号と同記号は同部分を表すか或いは同じ意味を持つも
のとし、また、当初からｎ+ −ソース領域１６Ｓ及びｎ
+ −ドレイン領域１６Ｄを形成するまでの工程は図７乃
至図１０について説明した従来例と全く同じであるから
省略し、その次の段階から説明することにする。
ドレイン化されたＣＭＯＳを有するＢｉＣＭＯＳを製造
する他の従来技術を解説する為の工程要所に於ける半導
体装置の要部切断側面図を表し、以下、これ等の図を参
照しつつ説明する。尚、図７乃至図１０に於いて用いた
記号と同記号は同部分を表すか或いは同じ意味を持つも
のとし、また、当初からｎ+ −ソース領域１６Ｓ及びｎ
+ −ドレイン領域１６Ｄを形成するまでの工程は図７乃
至図１０について説明した従来例と全く同じであるから
省略し、その次の段階から説明することにする。
【００１８】図１１参照 １１−（１） 図には、ｐ−シリコン半導体基板１にｐ+ −埋め込み層
２並びにｎ+ −埋め込み層３の形成から始まって、ｐ−
ウエル４、ｎ−ウエル５、フィールド絶縁膜６、ｎ+ −
コレクタ・コンタクト領域７、ゲート絶縁膜８、ゲート
電極９Ｐ及び９Ｎ、ｐ−ソース領域１０Ｓ及びｐ−ドレ
イン領域１０Ｄ、ｐ−真性ベース領域１１、ｎ−ソース
領域１２Ｓ及びｎ−ドレイン領域１２Ｄ、サイド・ウォ
ールである絶縁膜１３、ｐ+ −ソース領域１４Ｓ及びｐ
+ −ドレイン領域１４Ｄ、ｐ+ −外部ベース領域１５、
ｎ+ −ソース領域１６Ｓ及びｎ+ ドレイン領域１６Ｄが
形成された状態に在る半導体装置が示されている。
２並びにｎ+ −埋め込み層３の形成から始まって、ｐ−
ウエル４、ｎ−ウエル５、フィールド絶縁膜６、ｎ+ −
コレクタ・コンタクト領域７、ゲート絶縁膜８、ゲート
電極９Ｐ及び９Ｎ、ｐ−ソース領域１０Ｓ及びｐ−ドレ
イン領域１０Ｄ、ｐ−真性ベース領域１１、ｎ−ソース
領域１２Ｓ及びｎ−ドレイン領域１２Ｄ、サイド・ウォ
ールである絶縁膜１３、ｐ+ −ソース領域１４Ｓ及びｐ
+ −ドレイン領域１４Ｄ、ｐ+ −外部ベース領域１５、
ｎ+ −ソース領域１６Ｓ及びｎ+ ドレイン領域１６Ｄが
形成された状態に在る半導体装置が示されている。
【００１９】図１２参照 １２−（１） ＣＶＤ法を適用することに依ってＳｉＯ2 からなる絶縁
膜１８を形成し、通常のリソグラフィ技術を適用するこ
とに依ってエミッタ拡散用窓１８Ａを形成する。 １２−（２） ＣＶＤ法を適用することに依って多結晶シリコン膜１９
を形成する。
膜１８を形成し、通常のリソグラフィ技術を適用するこ
とに依ってエミッタ拡散用窓１８Ａを形成する。 １２−（２） ＣＶＤ法を適用することに依って多結晶シリコン膜１９
を形成する。
【００２０】１２−（３） イオン注入法を適用することに依ってｎ型不純物の打ち
込みを行い、且つ、熱処理を行って固相拡散でｎ−エミ
ッタ領域２０を形成する。 １２−（４） 通常のリソグラフィ技術を適用することに依り、多結晶
シリコン膜１９及び絶縁膜１８のパターニングを行う。
ここでパターニングされた多結晶シリコン膜１９はエミ
ッタ電極となる。
込みを行い、且つ、熱処理を行って固相拡散でｎ−エミ
ッタ領域２０を形成する。 １２−（４） 通常のリソグラフィ技術を適用することに依り、多結晶
シリコン膜１９及び絶縁膜１８のパターニングを行う。
ここでパターニングされた多結晶シリコン膜１９はエミ
ッタ電極となる。
【００２１】図１３参照 １３−（１） 活性領域の全面を表出させてからスパッタリング法を適
用することに依ってＴｉ膜を形成する。
用することに依ってＴｉ膜を形成する。
【００２２】図１４参照 １４−（１） 熱処理を行って、Ｔｉ膜と下地のシリコンとを反応させ
ることでＴｉＳｉ2膜１７を生成させてから、ＴｉＳｉ
2 にならなかった未反応のＴｉ膜を除去する。 １４−（２） この後、通常の技術を適用して絶縁膜や電極・配線を形
成して完成させる。
ることでＴｉＳｉ2膜１７を生成させてから、ＴｉＳｉ
2 にならなかった未反応のＴｉ膜を除去する。 １４−（２） この後、通常の技術を適用して絶縁膜や電極・配線を形
成して完成させる。
【００２３】
【発明が解決しようとする課題】図７乃至図１０につい
て説明した従来の技術に於いては、その工程上、バイポ
ーラ・トランジスタ部分が金属汚染されるのを免れるこ
とはできず、ベース・エミッタ接合の不良を生ずる旨の
問題、また、サリサイド化ソース・ドレインを形成した
後、高温或いは長時間の熱処理を行うと不純物がサリサ
イド膜に吸収されてソース及びドレインの抵抗値が高く
なってしまうこと、即ち、例えばｐ+ −ソース領域やｐ
+ −ドレイン領域を硼素（Ｂ）イオンの注入で形成した
場合、熱処理を行うとＢがＴｉＳｉ2 にゲッタリングさ
れてしまい、ｐ+ −ソース領域及びｐ+ −ドレイン領域
からＢが抜けてしまって抵抗値が高くなる旨の問題があ
る。
て説明した従来の技術に於いては、その工程上、バイポ
ーラ・トランジスタ部分が金属汚染されるのを免れるこ
とはできず、ベース・エミッタ接合の不良を生ずる旨の
問題、また、サリサイド化ソース・ドレインを形成した
後、高温或いは長時間の熱処理を行うと不純物がサリサ
イド膜に吸収されてソース及びドレインの抵抗値が高く
なってしまうこと、即ち、例えばｐ+ −ソース領域やｐ
+ −ドレイン領域を硼素（Ｂ）イオンの注入で形成した
場合、熱処理を行うとＢがＴｉＳｉ2 にゲッタリングさ
れてしまい、ｐ+ −ソース領域及びｐ+ −ドレイン領域
からＢが抜けてしまって抵抗値が高くなる旨の問題があ
る。
【００２４】図１１乃至図１４について説明した従来の
技術に於いては、図７乃至図１０について説明した従来
の技術に見られるようなｎ−エミッタ領域２０の表面に
於ける金属汚染はない。然しながら、ｎ−エミッタ領域
２０を形成してから多結晶シリコン膜１９及び絶縁膜１
８のパターニングを行うので、その際、ＣＭＯＳトラン
ジスタ部分に於いては、ソース領域及びドレイン領域の
形成後に基板表面がエッチングで荒らされることにな
り、その性能が劣化することは避けられず、この面で
は、図７乃至図１０について説明した従来の技術と比較
しても著しく不利である。
技術に於いては、図７乃至図１０について説明した従来
の技術に見られるようなｎ−エミッタ領域２０の表面に
於ける金属汚染はない。然しながら、ｎ−エミッタ領域
２０を形成してから多結晶シリコン膜１９及び絶縁膜１
８のパターニングを行うので、その際、ＣＭＯＳトラン
ジスタ部分に於いては、ソース領域及びドレイン領域の
形成後に基板表面がエッチングで荒らされることにな
り、その性能が劣化することは避けられず、この面で
は、図７乃至図１０について説明した従来の技術と比較
しても著しく不利である。
【００２５】本発明は、ソース・ドレインのサリサイド
化に依る金属汚染がなく、また、基板表面の損傷に依る
特性劣化がなく、更にまた、サリサイド化ソース・ドレ
インの不純物がサリサイド膜にゲッタリングされること
がないようにする。
化に依る金属汚染がなく、また、基板表面の損傷に依る
特性劣化がなく、更にまた、サリサイド化ソース・ドレ
インの不純物がサリサイド膜にゲッタリングされること
がないようにする。
【００２６】
【課題を解決するための手段】本発明に依る半導体装置
の製造方法に於いては、バイポーラ・トランジスタ部分
に於ける真性ベース領域（例えばｐ−真性ベース領域１
１）とゲートをマスクとして形成されたＣＭＯＳ部分に
於ける低不純物濃度のソース領域（例えばｐ−ソース領
域１０Ｓ、ｎ−ソース領域１２Ｓ、）及びドレイン領域
（例えばｐ−ドレイン領域１０Ｄ、ｎ−ドレイン領域１
２Ｄ）とが作り込まれたシリコン半導体基板（例えばｐ
−シリコン半導体基板１）の表面に絶縁膜（例えばＳｉ
Ｏ2 からなる絶縁膜２１）を形成する工程と、次いで、
該絶縁膜の選択的エッチングを行って該真性ベース領域
の表面に対向するエミッタ拡散用窓（例えばエミッタ拡
散用窓２１Ａ）を形成する工程と、次いで、該エミッタ
拡散用窓内に表出された該真性ベース領域の表面にコン
タクトするシリコン膜（例えば多結晶シリコン膜１９）
を形成してから該シリコン膜に不純物（例えばＡｓ）を
導入する工程と、次いで、該シリコン膜並びに該絶縁膜
をエミッタ近傍に残すようにパターニングする工程と、
しかる後、全面に金属膜（例えばＴｉ膜）を形成してか
ら熱処理を行って下地のシリコンと反応させて金属シリ
サイド膜（例えばＴｉＳｉ2 膜１８）を形成し未反応の
金属膜を除去する工程が含まれてなることを特徴とす
る。
の製造方法に於いては、バイポーラ・トランジスタ部分
に於ける真性ベース領域（例えばｐ−真性ベース領域１
１）とゲートをマスクとして形成されたＣＭＯＳ部分に
於ける低不純物濃度のソース領域（例えばｐ−ソース領
域１０Ｓ、ｎ−ソース領域１２Ｓ、）及びドレイン領域
（例えばｐ−ドレイン領域１０Ｄ、ｎ−ドレイン領域１
２Ｄ）とが作り込まれたシリコン半導体基板（例えばｐ
−シリコン半導体基板１）の表面に絶縁膜（例えばＳｉ
Ｏ2 からなる絶縁膜２１）を形成する工程と、次いで、
該絶縁膜の選択的エッチングを行って該真性ベース領域
の表面に対向するエミッタ拡散用窓（例えばエミッタ拡
散用窓２１Ａ）を形成する工程と、次いで、該エミッタ
拡散用窓内に表出された該真性ベース領域の表面にコン
タクトするシリコン膜（例えば多結晶シリコン膜１９）
を形成してから該シリコン膜に不純物（例えばＡｓ）を
導入する工程と、次いで、該シリコン膜並びに該絶縁膜
をエミッタ近傍に残すようにパターニングする工程と、
しかる後、全面に金属膜（例えばＴｉ膜）を形成してか
ら熱処理を行って下地のシリコンと反応させて金属シリ
サイド膜（例えばＴｉＳｉ2 膜１８）を形成し未反応の
金属膜を除去する工程が含まれてなることを特徴とす
る。
【００２７】
【作用】本発明では、エミッタ領域を形成すべき部分は
サリサイド化ソース・ドレインを形成する前に多結晶シ
リコン膜で覆われるから金属汚染に依るエミッタ・ベー
ス接合の劣化は防止され、しかも、その多結晶シリコン
膜及び下地の絶縁膜をパターニングする際にシリコン半
導体基板に損傷が発生したとしても、それ等のパターニ
ング後にサリサイド化ソース・ドレインの形成を行って
いるので、そのような基板表面の荒れが原因となって半
導体装置の特性が劣化するようなことはなく、また、そ
れと同時に該多結晶シリコン膜から不純物が拡散されて
エミッタ領域を形成されるので、浅いエミッタ領域を得
ることができ、且つ、工程も単純化される。
サリサイド化ソース・ドレインを形成する前に多結晶シ
リコン膜で覆われるから金属汚染に依るエミッタ・ベー
ス接合の劣化は防止され、しかも、その多結晶シリコン
膜及び下地の絶縁膜をパターニングする際にシリコン半
導体基板に損傷が発生したとしても、それ等のパターニ
ング後にサリサイド化ソース・ドレインの形成を行って
いるので、そのような基板表面の荒れが原因となって半
導体装置の特性が劣化するようなことはなく、また、そ
れと同時に該多結晶シリコン膜から不純物が拡散されて
エミッタ領域を形成されるので、浅いエミッタ領域を得
ることができ、且つ、工程も単純化される。
【００２８】
【実施例】図１乃至図６は本発明一実施例を解説する為
の工程要所に於ける半導体装置の要部切断側面図を表
し、以下、これ等の図を参照しつつ説明する。尚、図７
乃至図１４に於いて用いた記号と同記号は同部分を表す
か或いは同じ意味を持つものとする。図１参照 １−（１） 通常の技術を適用することに依り、ｐ−シリコン半導体
基板１にｐ+ −埋め込み層２及びｎ+ −埋め込み層３を
形成し、また、ｐ−ウエル４及びｎ−ウエル５を形成す
る。この場合、ｐ+ −埋め込み層２の厚さは２〔μｍ〕
〜４〔μｍ〕、そして、ｎ+ −埋め込み層３の厚さは１
〔μｍ〕〜３〔μｍ〕であり、また、基板表面から埋め
込み層２或いは３までの深さは１〔μｍ〕〜３〔μｍ〕
である。尚、ｐ+ −埋め込み層２及びｎ+ −埋め込み層
３は必要に応じて形成すれば良い。 １−（２） 極薄いＳｉＯ2 膜上に形成されたＳｉ3 Ｎ4 膜を選択的
に形成して耐酸化性マスクとするＬＯＣＯＳ法を適用す
ることに依って厚さ例えば６０００〔Å〕〜８０００
〔Å〕のＳｉＯ2 からなるフィールド絶縁膜６を形成す
る。
の工程要所に於ける半導体装置の要部切断側面図を表
し、以下、これ等の図を参照しつつ説明する。尚、図７
乃至図１４に於いて用いた記号と同記号は同部分を表す
か或いは同じ意味を持つものとする。図１参照 １−（１） 通常の技術を適用することに依り、ｐ−シリコン半導体
基板１にｐ+ −埋め込み層２及びｎ+ −埋め込み層３を
形成し、また、ｐ−ウエル４及びｎ−ウエル５を形成す
る。この場合、ｐ+ −埋め込み層２の厚さは２〔μｍ〕
〜４〔μｍ〕、そして、ｎ+ −埋め込み層３の厚さは１
〔μｍ〕〜３〔μｍ〕であり、また、基板表面から埋め
込み層２或いは３までの深さは１〔μｍ〕〜３〔μｍ〕
である。尚、ｐ+ −埋め込み層２及びｎ+ −埋め込み層
３は必要に応じて形成すれば良い。 １−（２） 極薄いＳｉＯ2 膜上に形成されたＳｉ3 Ｎ4 膜を選択的
に形成して耐酸化性マスクとするＬＯＣＯＳ法を適用す
ることに依って厚さ例えば６０００〔Å〕〜８０００
〔Å〕のＳｉＯ2 からなるフィールド絶縁膜６を形成す
る。
【００２９】１−（３） 耐酸化性マスクとして用いたＳｉ3 Ｎ4 膜などを除去し
て活性領域を表出させる。 １−（４） リソグラフィ技術に於けるレジスト・プロセスを適用す
ることに依り、コレクタ・コンタクト領域形成予定部分
を表出したレジスト・マスクを形成する。
て活性領域を表出させる。 １−（４） リソグラフィ技術に於けるレジスト・プロセスを適用す
ることに依り、コレクタ・コンタクト領域形成予定部分
を表出したレジスト・マスクを形成する。
【００３０】１−（５） イオン注入法を適用することに依り、ドーズ量を例えば
１×１０14〜１０15〔cm-2〕とし、そして、イオン加速
電圧を１００〜２００〔ｋｅＶ〕として、ｎ型不純物イ
オン、例えばＰイオンの打ち込みを行い、次いで、前記
レジスト・マスクを除去してから熱処理することで表面
からｎ+ −埋め込み層３に達するｎ+ −コレクタ・コン
タクト領域７を形成する。尚、ｎ+ −コレクタ・コンタ
クト領域７は必要に応じて設けるものとする。 １−（６） 熱酸化法を適用することに依り、厚さが例えば１００
〔Å〕〜３００〔Å〕のＳｉＯ2 からなるゲート絶縁膜
８を形成する。
１×１０14〜１０15〔cm-2〕とし、そして、イオン加速
電圧を１００〜２００〔ｋｅＶ〕として、ｎ型不純物イ
オン、例えばＰイオンの打ち込みを行い、次いで、前記
レジスト・マスクを除去してから熱処理することで表面
からｎ+ −埋め込み層３に達するｎ+ −コレクタ・コン
タクト領域７を形成する。尚、ｎ+ −コレクタ・コンタ
クト領域７は必要に応じて設けるものとする。 １−（６） 熱酸化法を適用することに依り、厚さが例えば１００
〔Å〕〜３００〔Å〕のＳｉＯ2 からなるゲート絶縁膜
８を形成する。
【００３１】１−（７） ＣＶＤ法を適用することに依り、ゲート絶縁膜８上に厚
さが例えば１０００〔Å〕〜３０００〔Å〕の多結晶シ
リコン膜を積層形成する。 １−（８） 通常のリソグラフィ技術に於けるレジスト・プロセス及
びエッチング・ガスを塩素系ガス（多結晶シリコン用）
及びフッ素系ガス（ＳｉＯ2 用）とするＲＩＥ法を適用
することに依り、前記多結晶シリコン膜とゲート絶縁膜
８のパターニングを行う。 これに依って、ゲート絶縁膜８上には多結晶シリコンか
らなるゲート電極９Ｐ及び９Ｎが形成される。
さが例えば１０００〔Å〕〜３０００〔Å〕の多結晶シ
リコン膜を積層形成する。 １−（８） 通常のリソグラフィ技術に於けるレジスト・プロセス及
びエッチング・ガスを塩素系ガス（多結晶シリコン用）
及びフッ素系ガス（ＳｉＯ2 用）とするＲＩＥ法を適用
することに依り、前記多結晶シリコン膜とゲート絶縁膜
８のパターニングを行う。 これに依って、ゲート絶縁膜８上には多結晶シリコンか
らなるゲート電極９Ｐ及び９Ｎが形成される。
【００３２】１−（９） 通常のリソグラフィ技術に於けるレジスト・プロセスを
適用することに依ってｐチャネル・トランジスタ部分を
表出したマスクを形成し、次に、イオン注入法を適用す
ることに依って、ドーズ量を例えば１×１０13〜１０14
〔cm-2〕、イオン加速電圧を例えば５０〜１００〔ｋｅ
Ｖ〕とし、ｐ型不純物イオン、例えばＢイオンの注入を
行って低不純物濃度のｐ−ソース領域１０Ｓ並びにｐ−
ドレイン領域１０Ｄを形成する。 １−（１０） 通常のリソグラフィ技術に於けるレジスト・プロセスを
適用することに依ってバイポーラ・トランジスタ部分を
表出したマスクを形成し、次に、イオン注入法を適用す
ることに依って、ドーズ量を例えば１×１０13〜１０14
〔cm-2〕、イオン加速電圧を例えば１０〜５０〔ｋｅ
Ｖ〕とし、ｐ型不純物イオン、例えばＢイオンの注入を
行ってｐ−真性ベース領域１１を形成する。尚、最適化
すれば、本工程１−（１０）は前記工程１−（９）と同
時に実施することが可能である。
適用することに依ってｐチャネル・トランジスタ部分を
表出したマスクを形成し、次に、イオン注入法を適用す
ることに依って、ドーズ量を例えば１×１０13〜１０14
〔cm-2〕、イオン加速電圧を例えば５０〜１００〔ｋｅ
Ｖ〕とし、ｐ型不純物イオン、例えばＢイオンの注入を
行って低不純物濃度のｐ−ソース領域１０Ｓ並びにｐ−
ドレイン領域１０Ｄを形成する。 １−（１０） 通常のリソグラフィ技術に於けるレジスト・プロセスを
適用することに依ってバイポーラ・トランジスタ部分を
表出したマスクを形成し、次に、イオン注入法を適用す
ることに依って、ドーズ量を例えば１×１０13〜１０14
〔cm-2〕、イオン加速電圧を例えば１０〜５０〔ｋｅ
Ｖ〕とし、ｐ型不純物イオン、例えばＢイオンの注入を
行ってｐ−真性ベース領域１１を形成する。尚、最適化
すれば、本工程１−（１０）は前記工程１−（９）と同
時に実施することが可能である。
【００３３】１−（１１） 通常のリソグラフィ技術に於けるレジスト・プロセスを
適用することに依ってｎチャネル・トランジスタ部分を
表出したマスクを形成し、次に、イオン注入法を適用す
ることに依って、ドーズ量を例えば１×１０13〜１０14
〔cm-2〕、イオン加速電圧を例えば５０〜１００〔ｋｅ
Ｖ〕とし、ｎ型不純物、例えばＡｓイオンの注入を行っ
て低不純物濃度のｎ−ソース領域１２Ｓ並びにｎ−ドレ
イン領域１２Ｄを形成する。
適用することに依ってｎチャネル・トランジスタ部分を
表出したマスクを形成し、次に、イオン注入法を適用す
ることに依って、ドーズ量を例えば１×１０13〜１０14
〔cm-2〕、イオン加速電圧を例えば５０〜１００〔ｋｅ
Ｖ〕とし、ｎ型不純物、例えばＡｓイオンの注入を行っ
て低不純物濃度のｎ−ソース領域１２Ｓ並びにｎ−ドレ
イン領域１２Ｄを形成する。
【００３４】図２参照 ２−（１） 活性領域の全面を表出してからＣＶＤ法を適用すること
に依り、厚さ例えば５００〔Å〕〜２０００〔Å〕のＳ
ｉＯ2 からなる絶縁膜２１を形成する。 ２−（２） 通常のリソグラフィ技術に於けるレジスト・プロセス及
びエッチング・ガスをフッ素系ガスとするＲＩＥ法を適
用することに依って、ｐ−真性ベース領域１１上に在る
絶縁膜２１の選択的エッチングを行ってエミッタ拡散用
窓２１Ａを形成する。
に依り、厚さ例えば５００〔Å〕〜２０００〔Å〕のＳ
ｉＯ2 からなる絶縁膜２１を形成する。 ２−（２） 通常のリソグラフィ技術に於けるレジスト・プロセス及
びエッチング・ガスをフッ素系ガスとするＲＩＥ法を適
用することに依って、ｐ−真性ベース領域１１上に在る
絶縁膜２１の選択的エッチングを行ってエミッタ拡散用
窓２１Ａを形成する。
【００３５】図３参照 ３−（１） ＣＶＤ法を適用することに依って厚さ５００〔Å〕〜２
０００〔Å〕の多結晶シリコン膜１９を形成する。 ３−（２） イオン注入法を適用することに依り、ドーズ量を１×１
０15〜１０16〔cm-2〕、そして、イオン加速電圧を５０
〜１００〔ｋｅＶ〕としてｎ型不純物イオン、例えばＡ
ｓイオンの打ち込みを行う。尚、ここで実施するのはイ
オン注入のみであり、エミッタ領域を形成する為の熱処
理は行わない。
０００〔Å〕の多結晶シリコン膜１９を形成する。 ３−（２） イオン注入法を適用することに依り、ドーズ量を１×１
０15〜１０16〔cm-2〕、そして、イオン加速電圧を５０
〜１００〔ｋｅＶ〕としてｎ型不純物イオン、例えばＡ
ｓイオンの打ち込みを行う。尚、ここで実施するのはイ
オン注入のみであり、エミッタ領域を形成する為の熱処
理は行わない。
【００３６】図４参照 ４−（１） 通常のリソグラフィ技術に於けるレジスト・プロセス及
びエッチング・ガスを塩素系とするＲＩＥ法を適用する
ことに依り、多結晶シリコン膜１９のパターニングを行
ってエミッタ電極とする。 ４−（２） 引き続き、エッチング・ガスをフッ素系ガスとするＲＩ
Ｅ法を適用することに依って絶縁膜２１の異方性エッチ
ングを行う。 この工程を経ると、多結晶シリコン膜１９で覆われた部
分の絶縁膜２１が残ることは勿論であるが、ゲート電極
９Ｐ及び９Ｎなどの側面に被着されたものも残留し、所
謂、サイド・ウォールが生成される。このように、多結
晶シリコン膜１９に覆われている絶縁膜２１のパターニ
ングと同時にゲート電極９Ｐなどの側面にサイド・ウォ
ールを形成することができるのは本実施例の特徴の一つ
である。
びエッチング・ガスを塩素系とするＲＩＥ法を適用する
ことに依り、多結晶シリコン膜１９のパターニングを行
ってエミッタ電極とする。 ４−（２） 引き続き、エッチング・ガスをフッ素系ガスとするＲＩ
Ｅ法を適用することに依って絶縁膜２１の異方性エッチ
ングを行う。 この工程を経ると、多結晶シリコン膜１９で覆われた部
分の絶縁膜２１が残ることは勿論であるが、ゲート電極
９Ｐ及び９Ｎなどの側面に被着されたものも残留し、所
謂、サイド・ウォールが生成される。このように、多結
晶シリコン膜１９に覆われている絶縁膜２１のパターニ
ングと同時にゲート電極９Ｐなどの側面にサイド・ウォ
ールを形成することができるのは本実施例の特徴の一つ
である。
【００３７】４−（３） 通常のリソグラフィ技術に於けるレジスト・プロセスを
適用することに依ってｐチャネル・トランジスタ部分及
びバイポーラ・トランジスタ部分の一部を表出したマス
クを形成し、次に、ドーズ量を例えば１×１０15〜１０
16〔cm-2〕、また、イオン加速電圧を例えば５０〜１０
０〔ｋｅＶ〕としてｎ型不純物イオン、例えばＢイオン
の打ち込みを行ってｐ+ −ソース領域１４Ｓ、ｐ+ −ド
レイン領域１４Ｄ、ｐ+ −外部ベース領域１５を形成す
る。 ４−（４） 通常のリソグラフィ技術に於けるレジスト・プロセスを
適用することに依ってｎチャネル・トランジスタ部分を
表出したマスクを形成し、次いで、ドーズ量を例えば１
×１０15〜１０16〔cm-2〕、そして、イオン加速電圧を
例えば５０〜１００〔ｋｅＶ〕としてｎ型不純物イオ
ン、例えばＡｓイオンを打ち込んでｎ+ −ソース領域１
６Ｓ、ｎ+ −ドレイン領域１６Ｄを形成する。
適用することに依ってｐチャネル・トランジスタ部分及
びバイポーラ・トランジスタ部分の一部を表出したマス
クを形成し、次に、ドーズ量を例えば１×１０15〜１０
16〔cm-2〕、また、イオン加速電圧を例えば５０〜１０
０〔ｋｅＶ〕としてｎ型不純物イオン、例えばＢイオン
の打ち込みを行ってｐ+ −ソース領域１４Ｓ、ｐ+ −ド
レイン領域１４Ｄ、ｐ+ −外部ベース領域１５を形成す
る。 ４−（４） 通常のリソグラフィ技術に於けるレジスト・プロセスを
適用することに依ってｎチャネル・トランジスタ部分を
表出したマスクを形成し、次いで、ドーズ量を例えば１
×１０15〜１０16〔cm-2〕、そして、イオン加速電圧を
例えば５０〜１００〔ｋｅＶ〕としてｎ型不純物イオ
ン、例えばＡｓイオンを打ち込んでｎ+ −ソース領域１
６Ｓ、ｎ+ −ドレイン領域１６Ｄを形成する。
【００３８】図５参照 ５−（１） 活性領域の全面を表出させてからスパッタリング法を適
用することに依って厚さ例えば１００〜５００〔Å〕の
Ｔｉ膜を形成する。 ５−（２） 温度を例えば９００〜１０００〔℃〕、時間を例えば５
〜３０〔分〕とする熱処理を行って、Ｔｉ膜と下地のシ
リコンとを反応させることでＴｉＳｉ2 膜１７を生成さ
せると共に前記工程３−（２）で多結晶シリコン膜１９
に打ち込んだＡｓをｐ−真性ベース領域１１の表面に導
入してｎ−エミッタ領域２０を形成する。尚、このｎ−
エミッタ領域２０が浅く形成されることは理解されよ
う。
用することに依って厚さ例えば１００〜５００〔Å〕の
Ｔｉ膜を形成する。 ５−（２） 温度を例えば９００〜１０００〔℃〕、時間を例えば５
〜３０〔分〕とする熱処理を行って、Ｔｉ膜と下地のシ
リコンとを反応させることでＴｉＳｉ2 膜１７を生成さ
せると共に前記工程３−（２）で多結晶シリコン膜１９
に打ち込んだＡｓをｐ−真性ベース領域１１の表面に導
入してｎ−エミッタ領域２０を形成する。尚、このｎ−
エミッタ領域２０が浅く形成されることは理解されよ
う。
【００３９】図６参照 ６−（１） ハロゲンを含まない還元性の酸からなる液、例えば過酸
化水素とアンモニアとの混合溶液、又は、硫酸とアンモ
ニアとの混合溶液中に浸漬してＴｉＳｉ2 にならなかっ
た未反応のＴｉ膜を除去し、この後、通常の技術を適用
して絶縁膜や電極・配線を形成して完成させる。 前記説明した実施例に於いては、多結晶シリコン膜１９
のパターニングを行った後にｐ+ −ソース領域１４Ｓ、
ｐ+ −ドレイン領域１４Ｄ、ｐ+ −外部ベース領域１
５、ｎ+ −ソース領域１６Ｓ、ｎ+ −ドレイン領域１６
Ｄの形成を行っているが、これはサイド・ウォールの形
成後、ｐ+ −ソース領域１４Ｓなどの形成を先に行い、
後から多結晶シリコン膜１９のパターニングを行い、そ
して、ＴｉＳｉ2 膜１７を形成するようにしても良い。
化水素とアンモニアとの混合溶液、又は、硫酸とアンモ
ニアとの混合溶液中に浸漬してＴｉＳｉ2 にならなかっ
た未反応のＴｉ膜を除去し、この後、通常の技術を適用
して絶縁膜や電極・配線を形成して完成させる。 前記説明した実施例に於いては、多結晶シリコン膜１９
のパターニングを行った後にｐ+ −ソース領域１４Ｓ、
ｐ+ −ドレイン領域１４Ｄ、ｐ+ −外部ベース領域１
５、ｎ+ −ソース領域１６Ｓ、ｎ+ −ドレイン領域１６
Ｄの形成を行っているが、これはサイド・ウォールの形
成後、ｐ+ −ソース領域１４Ｓなどの形成を先に行い、
後から多結晶シリコン膜１９のパターニングを行い、そ
して、ＴｉＳｉ2 膜１７を形成するようにしても良い。
【００４０】
【発明の効果】本発明に依る半導体装置の製造方法に於
いては、真性ベース領域と低不純物濃度のソース領域及
びドレイン領域とが作り込まれたシリコン半導体基板の
表面に絶縁膜を形成し、その絶縁膜にエミッタ拡散用窓
を形成し、エミッタ拡散用窓内に表出された該真性ベー
ス領域の表面にコンタクトするシリコン膜を形成してか
ら該シリコン膜に不純物を導入し、該シリコン膜並びに
該絶縁膜をエミッタ近傍に残すようにパターニングし、
しかる後、全面に金属膜を形成してから熱処理を行って
下地のシリコンと反応させて金属シリサイド膜を生成さ
せ未反応の金属膜を除去するようにしている。
いては、真性ベース領域と低不純物濃度のソース領域及
びドレイン領域とが作り込まれたシリコン半導体基板の
表面に絶縁膜を形成し、その絶縁膜にエミッタ拡散用窓
を形成し、エミッタ拡散用窓内に表出された該真性ベー
ス領域の表面にコンタクトするシリコン膜を形成してか
ら該シリコン膜に不純物を導入し、該シリコン膜並びに
該絶縁膜をエミッタ近傍に残すようにパターニングし、
しかる後、全面に金属膜を形成してから熱処理を行って
下地のシリコンと反応させて金属シリサイド膜を生成さ
せ未反応の金属膜を除去するようにしている。
【００４１】本発明では、エミッタ領域を形成すべき部
分はサリサイド化ソース・ドレインを形成する前に多結
晶シリコン膜で覆われるから金属汚染に依るエミッタ・
ベース接合の劣化は防止され、しかも、その多結晶シリ
コン膜及び下地の絶縁膜をパターニングする際にシリコ
ン半導体基板に損傷が発生したとしても、それ等のパタ
ーニング後にサリサイド化ソース・ドレインの形成を行
っているので、そのような基板表面の荒れが原因となっ
て半導体装置の特性が劣化するようなことはなく、ま
た、それと同時に該多結晶シリコン膜から不純物が拡散
されてエミッタ領域を形成されるので、浅いエミッタ領
域を得ることができ、且つ、工程も単純化される。
分はサリサイド化ソース・ドレインを形成する前に多結
晶シリコン膜で覆われるから金属汚染に依るエミッタ・
ベース接合の劣化は防止され、しかも、その多結晶シリ
コン膜及び下地の絶縁膜をパターニングする際にシリコ
ン半導体基板に損傷が発生したとしても、それ等のパタ
ーニング後にサリサイド化ソース・ドレインの形成を行
っているので、そのような基板表面の荒れが原因となっ
て半導体装置の特性が劣化するようなことはなく、ま
た、それと同時に該多結晶シリコン膜から不純物が拡散
されてエミッタ領域を形成されるので、浅いエミッタ領
域を得ることができ、且つ、工程も単純化される。
【図１】本発明一実施例を解説する為の工程要所に於け
る半導体装置の要部切断側面図である。
る半導体装置の要部切断側面図である。
【図２】本発明一実施例を解説する為の工程要所に於け
る半導体装置の要部切断側面図である。
る半導体装置の要部切断側面図である。
【図３】本発明一実施例を解説する為の工程要所に於け
る半導体装置の要部切断側面図である。
る半導体装置の要部切断側面図である。
【図４】本発明一実施例を解説する為の工程要所に於け
る半導体装置の要部切断側面図である。
る半導体装置の要部切断側面図である。
【図５】本発明一実施例を解説する為の工程要所に於け
る半導体装置の要部切断側面図である。
る半導体装置の要部切断側面図である。
【図６】本発明一実施例を解説する為の工程要所に於け
る半導体装置の要部切断側面図である。
る半導体装置の要部切断側面図である。
【図７】サリサイド・ソース・ドレイン化されたＣＭＯ
Ｓを有するＢｉＣＭＯＳを製造する工程を解説する為の
工程要所に於ける半導体装置の要部切断側面図である。
Ｓを有するＢｉＣＭＯＳを製造する工程を解説する為の
工程要所に於ける半導体装置の要部切断側面図である。
【図８】サリサイド・ソース・ドレイン化されたＣＭＯ
Ｓを有するＢｉＣＭＯＳを製造する工程を解説する為の
工程要所に於ける半導体装置の要部切断側面図である。
Ｓを有するＢｉＣＭＯＳを製造する工程を解説する為の
工程要所に於ける半導体装置の要部切断側面図である。
【図９】サリサイド・ソース・ドレイン化されたＣＭＯ
Ｓを有するＢｉＣＭＯＳを製造する工程を解説する為の
工程要所に於ける半導体装置の要部切断側面図である。
Ｓを有するＢｉＣＭＯＳを製造する工程を解説する為の
工程要所に於ける半導体装置の要部切断側面図である。
【図１０】サリサイド・ソース・ドレイン化されたＣＭ
ＯＳを有するＢｉＣＭＯＳを製造する工程を解説する為
の工程要所に於ける半導体装置の要部切断側面図であ
る。
ＯＳを有するＢｉＣＭＯＳを製造する工程を解説する為
の工程要所に於ける半導体装置の要部切断側面図であ
る。
【図１１】サリサイド・ソース・ドレイン化されたＣＭ
ＯＳを有するＢｉＣＭＯＳを製造する他の従来技術を解
説する為の工程要所に於ける半導体装置の要部切断側面
図である。
ＯＳを有するＢｉＣＭＯＳを製造する他の従来技術を解
説する為の工程要所に於ける半導体装置の要部切断側面
図である。
【図１２】サリサイド・ソース・ドレイン化されたＣＭ
ＯＳを有するＢｉＣＭＯＳを製造する他の従来技術を解
説する為の工程要所に於ける半導体装置の要部切断側面
図である。
ＯＳを有するＢｉＣＭＯＳを製造する他の従来技術を解
説する為の工程要所に於ける半導体装置の要部切断側面
図である。
【図１３】サリサイド・ソース・ドレイン化されたＣＭ
ＯＳを有するＢｉＣＭＯＳを製造する他の従来技術を解
説する為の工程要所に於ける半導体装置の要部切断側面
図である。
ＯＳを有するＢｉＣＭＯＳを製造する他の従来技術を解
説する為の工程要所に於ける半導体装置の要部切断側面
図である。
【図１４】サリサイド・ソース・ドレイン化されたＣＭ
ＯＳを有するＢｉＣＭＯＳを製造する他の従来技術を解
説する為の工程要所に於ける半導体装置の要部切断側面
図である。
ＯＳを有するＢｉＣＭＯＳを製造する他の従来技術を解
説する為の工程要所に於ける半導体装置の要部切断側面
図である。
１ ｐ−シリコン半導体基板 ２ ｐ+ −埋め込み層 ３ ｎ+ −埋め込み層 ４ ｐ−ウエル ５ ｎ−ウエル ６ フィールド絶縁膜 ７ ｎ+ −コレクタ・コンタクト領域 ８ ＳｉＯ2 からなるゲート絶縁膜 ９Ｐ ゲート電極 ９Ｎ ゲート電極 １０Ｓ 低不純物濃度のｐ−ソース領域 １０Ｄ 低不純物濃度のｐ−ドレイン領域 １１ ｐ−真性ベース領域 １２Ｓ 低不純物濃度のｎ−ソース領域 １２Ｄ 低不純物濃度のｎ−ドレイン領域 １３ ＳｉＯ2 からなる絶縁膜 １４Ｓ ｐ+ −ソース領域 １４Ｄ ｐ+ −ドレイン領域 １５ ｐ+ −外部ベース領域 １６Ｓ ｎ+ −ソース領域 １６Ｄ ｎ+ −ドレイン領域 １７ ＴｉＳｉ2 膜 １８ ＳｉＯ2 からなる絶縁膜 １８Ａ エミッタ拡散用窓 １９ 多結晶シリコン膜 ２０ ｎ−エミッタ領域 ２１ ＳｉＯ2 からなる絶縁膜 ２１Ａ エミッタ拡散用窓
Claims (1)
- 【請求項１】バイポーラ・トランジスタ部分に於ける真
性ベース領域とゲートをマスクとして形成されたＣＭＯ
Ｓ部分に於ける低不純物濃度のソース領域及びドレイン
領域とが作り込まれたシリコン半導体基板の表面に絶縁
膜を形成する工程と、 次いで、該絶縁膜の選択的エッチングを行って該真性ベ
ース領域の表面に対向するエミッタ拡散用窓を形成する
工程と、 次いで、該エミッタ拡散用窓内に表出された該真性ベー
ス領域の表面にコンタクトするシリコン膜を形成してか
ら該シリコン膜に不純物を導入する工程と、 次いで、該シリコン膜並びに該絶縁膜をエミッタ近傍に
残すようにパターニングする工程と、 しかる後、全面に金属膜を形成してから熱処理を行って
下地のシリコンと反応させて金属シリサイド膜を形成し
未反応の金属膜を除去する工程が含まれてなることを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21685691A JPH05114702A (ja) | 1991-08-28 | 1991-08-28 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21685691A JPH05114702A (ja) | 1991-08-28 | 1991-08-28 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05114702A true JPH05114702A (ja) | 1993-05-07 |
Family
ID=16694982
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21685691A Pending JPH05114702A (ja) | 1991-08-28 | 1991-08-28 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05114702A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08274201A (ja) * | 1995-03-30 | 1996-10-18 | Nec Corp | 半導体集積回路装置およびその製造方法 |
| JPH09116038A (ja) * | 1995-10-19 | 1997-05-02 | Nec Corp | 半導体装置の製造方法 |
-
1991
- 1991-08-28 JP JP21685691A patent/JPH05114702A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08274201A (ja) * | 1995-03-30 | 1996-10-18 | Nec Corp | 半導体集積回路装置およびその製造方法 |
| JPH09116038A (ja) * | 1995-10-19 | 1997-05-02 | Nec Corp | 半導体装置の製造方法 |
| US5926705A (en) * | 1995-10-19 | 1999-07-20 | Nec Corporation | Method for manufacturing a semiconductor device with stabilization of a bipolar transistor and a schottky barrier diode |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20001003 |