JP2973984B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に関し、特にＣＭＯＳのソース、ドレインの形成方法
に関する。
法に関し、特にＣＭＯＳのソース、ドレインの形成方法
に関する。
【０００２】
【従来の技術】図５〜６−３（ａ）〜３（ｆ）は、従来
例のＣＭＯＳのソース、ドレインの形成方法を主要工程
順に示した断面図である。（１９９６年Ｓｙｍｐｏｓｉ
ｕｍｏｎ ＶＩＳＡ Ｔｅｃｈｎｏｌｏｇｙ ｏｆ Ｔ
ｅｃｈｎｉｃａｌ Ｐａｐｅｒ） まず、図５−３（ａ）に示すように、ｐ型のシリコン基
板１上に、厚さ２００〜４００ｎｍのフィールド酸化膜
４を選択酸化法により形成し、ｐウエル２とｎウエル３
をイオン注入法により形成した後、厚さ３〜６ｎｍのゲ
ート酸化膜５を介して、厚さ１５０〜２５０ｎｍの多結
晶シリコンのゲート電極６を、ＣＶＤ法とフォトレジス
トをマスクとした異方性エッチングにより形成する。
例のＣＭＯＳのソース、ドレインの形成方法を主要工程
順に示した断面図である。（１９９６年Ｓｙｍｐｏｓｉ
ｕｍｏｎ ＶＩＳＡ Ｔｅｃｈｎｏｌｏｇｙ ｏｆ Ｔ
ｅｃｈｎｉｃａｌ Ｐａｐｅｒ） まず、図５−３（ａ）に示すように、ｐ型のシリコン基
板１上に、厚さ２００〜４００ｎｍのフィールド酸化膜
４を選択酸化法により形成し、ｐウエル２とｎウエル３
をイオン注入法により形成した後、厚さ３〜６ｎｍのゲ
ート酸化膜５を介して、厚さ１５０〜２５０ｎｍの多結
晶シリコンのゲート電極６を、ＣＶＤ法とフォトレジス
トをマスクとした異方性エッチングにより形成する。
【０００３】次に、図５−３（ｂ）に示すように、フォ
トレジスト７ａでｐＭＯＳ領域を被い、ヒ素イオンを１
０〜３０ｋｅＶの加速エネルギーで、２×１０13〜１×
１０ 14ｃｍ-2注入し、ｎ型低濃度拡散層８を形成する。
トレジスト７ａでｐＭＯＳ領域を被い、ヒ素イオンを１
０〜３０ｋｅＶの加速エネルギーで、２×１０13〜１×
１０ 14ｃｍ-2注入し、ｎ型低濃度拡散層８を形成する。
【０００４】次に、図５−３（ｃ）に示すように、フォ
トレジスト７ｂでｎＭＯＳ領域を被い、２フッ化ボロン
（ＢＦ2 ）イオンを１０〜３０ｋｅＶの加速エネルギー
で、２×１０13〜１×１０14ｃｍ-2注入し、ｐ型低濃度
拡散層９を形成する。
トレジスト７ｂでｎＭＯＳ領域を被い、２フッ化ボロン
（ＢＦ2 ）イオンを１０〜３０ｋｅＶの加速エネルギー
で、２×１０13〜１×１０14ｃｍ-2注入し、ｐ型低濃度
拡散層９を形成する。
【０００５】次に、図６−３（ｄ）に示すように、ゲー
ト電極６の側面に、幅８０〜１２０ｎｍの酸化膜側壁１
０を、ＣＶＤ法と異方性エッチングにより形成し、続い
て、厚さ１０〜２０ｎｍの酸化膜１１を、ＣＶＤ法によ
り全面に被着させる。
ト電極６の側面に、幅８０〜１２０ｎｍの酸化膜側壁１
０を、ＣＶＤ法と異方性エッチングにより形成し、続い
て、厚さ１０〜２０ｎｍの酸化膜１１を、ＣＶＤ法によ
り全面に被着させる。
【０００６】次に、図６−３（ｅ）に示すように、フォ
トレジスト７ｃでｐＭＯＳ領域を被い、ヒ素イオンを３
０〜５０ｋｅＶの加速エネルギーで、２×１０15〜５×
１０ 15ｃｍ-2注入し、ｎ型高濃度拡散層１２を形成す
る。
トレジスト７ｃでｐＭＯＳ領域を被い、ヒ素イオンを３
０〜５０ｋｅＶの加速エネルギーで、２×１０15〜５×
１０ 15ｃｍ-2注入し、ｎ型高濃度拡散層１２を形成す
る。
【０００７】次に、図６−３（ｆ）に示すように、フォ
トレジスト７ｄでｎＭＯＳ領域を被い、２フッ化ボロン
（ＢＦ2 ）イオンを２０〜４０ｋｅＶの加速エネルギー
で、２×１０15〜５×１０15ｃｍ-2注入し、ｐ型高濃度
拡散層１３を形成する。この後、１０００〜１０５０℃
で、１０〜３０秒間アニールを行ない、注入した各不純
物イオンを活性化させる。
トレジスト７ｄでｎＭＯＳ領域を被い、２フッ化ボロン
（ＢＦ2 ）イオンを２０〜４０ｋｅＶの加速エネルギー
で、２×１０15〜５×１０15ｃｍ-2注入し、ｐ型高濃度
拡散層１３を形成する。この後、１０００〜１０５０℃
で、１０〜３０秒間アニールを行ない、注入した各不純
物イオンを活性化させる。
【０００８】
【発明が解決しようとする課題】図５〜６の従来例の問
題点は、低濃度拡散層と高濃度拡散層から成るＣＭＯＳ
のソース、ドレインを形成するために、計４回のフォト
リソグラフィ工程を必要とすることである。
題点は、低濃度拡散層と高濃度拡散層から成るＣＭＯＳ
のソース、ドレインを形成するために、計４回のフォト
リソグラフィ工程を必要とすることである。
【０００９】これは、ソース、ドレインの形成順序が、
ｎ（ｐ）型低濃度拡散層、ｐ（ｎ）型低濃度拡散層、ｎ
（ｐ）型高濃度拡散層、ｐ（ｎ）型高濃度拡散層となっ
ていることに起因する。このように、ｎ型拡散層とｐ型
拡散層の形成を交互に行うことは、そのたびにフォトレ
ジストを付け直す必要があることを意味する。
ｎ（ｐ）型低濃度拡散層、ｐ（ｎ）型低濃度拡散層、ｎ
（ｐ）型高濃度拡散層、ｐ（ｎ）型高濃度拡散層となっ
ていることに起因する。このように、ｎ型拡散層とｐ型
拡散層の形成を交互に行うことは、そのたびにフォトレ
ジストを付け直す必要があることを意味する。
【００１０】フォトリソグラフィ工程は、フォトレジス
トの塗布、ステッパーによる露光、フォトレジストの現
像、およびフォトレジストの除去の各工程から構成され
るが、近年では、ウエハの大口径化によるウエハ当たり
のチップ数の増加に伴い、特にステッパーを用いた露光
工程での所要時間が長くなる傾向にある。したがって、
フォトリソグラフィ工程を削減することは、全体の工程
期間を縮小する上で大きな効果を発揮することになる。
トの塗布、ステッパーによる露光、フォトレジストの現
像、およびフォトレジストの除去の各工程から構成され
るが、近年では、ウエハの大口径化によるウエハ当たり
のチップ数の増加に伴い、特にステッパーを用いた露光
工程での所要時間が長くなる傾向にある。したがって、
フォトリソグラフィ工程を削減することは、全体の工程
期間を縮小する上で大きな効果を発揮することになる。
【００１１】
【発明の目的】本発明の目的は、低濃度拡散層と高濃度
拡散層から成るＣＭＯＳのソース、ドレインの形成にお
いて、フォトリソグラフィ工程の数を削減することにあ
る。
拡散層から成るＣＭＯＳのソース、ドレインの形成にお
いて、フォトリソグラフィ工程の数を削減することにあ
る。
【００１２】
【課題を解決するための手段】本発明の半導体装置の製
造方法は（図１〜３参照）、シリコン基板上にｎＭＯＳ
およびｐＭＯＳを形成する際、ゲート電極形成後に、酸
化膜を介して、第１の多結晶シリコンのマスクでｐＭＯ
Ｓ領域を被い、ｎＭＯＳの低濃度拡散層を形成するため
のイオン注入を行う工程（図１−１（ｃ））と、前記第
１の多結晶シリコンのマスクを除去せずに、ｎＭＯＳの
ゲート電極側面に、第１の多結晶シリコンの側壁を形成
し、ｎＭＯＳの高濃度拡散層を形成するためのイオン注
入を行う工程（図２−１（ｄ））と、前記第１の多結晶
シリコンのマスクおよび前記第１の多結晶シリコンの側
壁を除去する工程（図２−１（ｅ））と、第２の多結晶
シリコンのマスクでｎＭＯＳ領域を被い、ｐＭＯＳの低
濃度拡散層を形成するためのイオン注入を行う工程（図
３−１（ｇ））と、前記第２の多結晶シリコンのマスク
を除去せずに、ｐＭＯＳのゲート電極側面に第２の多結
晶シリコンの側壁を形成し、ｐＭＯＳの高濃度拡散層を
形成するためのイオン注入を行う工程（図３−１
（ｈ））と、前記第２の多結晶シリコンのマスクおよび
前記第２の多結晶シリコンの側壁を除去する工程（図３
−１（ｉ））とを備えている。
造方法は（図１〜３参照）、シリコン基板上にｎＭＯＳ
およびｐＭＯＳを形成する際、ゲート電極形成後に、酸
化膜を介して、第１の多結晶シリコンのマスクでｐＭＯ
Ｓ領域を被い、ｎＭＯＳの低濃度拡散層を形成するため
のイオン注入を行う工程（図１−１（ｃ））と、前記第
１の多結晶シリコンのマスクを除去せずに、ｎＭＯＳの
ゲート電極側面に、第１の多結晶シリコンの側壁を形成
し、ｎＭＯＳの高濃度拡散層を形成するためのイオン注
入を行う工程（図２−１（ｄ））と、前記第１の多結晶
シリコンのマスクおよび前記第１の多結晶シリコンの側
壁を除去する工程（図２−１（ｅ））と、第２の多結晶
シリコンのマスクでｎＭＯＳ領域を被い、ｐＭＯＳの低
濃度拡散層を形成するためのイオン注入を行う工程（図
３−１（ｇ））と、前記第２の多結晶シリコンのマスク
を除去せずに、ｐＭＯＳのゲート電極側面に第２の多結
晶シリコンの側壁を形成し、ｐＭＯＳの高濃度拡散層を
形成するためのイオン注入を行う工程（図３−１
（ｈ））と、前記第２の多結晶シリコンのマスクおよび
前記第２の多結晶シリコンの側壁を除去する工程（図３
−１（ｉ））とを備えている。
【００１３】あるいは、シリコン基板上にｎＭＯＳおよ
びｐＭＯＳを形成する際、ゲート電極形成後に、酸化膜
を介して、第１の多結晶シリコンのマスクでｎＭＯＳ領
域を被い、ｐＭＯＳの低濃度拡散層を形成するためのイ
オン注入を行う工程（図１−１（ｃ））と、前記第１の
多結晶シリコンのマスクを除去せずに、ｐＭＯＳのゲー
ト電極側面に、第１の多結晶シリコンの側壁を形成し、
ｐＭＯＳの高濃度拡散層を形成するためのイオン注入を
行う工程（図２−１（ｄ））と、前記第１の多結晶シリ
コンのマスクおよび前記第１の多結晶シリコンの側壁を
除去する工程（図２−１（ｅ））と、第２の多結晶シリ
コンのマスクでｐＭＯＳ領域を被い、ｎＭＯＳの低濃度
拡散層を形成するためのイオン注入を行う工程（図３−
１（ｇ））と、前記第２の多結晶シリコンのマスクを除
去せずに、ｎＭＯＳのゲート電極側面に第２の多結晶シ
リコンの側壁を形成し、ｎＭＯＳの高濃度拡散層を形成
するためのイオン注入を行う工程（図３−１（ｈ））
と、前記第２の多結晶シリコンのマスクおよび前記第２
の多結晶シリコンの側壁を除去する工程（図３−１
（ｉ））とを備えている。
びｐＭＯＳを形成する際、ゲート電極形成後に、酸化膜
を介して、第１の多結晶シリコンのマスクでｎＭＯＳ領
域を被い、ｐＭＯＳの低濃度拡散層を形成するためのイ
オン注入を行う工程（図１−１（ｃ））と、前記第１の
多結晶シリコンのマスクを除去せずに、ｐＭＯＳのゲー
ト電極側面に、第１の多結晶シリコンの側壁を形成し、
ｐＭＯＳの高濃度拡散層を形成するためのイオン注入を
行う工程（図２−１（ｄ））と、前記第１の多結晶シリ
コンのマスクおよび前記第１の多結晶シリコンの側壁を
除去する工程（図２−１（ｅ））と、第２の多結晶シリ
コンのマスクでｐＭＯＳ領域を被い、ｎＭＯＳの低濃度
拡散層を形成するためのイオン注入を行う工程（図３−
１（ｇ））と、前記第２の多結晶シリコンのマスクを除
去せずに、ｎＭＯＳのゲート電極側面に第２の多結晶シ
リコンの側壁を形成し、ｎＭＯＳの高濃度拡散層を形成
するためのイオン注入を行う工程（図３−１（ｈ））
と、前記第２の多結晶シリコンのマスクおよび前記第２
の多結晶シリコンの側壁を除去する工程（図３−１
（ｉ））とを備えている。
【００１４】前記製造方法においてｎ型不純物がＰ、Ａ
ｓまたはＳｂである半導体装置の製造方法。またｐ型不
純物がＢまたはＩｎである半導体装置の製造方法を提供
するものである。
ｓまたはＳｂである半導体装置の製造方法。またｐ型不
純物がＢまたはＩｎである半導体装置の製造方法を提供
するものである。
【００１５】また上記いずれか記載の半導体装置のゲー
ト電極、ソース及びドレーンをシリサイド化することを
特徴とする半導体装置の製造方法を提供することであ
る。
ト電極、ソース及びドレーンをシリサイド化することを
特徴とする半導体装置の製造方法を提供することであ
る。
【００１６】
【００１７】
【作用】計２回のフォトリソグラフィ工程で、低濃度拡
散層と高濃度拡散層から成るＣＭＯＳのソース、ドレイ
ンが形成できる。
散層と高濃度拡散層から成るＣＭＯＳのソース、ドレイ
ンが形成できる。
【００１８】これは、ソース、ドレインの形成順序が、
ｎ（ｐ）型低濃度拡散層、ｎ（ｐ）型高濃度拡散層、ｐ
（ｎ）型低濃度拡散層、ｐ（ｎ）型高濃度拡散層となっ
ていることに起因する。このように、まずｎ（ｐ）型拡
散層を形成し、その後でｐ（ｎ）型拡散層を形成するた
め、フォトレジストの付け直しは原理的に１回で済むこ
とになる。ただし、低濃度拡散層の形成と高濃度拡散層
の形成の間に、ゲート側壁を形成する必要があるため、
この間にフォトレジストの付け直しを行わないで済ます
ためには、イオン注入のマスクとしてフォトレジストで
はなく、多結晶シリコンを用い、これを除去することな
く、多結晶シリコンでゲート側壁を形成する。
ｎ（ｐ）型低濃度拡散層、ｎ（ｐ）型高濃度拡散層、ｐ
（ｎ）型低濃度拡散層、ｐ（ｎ）型高濃度拡散層となっ
ていることに起因する。このように、まずｎ（ｐ）型拡
散層を形成し、その後でｐ（ｎ）型拡散層を形成するた
め、フォトレジストの付け直しは原理的に１回で済むこ
とになる。ただし、低濃度拡散層の形成と高濃度拡散層
の形成の間に、ゲート側壁を形成する必要があるため、
この間にフォトレジストの付け直しを行わないで済ます
ためには、イオン注入のマスクとしてフォトレジストで
はなく、多結晶シリコンを用い、これを除去することな
く、多結晶シリコンでゲート側壁を形成する。
【００１９】
実施例１ 次に、本発明の実施例について図面を参照して説明す
る。図１〜３−１（ａ）〜１（ｉ）は、本発明のＣＭＯ
Ｓのソース、ドレインの形成方法を主要工程順に示した
断面図である。
る。図１〜３−１（ａ）〜１（ｉ）は、本発明のＣＭＯ
Ｓのソース、ドレインの形成方法を主要工程順に示した
断面図である。
【００２０】まず、図１−１（ａ）に示すように、ｐ型
のシリコン基板１上に、厚さ３００ｎｍのフィールド酸
化膜４を選択酸化法により形成し、ｐウエル２とｎウエ
ル３をイオン注入法により形成した後、厚さ５ｎｍのゲ
ート酸化膜５を介して、厚さ２００ｎｍの多結晶シリコ
ンのゲート電極６を、ＣＶＤ法とフォトレジストをマス
クとした異方性エッチングにより形成する。
のシリコン基板１上に、厚さ３００ｎｍのフィールド酸
化膜４を選択酸化法により形成し、ｐウエル２とｎウエ
ル３をイオン注入法により形成した後、厚さ５ｎｍのゲ
ート酸化膜５を介して、厚さ２００ｎｍの多結晶シリコ
ンのゲート電極６を、ＣＶＤ法とフォトレジストをマス
クとした異方性エッチングにより形成する。
【００２１】次に、図１−１（ｂ）に示すように、ゲー
ト電極６の側面に、厚さ５ｎｍの酸化膜１５を熱酸化法
により形成し、ＣＶＤ法により全面に厚さ２００ｎｍの
多結晶シリコンを被着させた後、フォトレジスト１８ａ
をマスクとしたエッチングにより、多結晶シリコンのマ
スク１６ａを形成し、ｐＭＯＳ領域を被う。このとき、
ゲート電極６の側面に多結晶シリコンの側壁が残りやす
いので、これを回避するためには、高選択比の異方性エ
ッチングで十分なオーバーエッチングを行うか、等方性
のエッチングを行うとよい。
ト電極６の側面に、厚さ５ｎｍの酸化膜１５を熱酸化法
により形成し、ＣＶＤ法により全面に厚さ２００ｎｍの
多結晶シリコンを被着させた後、フォトレジスト１８ａ
をマスクとしたエッチングにより、多結晶シリコンのマ
スク１６ａを形成し、ｐＭＯＳ領域を被う。このとき、
ゲート電極６の側面に多結晶シリコンの側壁が残りやす
いので、これを回避するためには、高選択比の異方性エ
ッチングで十分なオーバーエッチングを行うか、等方性
のエッチングを行うとよい。
【００２２】次に、図１−１（ｃ）に示すように、ヒ素
イオンを２０ｋｅＶの加速エネルギーで、５×１０13ｃ
ｍ-2注入して、ｎ型低濃度拡散層８を形成する。
イオンを２０ｋｅＶの加速エネルギーで、５×１０13ｃ
ｍ-2注入して、ｎ型低濃度拡散層８を形成する。
【００２３】次に、図２−１（ｄ）に示すように、ゲー
ト電極６の側面に、幅１００ｎｍの多結晶シリコンの側
壁１７ａを、ＣＶＤ法と異方性エッチングにより形成
し、多結晶シリコンのマスク１６ａをそのまま用いて、
ヒ素イオンを５０ｋｅＶの加速エネルギーで、３×１０
15ｃｍ-2注入し、ｎ型高濃度拡散層１２を形成する。
ト電極６の側面に、幅１００ｎｍの多結晶シリコンの側
壁１７ａを、ＣＶＤ法と異方性エッチングにより形成
し、多結晶シリコンのマスク１６ａをそのまま用いて、
ヒ素イオンを５０ｋｅＶの加速エネルギーで、３×１０
15ｃｍ-2注入し、ｎ型高濃度拡散層１２を形成する。
【００２４】次に、図２−１（ｅ）に示すように、多結
晶シリコンのマスク１６ａと側壁１７ａを酢酸、硝酸、
フッ酸の混合液に浸して除去する。
晶シリコンのマスク１６ａと側壁１７ａを酢酸、硝酸、
フッ酸の混合液に浸して除去する。
【００２５】次に、図２−１（ｆ）に示すように、ＣＶ
Ｄ法により全面に厚さ２００ｎｍの多結晶シリコンを被
着させた後、フォトレジスト１８ｂをマスクとしたエッ
チングにより、多結晶シリコンのマスク１６ｂを形成
し、ｎＭＯＳ領域を被う。
Ｄ法により全面に厚さ２００ｎｍの多結晶シリコンを被
着させた後、フォトレジスト１８ｂをマスクとしたエッ
チングにより、多結晶シリコンのマスク１６ｂを形成
し、ｎＭＯＳ領域を被う。
【００２６】次に、図３−１（ｇ）に示すように、２フ
ッ化ボロン（ＢＦ2 ）イオンを２０ｋｅＶの加速エネル
ギーで、５×１０13ｃｍ-2注入し、ｐ型低濃度拡散層９
を形成する。
ッ化ボロン（ＢＦ2 ）イオンを２０ｋｅＶの加速エネル
ギーで、５×１０13ｃｍ-2注入し、ｐ型低濃度拡散層９
を形成する。
【００２７】次に、図３−１（ｈ）に示すように、ゲー
ト電極６の側面に、幅１００ｎｍの多結晶シリコンの側
壁１７ｂを、ＣＶＤ法と異方性エッチングにより形成
し、多結晶シリコンのマスク１６ｂをそのまま用いて、
２フッ化ボロン（ＢＦ2 ）イオンを３０ｋｅＶの加速エ
ネルギーで、３×１０15ｃｍ-2注入し、ｐ型高濃度拡散
層１３を形成する。
ト電極６の側面に、幅１００ｎｍの多結晶シリコンの側
壁１７ｂを、ＣＶＤ法と異方性エッチングにより形成
し、多結晶シリコンのマスク１６ｂをそのまま用いて、
２フッ化ボロン（ＢＦ2 ）イオンを３０ｋｅＶの加速エ
ネルギーで、３×１０15ｃｍ-2注入し、ｐ型高濃度拡散
層１３を形成する。
【００２８】次に、図３−１（ｉ）に示すように、多結
晶シリコンのマスク１６ｂと側壁１７ｂを酢酸、硝酸、
フッ酸の混合液に浸して除去する。この後、１０００℃
で２０秒間アニールを行い、注入した各不純物イオンを
活性化させる。
晶シリコンのマスク１６ｂと側壁１７ｂを酢酸、硝酸、
フッ酸の混合液に浸して除去する。この後、１０００℃
で２０秒間アニールを行い、注入した各不純物イオンを
活性化させる。
【００２９】なお、本実施例では、まずｎＭＯＳを形成
した後ｐＭＯＳを形成したが、最初にｎＭＯＳを形成し
た後ｐＭＯＳを形成しても、何ら差し支えない。
した後ｐＭＯＳを形成したが、最初にｎＭＯＳを形成し
た後ｐＭＯＳを形成しても、何ら差し支えない。
【００３０】実施例２ 次に、本発明の第２の実施例について図面（図４）を参
照して説明する。
照して説明する。
【００３１】図４−２（ａ）、２（ｂ）は、ゲート電極
およびソース、ドレインをシリサイド化する場合のＣＭ
ＯＳの製造方法を主要工程順に示した断面図であり、第
１の実施例に続く工程を示している。
およびソース、ドレインをシリサイド化する場合のＣＭ
ＯＳの製造方法を主要工程順に示した断面図であり、第
１の実施例に続く工程を示している。
【００３２】まず、図４−２（ａ）に示すように、ゲー
ト電極６の側面に、幅１００ｎｍの酸化膜側壁１０を、
ＣＶＤ法と異方性エッチングにより形成する。
ト電極６の側面に、幅１００ｎｍの酸化膜側壁１０を、
ＣＶＤ法と異方性エッチングにより形成する。
【００３３】続いて、ゲート電極６とｎ型高濃度拡散層
１２、ｐ型高濃度拡散層１３の表面を露出させた状態
で、スパッタ法により全面に厚さ３０ｎｍのチタンを被
着させ、７００℃で２０秒間アニールを行うことによっ
て、チタンとシリコンとを反応させて、チタンシリサイ
ド層１４を形成する。次に、未反応のチタンを水酸化ア
ンモニウムと過酸化水素水の混合液に浸して除去するこ
とにより、図４−２（ｂ）に示すように、ゲート電極６
とｎ型高濃度拡散層１２、ｐ型高濃度拡散層１３の上
に、自己整合的に、厚さ４５ｎｍのチタンシリサイド層
１４を形成する。この後、８５０℃で２０秒間アニール
を行うことによって、相転移を起こさせ、チタンシリサ
イド層１４の抵抗率を下げる。
１２、ｐ型高濃度拡散層１３の表面を露出させた状態
で、スパッタ法により全面に厚さ３０ｎｍのチタンを被
着させ、７００℃で２０秒間アニールを行うことによっ
て、チタンとシリコンとを反応させて、チタンシリサイ
ド層１４を形成する。次に、未反応のチタンを水酸化ア
ンモニウムと過酸化水素水の混合液に浸して除去するこ
とにより、図４−２（ｂ）に示すように、ゲート電極６
とｎ型高濃度拡散層１２、ｐ型高濃度拡散層１３の上
に、自己整合的に、厚さ４５ｎｍのチタンシリサイド層
１４を形成する。この後、８５０℃で２０秒間アニール
を行うことによって、相転移を起こさせ、チタンシリサ
イド層１４の抵抗率を下げる。
【００３４】この実施例に基づけば、ゲート電極および
ソース、ドレインをシリサイド化する、いわゆるシリサ
イドプロセスに対しても、本発明を適用させることが可
能になる。
ソース、ドレインをシリサイド化する、いわゆるシリサ
イドプロセスに対しても、本発明を適用させることが可
能になる。
【００３５】
【発明の効果】本発明の効果は、低濃度拡散層と高濃度
拡散層から成るＣＭＯＳのソース、ドレインを形成する
際に、フォトリソグラフィ工程の数を削減できることで
ある。
拡散層から成るＣＭＯＳのソース、ドレインを形成する
際に、フォトリソグラフィ工程の数を削減できることで
ある。
【００３６】その理由は、ソース、ドレインの形成順序
が、ｎ（ｐ）型低濃度拡散層、ｎ（ｐ）型高濃度拡散
層、ｐ（ｎ）型低濃度拡散層、ｐ（ｎ）型高濃度拡散層
となっているためである。また、イオン注入のマスクと
してフォトレジストではなく、多結晶シリコンを用い、
これを除去することなく、多結晶シリコンでゲート側壁
を形成するためである。
が、ｎ（ｐ）型低濃度拡散層、ｎ（ｐ）型高濃度拡散
層、ｐ（ｎ）型低濃度拡散層、ｐ（ｎ）型高濃度拡散層
となっているためである。また、イオン注入のマスクと
してフォトレジストではなく、多結晶シリコンを用い、
これを除去することなく、多結晶シリコンでゲート側壁
を形成するためである。
【図１】本発明のＣＭＯＳの製造方法の実施例を示す断
面図である。
面図である。
【図２】本発明のＣＭＯＳの製造方法の実施例を示す断
面図である（続）。
面図である（続）。
【図３】本発明のＣＭＯＳの製造方法の実施例を示す断
面図である（続）。
面図である（続）。
【図４】本発明のＣＭＯＳの製造方法の第２の実施例を
示す断面図である。
示す断面図である。
【図５】従来のＣＭＯＳの製造方法を示す断面図であ
る。
る。
【図６】従来のＣＭＯＳの製造方法を示す断面図である
（続）。
（続）。
１ シリコン基板 ２ ｐウエル ３ ｎウエル ４ フィールド酸化膜 ５ ゲート酸化膜 ６ ゲート電極 ７ａ、７ｂ、７ｃ、７ｄ フォトレジスト ８ ｎ型低濃度拡散層 ９ ｐ型低濃度拡散層 １０ 酸化膜側壁 １１ 酸化膜 １２ ｎ型 濃度拡散層 １３ ｐ型 濃度拡散層 １４ チタンシリサイド層 １５ 酸化膜 １６ａ、１６ｂ 多結晶シリコンマスク １７ａ、１７ｂ 多結晶シリコン側壁 １８ａ、１８ｂ フォトレジスト
Claims (5)
- 【請求項１】 シリコン基板上にｎＭＯＳおよびｐＭＯ
Ｓを形成する際、ゲート電極形成後に、酸化膜を介し
て、第１の多結晶シリコンのマスクでｐＭＯＳ領域を被
い、ｎＭＯＳの低濃度拡散層を形成するためのイオン注
入を行う工程と、前記第１の多結晶シリコンのマスクを
除去せずに、ｎＭＯＳのゲート電極側面に、第１の多結
晶シリコンの側壁を形成し、ｎＭＯＳの高濃度拡散層を
形成するためのイオン注入を行う工程と、前記第１の多
結晶シリコンのマスクおよび前記第１の多結晶シリコン
の側壁を除去する工程と、第２の多結晶シリコンのマス
クでｎＭＯＳ領域を被い、ｐＭＯＳの低濃度拡散層を形
成するためのイオン注入を行う工程と、前記第２の多結
晶シリコンのマスクを除去せずに、ｐＭＯＳのゲート電
極側面に第２の多結晶シリコンの側壁を形成し、ｐＭＯ
Ｓの高濃度拡散層を形成するためのイオン注入を行う工
程と、前記第２の多結晶シリコンのマスクおよび前記第
２の多結晶シリコンの側壁を除去する工程とを備えたこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】 シリコン基板上にｎＭＯＳおよびｐＭＯ
Ｓを形成する際、ゲート電極形成後に、酸化膜を介し
て、第１の多結晶シリコンのマスクでｎＭＯＳ領域を被
い、ｐＭＯＳの低濃度拡散層を形成するためのイオン注
入を行う工程と、前記第１の多結晶シリコンのマスクを
除去せずに、ｐＭＯＳのゲート電極側面に、第１の多結
晶シリコンの側壁を形成し、ｐＭＯＳの高濃度拡散層を
形成するためのイオン注入を行う工程と、前記第１の多
結晶シリコンのマスクおよび前記第１の多結晶シリコン
の側壁を除去する工程と、第２の多結晶シリコンのマス
クでｐＭＯＳ領域を被い、ｎＭＯＳの低濃度拡散層を形
成するためのイオン注入を行う工程と、前記第２の多結
晶シリコンのマスクを除去せずに、ｎＭＯＳのゲート電
極側面に第２の多結晶シリコンの側壁を形成し、ｎＭＯ
Ｓの高濃度拡散層を形成するためのイオン注入を行う工
程と、前記第２の多結晶シリコンのマスクおよび前記第
２の多結晶シリコンの側壁を除去する工程とを備えたこ
とを特徴とする半導体装置の製造方法。 - 【請求項３】ｎ型不純物がＰ、ＡｓまたはＳｂである請
求項１または２記載の半導体装置の製造方法。 - 【請求項４】ｐ型不純物がＢまたはＩｎである請求項１
または２記載の半導体装置の製造方法。 - 【請求項５】 請求項１乃至４のいずれか記載の半導体
装置のゲート電極、ソース及びドレーンをシリサイド化
することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9264346A JP2973984B2 (ja) | 1997-09-29 | 1997-09-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9264346A JP2973984B2 (ja) | 1997-09-29 | 1997-09-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11102971A JPH11102971A (ja) | 1999-04-13 |
| JP2973984B2 true JP2973984B2 (ja) | 1999-11-08 |
Family
ID=17401893
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9264346A Expired - Fee Related JP2973984B2 (ja) | 1997-09-29 | 1997-09-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2973984B2 (ja) |
-
1997
- 1997-09-29 JP JP9264346A patent/JP2973984B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH11102971A (ja) | 1999-04-13 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |