JPH08274320A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH08274320A JPH08274320A JP7075127A JP7512795A JPH08274320A JP H08274320 A JPH08274320 A JP H08274320A JP 7075127 A JP7075127 A JP 7075127A JP 7512795 A JP7512795 A JP 7512795A JP H08274320 A JPH08274320 A JP H08274320A
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Abstract
(57)【要約】
【目的】ゲート電極に高融点金属シリサイドを含むＭＯ
Ｓトランジスタの損傷を受けたゲート絶縁膜の耐圧を回
復させ、ソース・ドレイン上の絶縁膜に金属酸化物が含
まれないようにする。 【構成】ゲート電極６Ａ形成後にソース・ドレイン形成
予定領域がゲート絶縁膜３で被覆された状態で熱酸化
し、不純物イオン注入を行い、ゲート電極側面に絶縁性
スペーサ１０を形成した後、露出したソース・ドレイン
領域上に化学気相成長法により絶縁膜１１を堆積する。
Ｓトランジスタの損傷を受けたゲート絶縁膜の耐圧を回
復させ、ソース・ドレイン上の絶縁膜に金属酸化物が含
まれないようにする。 【構成】ゲート電極６Ａ形成後にソース・ドレイン形成
予定領域がゲート絶縁膜３で被覆された状態で熱酸化
し、不純物イオン注入を行い、ゲート電極側面に絶縁性
スペーサ１０を形成した後、露出したソース・ドレイン
領域上に化学気相成長法により絶縁膜１１を堆積する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にポリサイドなどの高融点金属シリサイドを含
むゲート電極を有するＬＤＤ構造の電界効果トランジス
タの製造方法に関する。
関し、特にポリサイドなどの高融点金属シリサイドを含
むゲート電極を有するＬＤＤ構造の電界効果トランジス
タの製造方法に関する。
【０００２】
【従来の技術】まず、多結晶シリコンゲート電極ＩＧＦ
ＥＴの製造方法について説明する。これについては、例
えば、インターナショナル・エレクトロン・デバイス・
ミーティング・テクニカル・ダイジェスト（ＩＥＤＭ
Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ）誌、１９８１年、
第６５１頁−第６５４頁に記載されているが、図４
（ａ）に示すように多結晶シリコン膜４でなるゲート電
極を形成し、次に図４（ｂ）に示すように第１の不純物
イオン注入によりＮ- 型ソース・ドレイン領域８を形成
し、次に、図４（ｃ）に示すように化学気相成長法によ
り酸化シリコン膜９を堆積する。次に異方性ドライエッ
チングにより図４（ｄ）に示すように絶縁性スペーサ１
０を形成し、図４（ｅ）に示すように第２の不純物イオ
ン注入により高濃度イオン注入領域１２を形成し、図４
（ｆ）に示すように熱酸化を行なうことにより、Ｎ+ 型
ソース・ドレイン領域１２ａを形成するとともに熱酸化
膜１９−１，１９−２を形成していた。
ＥＴの製造方法について説明する。これについては、例
えば、インターナショナル・エレクトロン・デバイス・
ミーティング・テクニカル・ダイジェスト（ＩＥＤＭ
Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅｓｔ）誌、１９８１年、
第６５１頁−第６５４頁に記載されているが、図４
（ａ）に示すように多結晶シリコン膜４でなるゲート電
極を形成し、次に図４（ｂ）に示すように第１の不純物
イオン注入によりＮ- 型ソース・ドレイン領域８を形成
し、次に、図４（ｃ）に示すように化学気相成長法によ
り酸化シリコン膜９を堆積する。次に異方性ドライエッ
チングにより図４（ｄ）に示すように絶縁性スペーサ１
０を形成し、図４（ｅ）に示すように第２の不純物イオ
ン注入により高濃度イオン注入領域１２を形成し、図４
（ｆ）に示すように熱酸化を行なうことにより、Ｎ+ 型
ソース・ドレイン領域１２ａを形成するとともに熱酸化
膜１９−１，１９−２を形成していた。
【０００３】この従来例では、Ｎ+ 型ソース・ドレイン
領域１２ａを形成するのに酸化性雰囲気中で熱処理を行
なうが、不純物の拡散速度が不活性ガス中での熱処理に
比べて大きいので、トランジスタの寸法の縮小化の進展
とともに不適当になってきた。そこで、第２の不純物イ
オン注入と熱酸化の順序を入れかえて、絶縁性スペーサ
１０を形成した後、図５（ａ）に示すように、熱酸化膜
１９−１，１９−２を形成してから、第２の不純物イオ
ン注入を行ない不活性ガス中で熱処理を行なうことによ
り、図５（ｂ）に示すように、Ｎ+ 型ソース・ドレイン
領域１２ｂを形成する手法が採用されている。
領域１２ａを形成するのに酸化性雰囲気中で熱処理を行
なうが、不純物の拡散速度が不活性ガス中での熱処理に
比べて大きいので、トランジスタの寸法の縮小化の進展
とともに不適当になってきた。そこで、第２の不純物イ
オン注入と熱酸化の順序を入れかえて、絶縁性スペーサ
１０を形成した後、図５（ａ）に示すように、熱酸化膜
１９−１，１９−２を形成してから、第２の不純物イオ
ン注入を行ない不活性ガス中で熱処理を行なうことによ
り、図５（ｂ）に示すように、Ｎ+ 型ソース・ドレイン
領域１２ｂを形成する手法が採用されている。
【０００４】この多結晶シリコンゲート電極を有するＬ
ＤＤ−ＩＧＦＥＴの製造方法に準じてポリサイドゲート
電極を有するＬＤＤ−ＩＧＦＥＴを形成することが行な
われている。すなわち、図６（ａ）に示すように、ゲー
ト酸化膜３上に多結晶シリコン膜４Ａとタングステンシ
リサイド膜５の積層膜を形成し、パターニングしてゲー
ト電極６を形成する。次に、第１の不純物イオン注入を
利用して図６（ｂ）に示すように、Ｎ- 型ソース・ドレ
イン領域８を形成し、図６（ｃ）に示すように、酸化シ
リコン膜９を堆積し、異方性エッチングを行ない、図６
（ｄ）に示すように、絶縁性スペーサ１０を形成する。
次に、熱酸化を行ない熱酸化膜１９−１，１９Ａ−２を
形成し、第２の不純物イオン注入を利用して図６（ｆ）
に示すように、Ｎ+ 型ソース・ドレイン領域１２ｃを形
成する。
ＤＤ−ＩＧＦＥＴの製造方法に準じてポリサイドゲート
電極を有するＬＤＤ−ＩＧＦＥＴを形成することが行な
われている。すなわち、図６（ａ）に示すように、ゲー
ト酸化膜３上に多結晶シリコン膜４Ａとタングステンシ
リサイド膜５の積層膜を形成し、パターニングしてゲー
ト電極６を形成する。次に、第１の不純物イオン注入を
利用して図６（ｂ）に示すように、Ｎ- 型ソース・ドレ
イン領域８を形成し、図６（ｃ）に示すように、酸化シ
リコン膜９を堆積し、異方性エッチングを行ない、図６
（ｄ）に示すように、絶縁性スペーサ１０を形成する。
次に、熱酸化を行ない熱酸化膜１９−１，１９Ａ−２を
形成し、第２の不純物イオン注入を利用して図６（ｆ）
に示すように、Ｎ+ 型ソース・ドレイン領域１２ｃを形
成する。
【０００５】
【発明が解決しようとする課題】上述した従来の技術で
は、ポリサイドゲート電極のドライエッチングによるパ
ターニング時にゲート酸化膜が損傷を受けゲート酸化膜
の耐圧が低くなるという問題点がある。また、絶縁性ス
ペーサの形成時に露出したＮ- 型ソース・ドレイン領域
を保護するための熱酸化工程でタングステンシリサイド
膜５が酸化されるときにタングステン酸化物が酸化性雰
囲気中に飛散・拡散し、Ｎ- 型ソース・ドレイン領域上
の熱酸化膜１９Ａ−２に取り込まれ、その後の熱工程で
ソース・ドレイン領域とＰ型シリコン半導体基板とのＰ
Ｎ接合に拡散し漏れ電流が増大するという問題点もあ
る。
は、ポリサイドゲート電極のドライエッチングによるパ
ターニング時にゲート酸化膜が損傷を受けゲート酸化膜
の耐圧が低くなるという問題点がある。また、絶縁性ス
ペーサの形成時に露出したＮ- 型ソース・ドレイン領域
を保護するための熱酸化工程でタングステンシリサイド
膜５が酸化されるときにタングステン酸化物が酸化性雰
囲気中に飛散・拡散し、Ｎ- 型ソース・ドレイン領域上
の熱酸化膜１９Ａ−２に取り込まれ、その後の熱工程で
ソース・ドレイン領域とＰ型シリコン半導体基板とのＰ
Ｎ接合に拡散し漏れ電流が増大するという問題点もあ
る。
【０００６】本発明の目的は、ゲート絶縁膜の耐圧の低
下及び漏れ電流の増大を防止できる半導体装置の製造方
法を提供することにある。
下及び漏れ電流の増大を防止できる半導体装置の製造方
法を提供することにある。
【０００７】
【課題を解決するための手段】本発明第１の半導体装置
の製造方法は、半導体基板表面の活性領域にゲート絶縁
膜を形成し、前記ゲート絶縁膜を選択的に被覆して高融
点金属シリサイド膜を含むゲート電極を形成する工程
と、前記活性領域をゲート絶縁膜で被覆した状態で前記
ゲート電極の表面及び側面に熱酸化膜を形成した後、第
１のイオン注入を利用して前記活性領域に低濃度ソース
・ドレイン領域を形成する工程と、第１の絶縁膜を堆積
し異方性エッチングを行ない前記ゲート電極の側面に絶
縁性スペーサを形成する工程と、前記異方性エッチング
で露出した前記低濃度ソース・ドレイン領域を被覆する
第２の絶縁膜を堆積した後、第２のイオン注入を利用し
て高濃度ソース・ドレイン領域を形成する工程とを有す
るというものである。
の製造方法は、半導体基板表面の活性領域にゲート絶縁
膜を形成し、前記ゲート絶縁膜を選択的に被覆して高融
点金属シリサイド膜を含むゲート電極を形成する工程
と、前記活性領域をゲート絶縁膜で被覆した状態で前記
ゲート電極の表面及び側面に熱酸化膜を形成した後、第
１のイオン注入を利用して前記活性領域に低濃度ソース
・ドレイン領域を形成する工程と、第１の絶縁膜を堆積
し異方性エッチングを行ない前記ゲート電極の側面に絶
縁性スペーサを形成する工程と、前記異方性エッチング
で露出した前記低濃度ソース・ドレイン領域を被覆する
第２の絶縁膜を堆積した後、第２のイオン注入を利用し
て高濃度ソース・ドレイン領域を形成する工程とを有す
るというものである。
【０００８】また、本発明第２の半導体装置の製造方法
は、半導体基板の表面部に素子分離領域を形成すること
により第１の活性領域及び第２の活性領域を区画する工
程と、前記第１の活性領域及び第２の活性領域の表面に
それぞれ第１のゲート絶縁膜及び第２のゲート絶縁膜を
形成し、前記第１のゲート絶縁膜及び第２のゲート絶縁
膜をそれぞれ選択的に被覆して高融点金属シリサイド膜
を含む第１のゲート電極及び第２のゲート電極を形成す
る工程と、前記第１の活性領域及び第２の活性領域をそ
れぞれ第１のゲート絶縁膜及び第２のゲート絶縁膜で被
覆した状態で前記第１のゲート電極及び第２のゲート電
極の表面及び側面にそれぞれ熱酸化膜を形成した後第１
のイオン注入を利用して前記第１の活性領域及び第２の
活性領域にそれぞれ低濃度ソース・ドレイン領域を形成
する工程と、第１の絶縁膜を堆積し異方性エッチングを
行ない前記第１のゲート電極及び第２のゲート電極の側
面にそれぞれ絶縁性スペーサを形成する工程と、前記異
方性エッチングで露出した前記低濃度ソース・ドレイン
領域を被覆する第２の絶縁膜を堆積した後、前記第２の
活性領域をマスクで覆ってから第２のイオン注入を行な
い、前記第１の活性領域に高濃度ソース・ドレイン領域
を形成する工程とを有するというものである。
は、半導体基板の表面部に素子分離領域を形成すること
により第１の活性領域及び第２の活性領域を区画する工
程と、前記第１の活性領域及び第２の活性領域の表面に
それぞれ第１のゲート絶縁膜及び第２のゲート絶縁膜を
形成し、前記第１のゲート絶縁膜及び第２のゲート絶縁
膜をそれぞれ選択的に被覆して高融点金属シリサイド膜
を含む第１のゲート電極及び第２のゲート電極を形成す
る工程と、前記第１の活性領域及び第２の活性領域をそ
れぞれ第１のゲート絶縁膜及び第２のゲート絶縁膜で被
覆した状態で前記第１のゲート電極及び第２のゲート電
極の表面及び側面にそれぞれ熱酸化膜を形成した後第１
のイオン注入を利用して前記第１の活性領域及び第２の
活性領域にそれぞれ低濃度ソース・ドレイン領域を形成
する工程と、第１の絶縁膜を堆積し異方性エッチングを
行ない前記第１のゲート電極及び第２のゲート電極の側
面にそれぞれ絶縁性スペーサを形成する工程と、前記異
方性エッチングで露出した前記低濃度ソース・ドレイン
領域を被覆する第２の絶縁膜を堆積した後、前記第２の
活性領域をマスクで覆ってから第２のイオン注入を行な
い、前記第１の活性領域に高濃度ソース・ドレイン領域
を形成する工程とを有するというものである。
【０００９】ここで、化学量論的にシリコン過剰な非晶
質高融点金属シリサイド膜を形成し、熱酸化時に多結晶
化させるのが好ましい。また、ゲート電極はポリサイド
ゲート電極とするのが好ましい。
質高融点金属シリサイド膜を形成し、熱酸化時に多結晶
化させるのが好ましい。また、ゲート電極はポリサイド
ゲート電極とするのが好ましい。
【００１０】
【作用】活性領域をゲート絶縁膜で被覆したままゲート
電極の表面及び側面に熱酸化膜を形成するのでゲート絶
縁膜を殆んど金属酸化物で汚染することなしにパターニ
ング時の損傷を回復できる。また低濃度ソース・ドレイ
ン領域を第２の絶縁膜で被覆してから第２のイオン注入
等を行なうのでその後の工程でゲート電極表面からの金
属酸化物がソース・ドレイン領域を汚染するのを防止で
きる。
電極の表面及び側面に熱酸化膜を形成するのでゲート絶
縁膜を殆んど金属酸化物で汚染することなしにパターニ
ング時の損傷を回復できる。また低濃度ソース・ドレイ
ン領域を第２の絶縁膜で被覆してから第２のイオン注入
等を行なうのでその後の工程でゲート電極表面からの金
属酸化物がソース・ドレイン領域を汚染するのを防止で
きる。
【００１１】
【実施例】まず、図１（ａ）に示すように、Ｐ型シリコ
ン半導体基板１の表面にフィールド酸化膜２を形成して
活性領域を区画し、その活性領域表面に厚さ６〜１２ｎ
ｍのゲート酸化膜３を形成し、化学気相成長により厚さ
２０〜１５０ｎｍのリンを添加した多結晶シリコン膜４
Ａを堆積し、スパッタ法により、基板温度を４００℃以
下に保って、化学量論的にシリコン過剰な非晶質のＷＳ
ｉx （２＜Ｘ＜３）膜５Ａを厚さ１００〜２００ｎｍに
形成し、フォトリソグラフィーと異方性ドライエッチン
グによりパターニングしてゲート電極６Ａを形成する。
このとき、まず、ＳＦ6 とＨＢｒとＨｅとの混合ガスを
利用してＷＳｉx 膜をエッチングし、次に、Ｃｌ2 とＨ
Ｂｒとの混合ガスを利用して多結晶シリコン膜をエッチ
ングすることにより、ゲート酸化膜を殆んどエッチング
しないようにする。次に８００〜９００℃の酸化雰囲気
中で熱酸化を行い、図１（ｂ）に示すように、厚さ２〜
１５ｎｍの熱酸化膜７をゲート電極の表面及び側面に形
成する。この熱酸化によって異方性エッチングにより損
傷を受けたゲート酸化膜の耐圧は回復する。またタング
ステンシリサイド膜が多結晶の場合粒界の酸化による異
常酸化が発生することがあるが、非晶質で化学量論的に
シリコン過剰であれば異常酸化は発生しない。次にリン
イオンをエネルギー３０〜５０ｋｅＶ，ドーズ１×１０
13〜５×１０13ｃｍ-2で注入し（第１の不純物イオン注
入）、図１（ｃ）に示すようにＮ-型ソース・ドレイン
８を形成し、次に、図１（ｄ）に示すように、化学気相
成長法により厚さ９０〜２００ｎｍの酸化シリコン膜９
を堆積し、続いて異方性エッチングにより、図１（ｅ）
に示すように、ゲート電極の側面に絶縁性スペーサ１０
を形成する。この異方性エッチングの時絶縁性スペーサ
１０のない部分のＮ-型ソース・ドレイン領域上のゲー
ト酸化膜が除去される。次に、化学気相成長法により、
図１（ｆ）に示すように、厚さ５〜２０ｎｍの酸化シリ
コン膜１１を堆積し、露出していたＮ- 型ソース・ドレ
イン領域を被覆する。次にヒ素イオンをエネルギー３０
〜７０ｋｅＶ，ドーズ１×１０15〜１×１０16ｃｍ-2で
注入し（第２の不純物イオン注入）、図１（ｇ）に示す
ように、高濃度イオン注入領域１２を形成し、その後、
図１（ｈ）に示すように、ＢＰＳＧからなる層間絶縁膜
１３を堆積し不活性ガス雰囲気で７００〜９５０℃５分
〜１時間の熱処理を行いこのとき、高濃度イオン注入領
域１２は活性化されてＮ+ 型ソース・ドレイン領域１２
ｃとなる。コンタクト孔１４を開孔しアルミニウムなど
でなる配線層１５を形成する。
ン半導体基板１の表面にフィールド酸化膜２を形成して
活性領域を区画し、その活性領域表面に厚さ６〜１２ｎ
ｍのゲート酸化膜３を形成し、化学気相成長により厚さ
２０〜１５０ｎｍのリンを添加した多結晶シリコン膜４
Ａを堆積し、スパッタ法により、基板温度を４００℃以
下に保って、化学量論的にシリコン過剰な非晶質のＷＳ
ｉx （２＜Ｘ＜３）膜５Ａを厚さ１００〜２００ｎｍに
形成し、フォトリソグラフィーと異方性ドライエッチン
グによりパターニングしてゲート電極６Ａを形成する。
このとき、まず、ＳＦ6 とＨＢｒとＨｅとの混合ガスを
利用してＷＳｉx 膜をエッチングし、次に、Ｃｌ2 とＨ
Ｂｒとの混合ガスを利用して多結晶シリコン膜をエッチ
ングすることにより、ゲート酸化膜を殆んどエッチング
しないようにする。次に８００〜９００℃の酸化雰囲気
中で熱酸化を行い、図１（ｂ）に示すように、厚さ２〜
１５ｎｍの熱酸化膜７をゲート電極の表面及び側面に形
成する。この熱酸化によって異方性エッチングにより損
傷を受けたゲート酸化膜の耐圧は回復する。またタング
ステンシリサイド膜が多結晶の場合粒界の酸化による異
常酸化が発生することがあるが、非晶質で化学量論的に
シリコン過剰であれば異常酸化は発生しない。次にリン
イオンをエネルギー３０〜５０ｋｅＶ，ドーズ１×１０
13〜５×１０13ｃｍ-2で注入し（第１の不純物イオン注
入）、図１（ｃ）に示すようにＮ-型ソース・ドレイン
８を形成し、次に、図１（ｄ）に示すように、化学気相
成長法により厚さ９０〜２００ｎｍの酸化シリコン膜９
を堆積し、続いて異方性エッチングにより、図１（ｅ）
に示すように、ゲート電極の側面に絶縁性スペーサ１０
を形成する。この異方性エッチングの時絶縁性スペーサ
１０のない部分のＮ-型ソース・ドレイン領域上のゲー
ト酸化膜が除去される。次に、化学気相成長法により、
図１（ｆ）に示すように、厚さ５〜２０ｎｍの酸化シリ
コン膜１１を堆積し、露出していたＮ- 型ソース・ドレ
イン領域を被覆する。次にヒ素イオンをエネルギー３０
〜７０ｋｅＶ，ドーズ１×１０15〜１×１０16ｃｍ-2で
注入し（第２の不純物イオン注入）、図１（ｇ）に示す
ように、高濃度イオン注入領域１２を形成し、その後、
図１（ｈ）に示すように、ＢＰＳＧからなる層間絶縁膜
１３を堆積し不活性ガス雰囲気で７００〜９５０℃５分
〜１時間の熱処理を行いこのとき、高濃度イオン注入領
域１２は活性化されてＮ+ 型ソース・ドレイン領域１２
ｃとなる。コンタクト孔１４を開孔しアルミニウムなど
でなる配線層１５を形成する。
【００１２】前述したように、ゲート電極を形成するた
めのパターニング時に損傷をうけたゲート酸化膜は熱酸
化で回復するので耐圧の低下が防止され、第２の不純物
イオン注入後の熱処理時に半導体表面が酸化シリコン膜
で被覆されているのでゲート電極材料からの金属酸化物
でソース・ドレイン領域が汚染されずＰＮ接合の漏れ電
流の増大は防止される。
めのパターニング時に損傷をうけたゲート酸化膜は熱酸
化で回復するので耐圧の低下が防止され、第２の不純物
イオン注入後の熱処理時に半導体表面が酸化シリコン膜
で被覆されているのでゲート電極材料からの金属酸化物
でソース・ドレイン領域が汚染されずＰＮ接合の漏れ電
流の増大は防止される。
【００１３】次に、本発明の第２の実施例について説明
する。
する。
【００１４】まず、図２（ａ）に示すように、Ｐ型シリ
コン半導体基板１の表面部に素子分離領域（フィールド
酸化膜２）を形成することにより第１の活性領域Ｉ及び
第２の活性領域ＩＩを区画する。次に、第１の活性領域
Ｉ及び第２の活性領域ＩＩの表面にそれぞれ厚さ６〜１
２ｎｍの第１のゲート酸化膜３−１及び第２のゲート酸
化膜を形成し、第１のゲート酸化膜３−１及び第２のゲ
ート酸化膜３−２をそれぞれ選択的に被覆して多結晶シ
リコン膜４ＡとＷＳｉx 膜５Ａとでなるポリサイド膜と
形成し、異方性ドライエッチングによりパターニングし
て第１のゲート電極ＧＡ−１及び第２のゲート電極６Ａ
−２を形成する。次に、第１の実施例と全く同様にして
第１の活性領域Ｉ及び第２の活性領域ＩＩをそれぞれ第
１のゲート酸化膜３−１及び第２のゲート酸化膜３−２
で被覆した状態で第１のゲート電極６Ａ−１及び第２の
ゲート電極６Ａ−２の表面及び側面に図２（ｂ）に示す
ように、それぞれ熱酸化膜７−１，７−２を形成した後
第１のイオン注入を利用して第１の活性領域Ｉ及び第２
の活性領域ＩＩにそれぞれＮ- 型ソース・ドレイン領域
８−１，８−２を形成する。第１の酸化シリコン膜を堆
積し異方性エッチングを行ない第１のゲート電極６Ａ−
１及び第２のゲート電極６Ａ−２の側面にそれぞれ絶縁
性スペーサ１０−１，１０−２を形成する。前述の異方
性エッチングで露出したＮ- 型ソース・ドレイン領域を
被覆する第２の酸化シリコン膜１１を堆積した後、第２
の活性領域ＩＩをマスク（フォトレジスト膜１６）で覆
ってから第２のイオン注入を行ない、第１の活性領域Ｉ
にＮ+ 型ソース・ドレイン領域ための高濃度イオン注入
領域１２を形成する。
コン半導体基板１の表面部に素子分離領域（フィールド
酸化膜２）を形成することにより第１の活性領域Ｉ及び
第２の活性領域ＩＩを区画する。次に、第１の活性領域
Ｉ及び第２の活性領域ＩＩの表面にそれぞれ厚さ６〜１
２ｎｍの第１のゲート酸化膜３−１及び第２のゲート酸
化膜を形成し、第１のゲート酸化膜３−１及び第２のゲ
ート酸化膜３−２をそれぞれ選択的に被覆して多結晶シ
リコン膜４ＡとＷＳｉx 膜５Ａとでなるポリサイド膜と
形成し、異方性ドライエッチングによりパターニングし
て第１のゲート電極ＧＡ−１及び第２のゲート電極６Ａ
−２を形成する。次に、第１の実施例と全く同様にして
第１の活性領域Ｉ及び第２の活性領域ＩＩをそれぞれ第
１のゲート酸化膜３−１及び第２のゲート酸化膜３−２
で被覆した状態で第１のゲート電極６Ａ−１及び第２の
ゲート電極６Ａ−２の表面及び側面に図２（ｂ）に示す
ように、それぞれ熱酸化膜７−１，７−２を形成した後
第１のイオン注入を利用して第１の活性領域Ｉ及び第２
の活性領域ＩＩにそれぞれＮ- 型ソース・ドレイン領域
８−１，８−２を形成する。第１の酸化シリコン膜を堆
積し異方性エッチングを行ない第１のゲート電極６Ａ−
１及び第２のゲート電極６Ａ−２の側面にそれぞれ絶縁
性スペーサ１０−１，１０−２を形成する。前述の異方
性エッチングで露出したＮ- 型ソース・ドレイン領域を
被覆する第２の酸化シリコン膜１１を堆積した後、第２
の活性領域ＩＩをマスク（フォトレジスト膜１６）で覆
ってから第２のイオン注入を行ない、第１の活性領域Ｉ
にＮ+ 型ソース・ドレイン領域ための高濃度イオン注入
領域１２を形成する。
【００１５】次に、フォトレジスト膜１６を除去し、図
２（ｃ）に示すように、ＢＰＳＧからなる層間絶縁膜１
７を堆積し、不活性ガス雰囲気中で７００〜９５０℃，
５分〜１時間の熱処理を行なう。このとき高濃度イオン
注入領域１２はＮ+ 型ソース・ドレイン領域１２ｃとな
る。このようにして、第１の活性領域には第１の実施例
と同様なＬＤＤ−ＩＧＦＥＴを、第２の活性領域にはＮ
+ 型ソース・ドレイン領域を有しないＩＧＦＥＴを形成
することができる。次に、第２の活性領域のＮ- 型ソー
ス・ドレイン領域の一方に達するコンタクト孔１８を形
成し、ビット線２０を形成する。
２（ｃ）に示すように、ＢＰＳＧからなる層間絶縁膜１
７を堆積し、不活性ガス雰囲気中で７００〜９５０℃，
５分〜１時間の熱処理を行なう。このとき高濃度イオン
注入領域１２はＮ+ 型ソース・ドレイン領域１２ｃとな
る。このようにして、第１の活性領域には第１の実施例
と同様なＬＤＤ−ＩＧＦＥＴを、第２の活性領域にはＮ
+ 型ソース・ドレイン領域を有しないＩＧＦＥＴを形成
することができる。次に、第２の活性領域のＮ- 型ソー
ス・ドレイン領域の一方に達するコンタクト孔１８を形
成し、ビット線２０を形成する。
【００１６】次に、図３（ａ）に示すように、層間絶縁
膜２１を形成し、第２の活性領域のＮ- 型ソース・ドレ
イン領域のもう一方に達する開口２２を設け、キャパシ
タ下部電極２３を形成し、キャパシタ絶縁膜２３を形成
し、キャパシタ上部電極２５を形成する。次に、図３
（ｂ）に示すように、層間絶縁膜２６を形成し、第１の
活性領域のＮ+ 型ソース・ドレイン領域１２Ｃの一方に
達する開口２７を設け、アルミニウムなどでなる配線層
２８−１，２８−２を形成する。
膜２１を形成し、第２の活性領域のＮ- 型ソース・ドレ
イン領域のもう一方に達する開口２２を設け、キャパシ
タ下部電極２３を形成し、キャパシタ絶縁膜２３を形成
し、キャパシタ上部電極２５を形成する。次に、図３
（ｂ）に示すように、層間絶縁膜２６を形成し、第１の
活性領域のＮ+ 型ソース・ドレイン領域１２Ｃの一方に
達する開口２７を設け、アルミニウムなどでなる配線層
２８−１，２８−２を形成する。
【００１７】このようにして、第１の活性領域に半導体
メモリの周辺回路用のＬＤＤ−ＩＧＦＥＴを形成し、第
２の活性領域にＤＲＡＭメモリセルを形成することがで
きる。ＤＲＡＭメモリセルを構成するＩＧＦＥＴはＮ+
型ソース・ドレイン領域を有していないので基板との間
に形成されるＰＮ接合の漏れ電流は一層低減され、メモ
リセルの保持特性が良好である。また、ＬＤＤ−ＩＧＦ
ＥＴに必要なＮ+ 型ソース・ドレイン領域を形成すると
き、第２の活性領域のＩＧＦＥＴのＮ- 型ソース・ドレ
イン領域は酸化シリコン膜１１で被覆されているので、
前述した金属酸化物による汚染は回避される。
メモリの周辺回路用のＬＤＤ−ＩＧＦＥＴを形成し、第
２の活性領域にＤＲＡＭメモリセルを形成することがで
きる。ＤＲＡＭメモリセルを構成するＩＧＦＥＴはＮ+
型ソース・ドレイン領域を有していないので基板との間
に形成されるＰＮ接合の漏れ電流は一層低減され、メモ
リセルの保持特性が良好である。また、ＬＤＤ−ＩＧＦ
ＥＴに必要なＮ+ 型ソース・ドレイン領域を形成すると
き、第２の活性領域のＩＧＦＥＴのＮ- 型ソース・ドレ
イン領域は酸化シリコン膜１１で被覆されているので、
前述した金属酸化物による汚染は回避される。
【００１８】以上ＮチャネルＭＯＳトランジスタを形成
する場合について説明したが、本発明はＰチャネルＭＯ
ＳトランジスタやＣＭＯＳ ＩＣを形成するのに適用で
きることは当業者にとって明らかなことである。
する場合について説明したが、本発明はＰチャネルＭＯ
ＳトランジスタやＣＭＯＳ ＩＣを形成するのに適用で
きることは当業者にとって明らかなことである。
【００１９】また、タングステンシリサイドを有するポ
リサイドゲート電極を例にあげたが、その他のポリサイ
ドゲート電極や高融点金属シリサイドゲート電極を有す
るＩＧＦＥＴの形成に本発明を適用し得ることもまた明
らかである。
リサイドゲート電極を例にあげたが、その他のポリサイ
ドゲート電極や高融点金属シリサイドゲート電極を有す
るＩＧＦＥＴの形成に本発明を適用し得ることもまた明
らかである。
【００２０】
【発明の効果】以上説明したように本発明は、高融点金
属シリサイド膜を含むゲート電極のパターニング後ソー
ス・ドレイン形成予定領域が露出されることなくゲート
絶縁膜で被覆された状態で熱酸化するので、ゲート電極
形成時に損傷を受けたゲート絶縁膜の耐圧が回復すると
いう効果と、ソース・ドレイン形成予定領域上に形成さ
れる酸化膜に含まれる金属酸化物をソース・ドレイン形
成予定領域が露出している場合に比べ少なくできるので
ＰＮ接合の漏れ電流増加を防止できるという効果も有し
ている。更にゲート電極の側面に絶縁性スペーサ形成時
に露出する基板表面に化学気相成長法により第２の絶縁
膜を堆積するので、熱酸化による場合のようにこの絶縁
膜に金属酸化物が含まれず、従ってその金属酸化物によ
るソース・ドレイン領域の汚染が回避され漏れ電流増加
を防止できるという効果もある。
属シリサイド膜を含むゲート電極のパターニング後ソー
ス・ドレイン形成予定領域が露出されることなくゲート
絶縁膜で被覆された状態で熱酸化するので、ゲート電極
形成時に損傷を受けたゲート絶縁膜の耐圧が回復すると
いう効果と、ソース・ドレイン形成予定領域上に形成さ
れる酸化膜に含まれる金属酸化物をソース・ドレイン形
成予定領域が露出している場合に比べ少なくできるので
ＰＮ接合の漏れ電流増加を防止できるという効果も有し
ている。更にゲート電極の側面に絶縁性スペーサ形成時
に露出する基板表面に化学気相成長法により第２の絶縁
膜を堆積するので、熱酸化による場合のようにこの絶縁
膜に金属酸化物が含まれず、従ってその金属酸化物によ
るソース・ドレイン領域の汚染が回避され漏れ電流増加
を防止できるという効果もある。
【００２１】このように、本発明によればゲート絶縁膜
の耐圧が良好で漏れ電流の少ない、高融点金属シリサイ
ド膜を含むゲート電極を有するＬＤＤ−ＩＧＦＥＴを形
成できる。
の耐圧が良好で漏れ電流の少ない、高融点金属シリサイ
ド膜を含むゲート電極を有するＬＤＤ−ＩＧＦＥＴを形
成できる。
【図１】本発明の第１の実施例の説明のため（ａ）〜
（ｈ）に分図して示す工程順断面図である。
（ｈ）に分図して示す工程順断面図である。
【図２】本発明の第２の実施例の説明のため（ａ）〜
（ｃ）に分図して示す工程順断面図である。
（ｃ）に分図して示す工程順断面図である。
【図３】図２に続いて（ａ），（ｂ）に分図して示す工
程順断面図である。
程順断面図である。
【図４】シリコンゲートＬＤＤ−ＩＧＦＥＴの製造方法
の第１の例の説明のための（ａ）〜（ｆ）に分図して示
す工程順断面図である。
の第１の例の説明のための（ａ）〜（ｆ）に分図して示
す工程順断面図である。
【図５】シリコンゲートＬＤＤ−ＩＧＦＥＴの製造方法
の第２の例の説明のため（ａ），（ｂ）に分図して示す
工程順断面図である。
の第２の例の説明のため（ａ），（ｂ）に分図して示す
工程順断面図である。
【図６】従来例の説明のため（ａ）〜（ｆ）に分図して
示す工程順断面図である。
示す工程順断面図である。
１ Ｐ型シリコン半導体基板 ２ フィールド酸化膜 ３，３−１，３−２ ゲート酸化膜 ４，４Ａ 多結晶シリコン膜 ５，５Ａ タングステンシリサイド膜 ６，６Ａ，６Ａ−１，６Ａ−２ ゲート電極 ７，７−１，７−２ 熱酸化膜 ８ Ｎ- 型ソース・ドレイン領域 ９ 酸化シリコン膜 １０，１０−１，１０−２ 絶縁性スペーサ １１ 酸化シリコン膜 １２ 高濃度イオン注入領域 １２ａ，１２ｂ，１２ｃ Ｎ+ 型ソース・ドレイン領
域 １３ 層間絶縁膜 １４ コンタクト孔 １５ 配線層 １６ フォトレジスト膜 １７ 層間絶縁膜 １８ 開口 １９−１，１９Ａ−１，１９−２，１９Ａ−２ 熱酸
化膜 ２０ ビット線 ２１ 層間絶縁膜 ２２ 開口 ２３ キャパシタ下部電極 ２４ キャパシタ絶縁膜 ２５ キャパシタ上部電極 ２６ 層間絶縁膜 ２７ 開口 ２８−１，２８−２ 配線層
域 １３ 層間絶縁膜 １４ コンタクト孔 １５ 配線層 １６ フォトレジスト膜 １７ 層間絶縁膜 １８ 開口 １９−１，１９Ａ−１，１９−２，１９Ａ−２ 熱酸
化膜 ２０ ビット線 ２１ 層間絶縁膜 ２２ 開口 ２３ キャパシタ下部電極 ２４ キャパシタ絶縁膜 ２５ キャパシタ上部電極 ２６ 層間絶縁膜 ２７ 開口 ２８−１，２８−２ 配線層
Claims (4)
- 【請求項１】 半導体基板表面の活性領域にゲート絶縁
膜を形成し、前記ゲート絶縁膜を選択的に被覆して高融
点金属シリサイド膜を含むゲート電極を形成する工程
と、前記活性領域をゲート絶縁膜で被覆した状態で前記
ゲート電極の表面及び側面に熱酸化膜を形成した後、第
１のイオン注入を利用して前記活性領域に低濃度ソース
・ドレイン領域を形成する工程と、第１の絶縁膜を堆積
し異方性エッチングを行ない前記ゲート電極の側面に絶
縁性スペーサを形成する工程と、前記異方性エッチング
で露出した前記低濃度ソース・ドレイン領域を被覆する
第２の絶縁膜を堆積した後、第２のイオン注入を利用し
て高濃度ソース・ドレイン領域を形成する工程とを有す
ることを特徴とする半導体装置の製造方法。 - 【請求項２】 半導体基板の表面部に素子分離領域を形
成することにより第１の活性領域及び第２の活性領域を
区画する工程と、前記第１の活性領域及び第２の活性領
域の表面にそれぞれ第１のゲート絶縁膜及び第２のゲー
ト絶縁膜を形成し、前記第１のゲート絶縁膜及び第２の
ゲート絶縁膜をそれぞれ選択的に被覆して高融点金属シ
リサイド膜を含む第１のゲート電極及び第２のゲート電
極を形成する工程と、前記第１の活性領域及び第２の活
性領域をそれぞれ第１のゲート絶縁膜及び第２のゲート
絶縁膜で被覆した状態で前記第１のゲート電極及び第２
のゲート電極の表面及び側面にそれぞれ熱酸化膜を形成
した後第１のイオン注入を利用して前記第１の活性領域
及び第２の活性領域にそれぞれ低濃度ソース・ドレイン
領域を形成する工程と、第１の絶縁膜を堆積し異方性エ
ッチングを行ない前記第１のゲート電極及び第２のゲー
ト電極の側面にそれぞれ絶縁性スペーサを形成する工程
と、前記異方性エッチングで露出した前記低濃度ソース
・ドレイン領域を被覆する第２の絶縁膜を堆積した後、
前記第２の活性領域をマスクで覆ってから第２のイオン
注入を行ない、前記第１の活性領域に高濃度ソース・ド
レイン領域を形成する工程とを有することを特徴とする
半導体装置の製造方法。 - 【請求項３】 化学量論的にシリコン過剰な非晶質高融
点シリサイド膜を被着しパターニングしてゲート電極を
形成し、熱酸化時に多結晶化させる請求項１又は２記載
の半導体装置の製造方法。 - 【請求項４】 ゲート電極はポリサイドゲート電極であ
る請求項１，２又は３記載の半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7075127A JP2792459B2 (ja) | 1995-03-31 | 1995-03-31 | 半導体装置の製造方法 |
| US08/963,622 US5985712A (en) | 1995-03-31 | 1997-11-04 | Method of fabricating field effect transistor with an LDD structure |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7075127A JP2792459B2 (ja) | 1995-03-31 | 1995-03-31 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08274320A true JPH08274320A (ja) | 1996-10-18 |
| JP2792459B2 JP2792459B2 (ja) | 1998-09-03 |
Family
ID=13567229
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7075127A Expired - Fee Related JP2792459B2 (ja) | 1995-03-31 | 1995-03-31 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5985712A (ja) |
| JP (1) | JP2792459B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008300763A (ja) * | 2007-06-04 | 2008-12-11 | Renesas Technology Corp | 半導体装置の製造方法 |
Families Citing this family (4)
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|---|---|---|---|---|
| US6048784A (en) * | 1997-12-17 | 2000-04-11 | Texas Instruments Incorporated | Transistor having an improved salicided gate and method of construction |
| KR100291513B1 (ko) * | 1998-12-22 | 2001-07-12 | 박종섭 | 반도체 소자의 제조방법 |
| JP3973819B2 (ja) * | 1999-03-08 | 2007-09-12 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
| JP2002151686A (ja) * | 2000-11-15 | 2002-05-24 | Nec Corp | 半導体装置およびその製造方法 |
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|---|---|
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| JP2792459B2 (ja) | 1998-09-03 |
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