JP2679579B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
関し、特にＭＯＳＦＥＴ集積回路のダイレクトコンタク
ト電極の製造方法に関する。
関し、特にＭＯＳＦＥＴ集積回路のダイレクトコンタク
ト電極の製造方法に関する。
【０００２】
【従来の技術】この種半導体装置について、ｐｎデュア
ルゲートＣＭＯＳ半導体装置を例に挙げて従来技術を説
明する。ｐｎデュアルゲートＣＭＯＳ半導体装置では、
ｐ型トランジスタはｐ型ゲート電極を備え、ｎ型トラン
ジスタはｎ型ゲート電極を備えており、その特長は、ｐ
型トランジスタのチャネルが表面チャネル型をなったこ
とによりｐ型トランジスタのショートチャネル効果を抑
制できることである。図８乃至図１１は、ｐｎデュアル
ゲートＣＭＯＳ半導体装置の従来の製造方法を示す工程
断面図である。
ルゲートＣＭＯＳ半導体装置を例に挙げて従来技術を説
明する。ｐｎデュアルゲートＣＭＯＳ半導体装置では、
ｐ型トランジスタはｐ型ゲート電極を備え、ｎ型トラン
ジスタはｎ型ゲート電極を備えており、その特長は、ｐ
型トランジスタのチャネルが表面チャネル型をなったこ
とによりｐ型トランジスタのショートチャネル効果を抑
制できることである。図８乃至図１１は、ｐｎデュアル
ゲートＣＭＯＳ半導体装置の従来の製造方法を示す工程
断面図である。
【０００３】まず、図８（ａ）に示すように、公知の技
術を用いてｐ型シリコン基板３０１にｎウエル３０２、
ｐウエル３０３、フィールド酸化膜３０４およびｐ+ 型
チャネルストッパ３０５を形成する。次に、図８（ｂ）
に示すように、熱酸化法により膜厚１００Åのゲート酸
化膜３０６を形成する。次に、図８（ｃ）に示すよう
に、写真蝕刻法によりダイレクトコンタクト領域３０７
のゲート酸化膜３０６を除去する。
術を用いてｐ型シリコン基板３０１にｎウエル３０２、
ｐウエル３０３、フィールド酸化膜３０４およびｐ+ 型
チャネルストッパ３０５を形成する。次に、図８（ｂ）
に示すように、熱酸化法により膜厚１００Åのゲート酸
化膜３０６を形成する。次に、図８（ｃ）に示すよう
に、写真蝕刻法によりダイレクトコンタクト領域３０７
のゲート酸化膜３０６を除去する。
【０００４】次に、図９（ａ）に示すように、ＣＶＤ
（Chemical Vapor Deposition ：化学的気相成長）法に
より、ノンドープポリシリコン膜３０８を３０００Å程
度の膜厚に堆積する。続いて、図９（ｂ）に示すよう
に、フォトリソグラフィ技法とドライエッチング技術に
より、ゲート電極３０９、およびダイレクトコンタクト
電極３１０を形成する。この際、理想的には図９（ｂ）
に示すようになるが、実際にはウェハ全面に渡ってエッ
チング残りの発生しないようにするためにオーバーエッ
チングを行うので、図１２に示すように、基板にピット
３２４が生じてしまう。以下、説明の煩雑さを避けるた
めに、図９（ｂ）に示されるように形成できたものとし
て説明を続ける。次に、図９（ｃ）に示すように、フォ
トリソグラフィ技術とイオン注入法を適用して、ｎ型ト
ランジスタの形成領域の基板表面にｎ- 型拡散層３１１
を形成する。
（Chemical Vapor Deposition ：化学的気相成長）法に
より、ノンドープポリシリコン膜３０８を３０００Å程
度の膜厚に堆積する。続いて、図９（ｂ）に示すよう
に、フォトリソグラフィ技法とドライエッチング技術に
より、ゲート電極３０９、およびダイレクトコンタクト
電極３１０を形成する。この際、理想的には図９（ｂ）
に示すようになるが、実際にはウェハ全面に渡ってエッ
チング残りの発生しないようにするためにオーバーエッ
チングを行うので、図１２に示すように、基板にピット
３２４が生じてしまう。以下、説明の煩雑さを避けるた
めに、図９（ｂ）に示されるように形成できたものとし
て説明を続ける。次に、図９（ｃ）に示すように、フォ
トリソグラフィ技術とイオン注入法を適用して、ｎ型ト
ランジスタの形成領域の基板表面にｎ- 型拡散層３１１
を形成する。
【０００５】次に、図１０（ａ）に示すように、フォト
リソグラフィ技術とイオン注入法を適用して、ｐ型トラ
ンジスタの形成領域の基板表面にｐ- 型拡散層３１２を
形成し、続いて、ＣＶＤ法により絶縁膜３１３を膜厚２
０００Åに成長させる。次に、図１０（ｂ）に示すよう
に、異方性のエッチングをおこないサイドウォール３１
４を形成する。次に、フォトリソグラフィ技術によりｐ
型トランジスタ形成領域をマスクした後、砒素（Ａｓ）
を７０ｋｅＶで５Ｅ１５ｃｍ-2程度注入し、９００℃で
１０分間熱処理して、図１０（ｃ）に示すように、ｎ型
トランジスタのｎ+ 型拡散層３１５、ｎ+ 型ゲート電極
３１６、およびダイレクトコンタクト領域のｎ+ 型拡散
層３１７を形成する。
リソグラフィ技術とイオン注入法を適用して、ｐ型トラ
ンジスタの形成領域の基板表面にｐ- 型拡散層３１２を
形成し、続いて、ＣＶＤ法により絶縁膜３１３を膜厚２
０００Åに成長させる。次に、図１０（ｂ）に示すよう
に、異方性のエッチングをおこないサイドウォール３１
４を形成する。次に、フォトリソグラフィ技術によりｐ
型トランジスタ形成領域をマスクした後、砒素（Ａｓ）
を７０ｋｅＶで５Ｅ１５ｃｍ-2程度注入し、９００℃で
１０分間熱処理して、図１０（ｃ）に示すように、ｎ型
トランジスタのｎ+ 型拡散層３１５、ｎ+ 型ゲート電極
３１６、およびダイレクトコンタクト領域のｎ+ 型拡散
層３１７を形成する。
【０００６】次に、フォトリソグラフィ技術によりｎ型
トランジスタ形成領域をマスクした後、ボロン（Ｂ）を
１０ｋｅＶで５Ｅ１５ｃｍ-2程度注入し、８５０℃で１
０分間熱処理して、ｐ型トランジスタのｐ+ 型拡散層３
１８、ｐ+ 型ゲート電極３１９を形成する。次に、シリ
コンを７０ｋｅＶで１Ｅ１５ｃｍ-2程度イオン注入して
基板表面を非晶質化し、続いて、図１１（ａ）に示すよ
うに、基板表面全面に厚さ５００Åにチタン膜３２０を
堆積する。
トランジスタ形成領域をマスクした後、ボロン（Ｂ）を
１０ｋｅＶで５Ｅ１５ｃｍ-2程度注入し、８５０℃で１
０分間熱処理して、ｐ型トランジスタのｐ+ 型拡散層３
１８、ｐ+ 型ゲート電極３１９を形成する。次に、シリ
コンを７０ｋｅＶで１Ｅ１５ｃｍ-2程度イオン注入して
基板表面を非晶質化し、続いて、図１１（ａ）に示すよ
うに、基板表面全面に厚さ５００Åにチタン膜３２０を
堆積する。
【０００７】次に、７００℃温度の窒素雰囲気中で熱処
理を行って、ｎ型トランジスタのｎ+ 型拡散層３１５
上、ｎ+ 型ゲート電極３１６上、ダイレクトコンタクト
電極３１０上、ｐ型トランジスタのｐ+ 型拡散層３１８
上、ｐ+ 型ゲート電極３１９上に選択的にチタンシリサ
イド膜３２１を形成し、続いて、アンモニア水と過酸化
水素水の混合液に浸して、窒化されシリサイド化されず
に残っていた窒化チタンを選択的に除去する［図１１
（ｂ）］。次に、図１１（ｃ）に示すように、公知の技
術を用いて層間絶縁膜３２２を堆積し配線３２３を形成
して、従来構造のダイレクトコンタクトを有するｐｎデ
ュアルゲートＣＭＯＳを得る。
理を行って、ｎ型トランジスタのｎ+ 型拡散層３１５
上、ｎ+ 型ゲート電極３１６上、ダイレクトコンタクト
電極３１０上、ｐ型トランジスタのｐ+ 型拡散層３１８
上、ｐ+ 型ゲート電極３１９上に選択的にチタンシリサ
イド膜３２１を形成し、続いて、アンモニア水と過酸化
水素水の混合液に浸して、窒化されシリサイド化されず
に残っていた窒化チタンを選択的に除去する［図１１
（ｂ）］。次に、図１１（ｃ）に示すように、公知の技
術を用いて層間絶縁膜３２２を堆積し配線３２３を形成
して、従来構造のダイレクトコンタクトを有するｐｎデ
ュアルゲートＣＭＯＳを得る。
【０００８】
【発明が解決しようとする課題】上記したような、従来
のダイレクトコンタクトの形成方法では、図９（ｂ）に
示すノンドープポリシリコン膜３０８のエッチング工程
において、ウェハ全面に渡ってエッチング残りを発生さ
せないために、オーバエッチングを行わなければならな
い。しかし、ポリシリコンと基板のシリコンとの間には
エッチングに選択性がないので、オーバーエッチングす
ると基板も同時にエッチングされ、基板内に欠陥が導入
される。そのため、拡散層リーク電流が増大し、デバイ
ス特性の劣化および歩留まりの低下を引き起こす問題点
があった。また、従来技術では、ダイレクトコンタクト
孔開孔のために、特別のフォトリソグラフィ工程を必要
としていたので、工程が複雑で工数が多くかかるという
欠点があった。
のダイレクトコンタクトの形成方法では、図９（ｂ）に
示すノンドープポリシリコン膜３０８のエッチング工程
において、ウェハ全面に渡ってエッチング残りを発生さ
せないために、オーバエッチングを行わなければならな
い。しかし、ポリシリコンと基板のシリコンとの間には
エッチングに選択性がないので、オーバーエッチングす
ると基板も同時にエッチングされ、基板内に欠陥が導入
される。そのため、拡散層リーク電流が増大し、デバイ
ス特性の劣化および歩留まりの低下を引き起こす問題点
があった。また、従来技術では、ダイレクトコンタクト
孔開孔のために、特別のフォトリソグラフィ工程を必要
としていたので、工程が複雑で工数が多くかかるという
欠点があった。
【０００９】したがって、この発明の目的とするところ
は、第１に、基板をエッチングしないようにして、基板
内に欠陥が導入されるのを防止して、歩留りの向上と半
導体装置の特性の向上を図ることであり、第２に、ダイ
レクトコンタクト孔を開孔しないようにして工程の簡素
化を図り、コストダウンを果たすことができるようにす
ることである。
は、第１に、基板をエッチングしないようにして、基板
内に欠陥が導入されるのを防止して、歩留りの向上と半
導体装置の特性の向上を図ることであり、第２に、ダイ
レクトコンタクト孔を開孔しないようにして工程の簡素
化を図り、コストダウンを果たすことができるようにす
ることである。
【００１０】
【課題を解決するための手段】上記目的を達成するた
め、本発明によれば、第１導電型の半導体基板（１０
３、２０３）上にゲート絶縁膜（１０６、２０６）を形
成する工程と、前記ゲート絶縁膜上に多結晶シリコン膜
（１０７）を形成する工程と、前記多結晶シリコン膜を
選択的に除去してゲート電極（１０８）とダイレクトコ
ンタクト電極（１０９、２０９）とを形成する工程と、
前記ダイレクトコンタクト電極の少なくとも前記ゲート
電極に対向する側の側面を覆うフォトレジストマスク
（１１１）を形成する工程と、前記ゲート電極の側壁に
側壁絶縁膜（１１４、２１４）を形成する工程と、第２
導電型の不純物をイオン注入して前記ゲート電極の両側
に不純物拡散層（１１５、２１５）を形成する工程と、
一方の前記不純物拡散層の表面並びに前記ダイレクトコ
ンタクト電極の側面およびその表面を覆う導電膜（１２
４、２２３）を形成して前記一方の不純物拡散層と前記
ダイレクトコンタクト電極との間を短絡する工程と、を
備える半導体装置の製造方法が提供される。
め、本発明によれば、第１導電型の半導体基板（１０
３、２０３）上にゲート絶縁膜（１０６、２０６）を形
成する工程と、前記ゲート絶縁膜上に多結晶シリコン膜
（１０７）を形成する工程と、前記多結晶シリコン膜を
選択的に除去してゲート電極（１０８）とダイレクトコ
ンタクト電極（１０９、２０９）とを形成する工程と、
前記ダイレクトコンタクト電極の少なくとも前記ゲート
電極に対向する側の側面を覆うフォトレジストマスク
（１１１）を形成する工程と、前記ゲート電極の側壁に
側壁絶縁膜（１１４、２１４）を形成する工程と、第２
導電型の不純物をイオン注入して前記ゲート電極の両側
に不純物拡散層（１１５、２１５）を形成する工程と、
一方の前記不純物拡散層の表面並びに前記ダイレクトコ
ンタクト電極の側面およびその表面を覆う導電膜（１２
４、２２３）を形成して前記一方の不純物拡散層と前記
ダイレクトコンタクト電極との間を短絡する工程と、を
備える半導体装置の製造方法が提供される。
【００１１】また、上記目的を達成するために、本発明
によれば、第１導電型の半導体基板（１０３、２０３）
上にゲート絶縁膜（１０６、２０６）を形成する工程
と、前記ゲート絶縁膜上に多結晶シリコン膜（１０７）
を形成する工程と、前記多結晶シリコン膜を選択的に除
去してゲート電極（１０８）とダイレクトコンタクト電
極（１０９、２０９）とを形成する工程と、前記ダイレ
クトコンタクト電極の少なくとも前記ゲート電極に対向
する側の側面を覆うフォトレジストマスク（１１１）を
形成する工程と、第２導電型の不純物をイオン注入して
前記ゲート電極の両側の前記半導体基板の表面領域内に
低不純物濃度拡散層（１１０）を形成する工程と、液相
成長法により前記フォトレジストマスクの形成されてい
ない領域に選択的に絶縁膜（１１２）を形成し、エッチ
バックして前記ゲート電極の側面に側壁絶縁膜（１１
４）を形成する工程と、第２導電型の不純物をイオン注
入して前記側壁絶縁膜の外側の前記半導体基板の表面領
域内に高不純物濃度拡散層（１１５）を形成する工程
と、高融点金属の被着と熱処理によって、前記高不純物
濃度拡散層と前記ダイレクトコンタクト電極との間を短
絡する高融点金属シリサイド膜（１２４）を形成する工
程と、を備える半導体装置の製造方法が提供される。
によれば、第１導電型の半導体基板（１０３、２０３）
上にゲート絶縁膜（１０６、２０６）を形成する工程
と、前記ゲート絶縁膜上に多結晶シリコン膜（１０７）
を形成する工程と、前記多結晶シリコン膜を選択的に除
去してゲート電極（１０８）とダイレクトコンタクト電
極（１０９、２０９）とを形成する工程と、前記ダイレ
クトコンタクト電極の少なくとも前記ゲート電極に対向
する側の側面を覆うフォトレジストマスク（１１１）を
形成する工程と、第２導電型の不純物をイオン注入して
前記ゲート電極の両側の前記半導体基板の表面領域内に
低不純物濃度拡散層（１１０）を形成する工程と、液相
成長法により前記フォトレジストマスクの形成されてい
ない領域に選択的に絶縁膜（１１２）を形成し、エッチ
バックして前記ゲート電極の側面に側壁絶縁膜（１１
４）を形成する工程と、第２導電型の不純物をイオン注
入して前記側壁絶縁膜の外側の前記半導体基板の表面領
域内に高不純物濃度拡散層（１１５）を形成する工程
と、高融点金属の被着と熱処理によって、前記高不純物
濃度拡散層と前記ダイレクトコンタクト電極との間を短
絡する高融点金属シリサイド膜（１２４）を形成する工
程と、を備える半導体装置の製造方法が提供される。
【００１２】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。図１（ａ）〜（ｃ）乃至図５（ａ）、
（ｂ）は、本発明の第１の実施例の製造方法を示す工程
断面図である。まず、図１（ａ）に示すように、公知の
技術を用いてｐ型シリコン基板１０１にｎウエル１０
２、ｐウエル１０３、フィールド酸化膜１０４およびｐ
+ 型チャネルストッパ１０５を形成する。次に、図１
（ｂ）に示すように、熱酸化法により膜厚１００Åのゲ
ート酸化膜１０６を形成する。次に、図１（ｃ）に示す
ように、ＣＶＤ法によりノンドープポリシリコン膜１０
７を膜厚３０００Å程度に堆積する。
て説明する。図１（ａ）〜（ｃ）乃至図５（ａ）、
（ｂ）は、本発明の第１の実施例の製造方法を示す工程
断面図である。まず、図１（ａ）に示すように、公知の
技術を用いてｐ型シリコン基板１０１にｎウエル１０
２、ｐウエル１０３、フィールド酸化膜１０４およびｐ
+ 型チャネルストッパ１０５を形成する。次に、図１
（ｂ）に示すように、熱酸化法により膜厚１００Åのゲ
ート酸化膜１０６を形成する。次に、図１（ｃ）に示す
ように、ＣＶＤ法によりノンドープポリシリコン膜１０
７を膜厚３０００Å程度に堆積する。
【００１３】次に、図２（ａ）に示すように、フォトリ
ソグラフィ技法およびドライエッチング技術によりノン
ドープポリシリコン膜１０７をパターニングして、ゲー
ト電極１０８、およびダイレクトコンタクト電極１０９
を形成する。次に、フォトリソグラフィ技法を用いてｐ
型トランジスタ形成領域およびダイレクトコンタクト電
極１０９のゲート電極１０８寄りの側面を覆うフォトレ
ジスト膜１１１を形成し、リン（Ｐ）をイオン注入して
ｎ型トランジスタ形成領域にｎ- 型拡散層１１０を形成
する。続いて、液相成長法（この技術については、例え
ば、Symp. VLSITech., p.3, 1990 、特開昭６４−２５
９８６号公報等を参照）により、フォトレジスト膜１１
１で被覆されていない領域上に絶縁膜１１２を膜厚２０
００Åに成長させる。次に、図２（ｃ）に示すように、
フォトレジスト膜１１１を除去し、新たなフォトリソグ
ラフィ工程によりｐ型トランジスタ形成領域をフォトレ
ジスト膜１１３で被覆し、続いて、異方性のエッチング
を行い、ｎ型トランジスタのゲート電極の側壁にサイド
ウォール１１４を形成する。
ソグラフィ技法およびドライエッチング技術によりノン
ドープポリシリコン膜１０７をパターニングして、ゲー
ト電極１０８、およびダイレクトコンタクト電極１０９
を形成する。次に、フォトリソグラフィ技法を用いてｐ
型トランジスタ形成領域およびダイレクトコンタクト電
極１０９のゲート電極１０８寄りの側面を覆うフォトレ
ジスト膜１１１を形成し、リン（Ｐ）をイオン注入して
ｎ型トランジスタ形成領域にｎ- 型拡散層１１０を形成
する。続いて、液相成長法（この技術については、例え
ば、Symp. VLSITech., p.3, 1990 、特開昭６４−２５
９８６号公報等を参照）により、フォトレジスト膜１１
１で被覆されていない領域上に絶縁膜１１２を膜厚２０
００Åに成長させる。次に、図２（ｃ）に示すように、
フォトレジスト膜１１１を除去し、新たなフォトリソグ
ラフィ工程によりｐ型トランジスタ形成領域をフォトレ
ジスト膜１１３で被覆し、続いて、異方性のエッチング
を行い、ｎ型トランジスタのゲート電極の側壁にサイド
ウォール１１４を形成する。
【００１４】次に、図３（ａ）に示すように、砒素（Ａ
ｓ）を７０ｋｅＶで５Ｅ１５ｃｍ-2程度イオン注入し、
続いて、９００℃で１０分程熱処理すると、図３（ｂ）
に示すように、ｎ型トランジスタのｎ+ 型拡散層１１
５、ｎ+ 型ゲート電極１１６が形成される。次に、フォ
トリソグラフィ技法によりｎ型トランジスタ形成領域を
フォトレジスト膜１１７にて被覆し、ボロンをイオン注
入してｐ型トランジスタ形成領域にｐ- 型拡散層１１８
を形成する。次いで、液相成長法によりフォトレジスト
膜１１７で覆われていない領域上に絶縁膜１１９を２０
００Åの膜厚に成長させる［図３（ｃ）］。
ｓ）を７０ｋｅＶで５Ｅ１５ｃｍ-2程度イオン注入し、
続いて、９００℃で１０分程熱処理すると、図３（ｂ）
に示すように、ｎ型トランジスタのｎ+ 型拡散層１１
５、ｎ+ 型ゲート電極１１６が形成される。次に、フォ
トリソグラフィ技法によりｎ型トランジスタ形成領域を
フォトレジスト膜１１７にて被覆し、ボロンをイオン注
入してｐ型トランジスタ形成領域にｐ- 型拡散層１１８
を形成する。次いで、液相成長法によりフォトレジスト
膜１１７で覆われていない領域上に絶縁膜１１９を２０
００Åの膜厚に成長させる［図３（ｃ）］。
【００１５】次に、図４（ａ）に示すように、異方性の
エッチングをおこないｐ型トランジスタのゲート電極の
側壁にサイドウォール１２０を形成する。次に、ボロン
を１０ｋｅＶで５Ｅ１５ｃｍ-2程度イオン注入し、続い
て、８５０℃で１０分間熱処理すると、図４（ｂ）に示
すように、ｐ型トランジスタのｐ+ 型拡散層１２１、ｐ
+ 型ゲート電極１２２が形成される。なお、このボロン
注入工程において、フォトレジストマスクは、絶縁膜１
１９を形成するときに用いたフォトレジスト膜１１７を
そのまま使用することができるので、新たなフォトリソ
グラフィ工程を行う必要はない。次に、シリコンを７０
ｋｅＶで１Ｅ１５ｃｍ-2程度イオン注入して基板表面を
非晶質化し、図４（ｃ）に示すように、基板表面全面に
膜厚５００Åのチタン膜１２３を形成する。
エッチングをおこないｐ型トランジスタのゲート電極の
側壁にサイドウォール１２０を形成する。次に、ボロン
を１０ｋｅＶで５Ｅ１５ｃｍ-2程度イオン注入し、続い
て、８５０℃で１０分間熱処理すると、図４（ｂ）に示
すように、ｐ型トランジスタのｐ+ 型拡散層１２１、ｐ
+ 型ゲート電極１２２が形成される。なお、このボロン
注入工程において、フォトレジストマスクは、絶縁膜１
１９を形成するときに用いたフォトレジスト膜１１７を
そのまま使用することができるので、新たなフォトリソ
グラフィ工程を行う必要はない。次に、シリコンを７０
ｋｅＶで１Ｅ１５ｃｍ-2程度イオン注入して基板表面を
非晶質化し、図４（ｃ）に示すように、基板表面全面に
膜厚５００Åのチタン膜１２３を形成する。
【００１６】次に、７００℃の窒素雰囲気中で熱処理を
行い、ｎ型トランジスタのｎ+ 型拡散層１１５上、ｎ+
型ゲート電極１１６上、ダイレクトコンタクト電極１０
９上および側壁、ｐ型トランジスタのｐ+ 型拡散層１２
１上、ｐ+ 型ゲート電極１２２上に選択的にチタンシリ
サイド膜１２４を形成し、次いで、アンモニア水と過酸
化水素水の混合液に浸して、窒化されシリサイド化され
ずに残っていた窒化チタンを除去する［図５（ａ）］。
この時ｎ型トランジスタのｎ+ 型拡散層１１５とダイレ
クトコンタクト電極１０９はチタンシリサイド膜１２４
により電気的にショートされる。次に、図５（ｂ）に示
すように、公知の技術を用いて層間絶縁膜１２５を堆積
し、コンタクト孔を開孔して、配線１２６を形成するこ
とにより、本実施例のダイレクトコンタクトを有するｐ
ｎデュアルゲートＣＭＯＳの製造を完了する。
行い、ｎ型トランジスタのｎ+ 型拡散層１１５上、ｎ+
型ゲート電極１１６上、ダイレクトコンタクト電極１０
９上および側壁、ｐ型トランジスタのｐ+ 型拡散層１２
１上、ｐ+ 型ゲート電極１２２上に選択的にチタンシリ
サイド膜１２４を形成し、次いで、アンモニア水と過酸
化水素水の混合液に浸して、窒化されシリサイド化され
ずに残っていた窒化チタンを除去する［図５（ａ）］。
この時ｎ型トランジスタのｎ+ 型拡散層１１５とダイレ
クトコンタクト電極１０９はチタンシリサイド膜１２４
により電気的にショートされる。次に、図５（ｂ）に示
すように、公知の技術を用いて層間絶縁膜１２５を堆積
し、コンタクト孔を開孔して、配線１２６を形成するこ
とにより、本実施例のダイレクトコンタクトを有するｐ
ｎデュアルゲートＣＭＯＳの製造を完了する。
【００１７】このようにして形成されたｐｎデュアルゲ
ートＣＭＯＳでは、従来例のように半導体基板にピット
が掘られることがないため、基板内に欠陥が導入される
ことがなくなる。その結果、リーク電流が減少し素子特
性が向上する。図６は、従来例と本発明による半導体装
置とのリーク電流特性を示すグラフである。同図から明
らかなように、本発明によりリーク電流は約１／１０に
削減されている。
ートＣＭＯＳでは、従来例のように半導体基板にピット
が掘られることがないため、基板内に欠陥が導入される
ことがなくなる。その結果、リーク電流が減少し素子特
性が向上する。図６は、従来例と本発明による半導体装
置とのリーク電流特性を示すグラフである。同図から明
らかなように、本発明によりリーク電流は約１／１０に
削減されている。
【００１８】上記第１の実施例によれば、図示した範囲
の工程におけるフォトリソグラフィ工程は、ゲート電
極、ダイレクトコンタクト電極形成、ｐ型トランジス
タ形成領域、ダイレクトコンタクト電極側面被覆、ｐ
型トランジスタ形成領域被覆、ｎ型トランジスタ形成
領域被覆、層間絶縁膜のコンタクト孔形成、配線工
程、の６回である。これに対し、従来例では、ダイレ
クトコンタクト領域窓明け、ゲート電極、ダイレクト
コンタクト電極形成、ｐ型トランジスタ形成領域被
覆、ｎ型トランジスタ形成領域被覆、ｐ型トランジ
スタ形成領域被覆、ｎ型トランジスタ形成領域被覆、
層間絶縁膜のコンタクト孔形成、配線工程、の８回
が必要となる。すなわち、本発明により大幅な工数削
減、工程の簡素化を実現することができ、したがって、
コストダウンを図ることができる。
の工程におけるフォトリソグラフィ工程は、ゲート電
極、ダイレクトコンタクト電極形成、ｐ型トランジス
タ形成領域、ダイレクトコンタクト電極側面被覆、ｐ
型トランジスタ形成領域被覆、ｎ型トランジスタ形成
領域被覆、層間絶縁膜のコンタクト孔形成、配線工
程、の６回である。これに対し、従来例では、ダイレ
クトコンタクト領域窓明け、ゲート電極、ダイレクト
コンタクト電極形成、ｐ型トランジスタ形成領域被
覆、ｎ型トランジスタ形成領域被覆、ｐ型トランジ
スタ形成領域被覆、ｎ型トランジスタ形成領域被覆、
層間絶縁膜のコンタクト孔形成、配線工程、の８回
が必要となる。すなわち、本発明により大幅な工数削
減、工程の簡素化を実現することができ、したがって、
コストダウンを図ることができる。
【００１９】次に、図７（ａ）乃至（ｃ）を参照して本
発明の第２の実施例について説明する。第２の実施例に
おいては、第１の実施例の図４（ｂ）に示す工程までは
そのまま行っている。そこで、図４（ｂ）に相当する段
階の状態を図７（ａ）に示し、互いに対応している部分
には下２桁が共通する参照番号を付し、重複した説明は
省略する。
発明の第２の実施例について説明する。第２の実施例に
おいては、第１の実施例の図４（ｂ）に示す工程までは
そのまま行っている。そこで、図４（ｂ）に相当する段
階の状態を図７（ａ）に示し、互いに対応している部分
には下２桁が共通する参照番号を付し、重複した説明は
省略する。
【００２０】図７（ａ）に示す状態とした後、図７
（ｂ）に示すように、タングステンの選択成長法を用い
て、ｎ+ 型拡散層２１５、ｐ+ 型拡散層２２１、ゲート
電極２１６、２２２、ダイレクトコンタクト電極２０９
上に選択的にタングステン膜２２３を膜厚１０００Åに
成長させる。この時ｎ型トランジスタのｎ+ 型拡散層２
１５とダイレクトコンタクト電極２０９はタングステン
膜２２３により電気的にショートされる。次に、図７
（ｃ）に示すように、公知の技術を用いて層間絶縁膜２
２５を堆積し、所定の個所にコンタクト孔を開孔した
後、アルミニウムを堆積しこれをパターニングして配線
２２６を形成すれば本実施例のダイレクトコンタクトを
有するｐｎデュアルゲートＣＭＯＳを得ることができ
る。
（ｂ）に示すように、タングステンの選択成長法を用い
て、ｎ+ 型拡散層２１５、ｐ+ 型拡散層２２１、ゲート
電極２１６、２２２、ダイレクトコンタクト電極２０９
上に選択的にタングステン膜２２３を膜厚１０００Åに
成長させる。この時ｎ型トランジスタのｎ+ 型拡散層２
１５とダイレクトコンタクト電極２０９はタングステン
膜２２３により電気的にショートされる。次に、図７
（ｃ）に示すように、公知の技術を用いて層間絶縁膜２
２５を堆積し、所定の個所にコンタクト孔を開孔した
後、アルミニウムを堆積しこれをパターニングして配線
２２６を形成すれば本実施例のダイレクトコンタクトを
有するｐｎデュアルゲートＣＭＯＳを得ることができ
る。
【００２１】以上好ましい実施例について説明したが、
本発明はこれら実施例に限定されるされるものではな
く、特許請求の範囲に記載された本願発明の要旨内にお
いて各種の変更が可能である。例えば、ｎ型トランジス
タにおいてダイレクトコンタクトをとっていたのに代
え、ｐ型トランジスタにおいてダイレクトコンタクトを
とるようにすることができ、またＣＭＯＳ半導体装置に
おいてばかりでなくｎＭＯＳあるいはｐＭＯＳ半導体装
置において本発明を適用することができる。
本発明はこれら実施例に限定されるされるものではな
く、特許請求の範囲に記載された本願発明の要旨内にお
いて各種の変更が可能である。例えば、ｎ型トランジス
タにおいてダイレクトコンタクトをとっていたのに代
え、ｐ型トランジスタにおいてダイレクトコンタクトを
とるようにすることができ、またＣＭＯＳ半導体装置に
おいてばかりでなくｎＭＯＳあるいはｐＭＯＳ半導体装
置において本発明を適用することができる。
【００２２】
【発明の効果】以上説明したように、本発明はダイレク
トコンタクト電極直下のゲート酸化膜を除去しないの
で、ダイレクトコンタクト電極形成時に全ウェハ面にお
いてエッチング残りを発生させないようにするためにオ
ーバーエッチングを行っても、ダイレクトコンタクト電
極の下には、電極の材料とはエッチング比が大きく異な
る酸化膜が存在しているため、基板がエッチングされる
ことはない。したがって、リーク電流を図６に示すよう
に従来の１／１０程度に抑えることができ、デバイスの
信頼性を向上させることができる。
トコンタクト電極直下のゲート酸化膜を除去しないの
で、ダイレクトコンタクト電極形成時に全ウェハ面にお
いてエッチング残りを発生させないようにするためにオ
ーバーエッチングを行っても、ダイレクトコンタクト電
極の下には、電極の材料とはエッチング比が大きく異な
る酸化膜が存在しているため、基板がエッチングされる
ことはない。したがって、リーク電流を図６に示すよう
に従来の１／１０程度に抑えることができ、デバイスの
信頼性を向上させることができる。
【００２３】また、本発明のものにおいては、ダイレク
トコンタクト孔を開孔するためのフォトリソグラフィ工
程を省略することができるので、工程を簡素化しコスト
ダウンを図ることができる。さらに、本発明をＣＭＯＳ
半導体装置に適用した場合、ｐ型トランジスタのｐ- 型
拡散層とｐ+ 型拡散層とを同一のレジストマスクで形成
することができるので、従来例と比較してさらにフォト
リソグラフィ工程を削減することができ、一層のコスト
削減を果たすことができる。
トコンタクト孔を開孔するためのフォトリソグラフィ工
程を省略することができるので、工程を簡素化しコスト
ダウンを図ることができる。さらに、本発明をＣＭＯＳ
半導体装置に適用した場合、ｐ型トランジスタのｐ- 型
拡散層とｐ+ 型拡散層とを同一のレジストマスクで形成
することができるので、従来例と比較してさらにフォト
リソグラフィ工程を削減することができ、一層のコスト
削減を果たすことができる。
【図１】 本発明の第１の実施例の製造工程を順に示す
工程断面図の一部。
工程断面図の一部。
【図２】 本発明の第１の実施例の製造工程を順に示す
工程断面図の一部。
工程断面図の一部。
【図３】 本発明の第１の実施例の製造工程を順に示す
工程断面図の一部。
工程断面図の一部。
【図４】 本発明の第１の実施例の製造工程を順に示す
工程断面図の一部。
工程断面図の一部。
【図５】 本発明の第１の実施例の製造工程を順に示す
工程断面図の一部。
工程断面図の一部。
【図６】 本発明の第１の実施例の半導体装置と従来例
のリーク電流特性を示すグラフ。
のリーク電流特性を示すグラフ。
【図７】 本発明の第２の実施例の製造工程を順に示す
工程断面図。
工程断面図。
【図８】 従来例の製造工程を順に示す工程断面図の一
部。
部。
【図９】 従来例の製造工程を順に示す工程断面図の一
部。
部。
【図１０】 従来例の製造工程を順に示す工程断面図の
一部。
一部。
【図１１】 従来例の製造工程を順に示す工程断面図の
一部。
一部。
【図１２】 従来例の問題点を説明するための断面図。
【符号の説明】 １０１、２０１、３０１ ｐ型シリコン基板 １０２、２０２、３０２ ｎウエル １０３、２０３、３０３ ｐウエル １０４、２０４、３０４ フィールド酸化膜 １０５、２０５、３０５ ｐ+ 型チャネルストッパ １０６、２０６、３０６ ゲート酸化膜 １０７、３０８ ノンドープポリシリコン膜 １０８、３０９ ゲート電極 １０９、２０９、３１０ ダイレクトコンタクト電極 １１０、３１１ ｎ- 型拡散層 １１１、１１３、１１７ フォトレジスト膜 １１２、１１９、３１３ 絶縁膜 １１４、１２０、２１４、２２０、３１４ サイドウォ
ール １１５、２１５、３１５、３１７ ｎ+ 型拡散層 １１６、２１６、３１６ ｎ+ 型ゲート電極 １１８、３１２ ｐ- 型拡散層 １２１、２２１、３１８ ｐ+ 型拡散層 １２２、２２２、３１９ ｐ+ 型ゲート電極 １２３、３２０ チタン膜 １２４、３２１ チタンシリサイド膜 １２５、２２５、３２２ 層間絶縁膜 １２６、２２６、３２３ 配線 ２２３ タングステン膜 ３０７ ダイレクトコンタクト領域 ３２４ ピット
ール １１５、２１５、３１５、３１７ ｎ+ 型拡散層 １１６、２１６、３１６ ｎ+ 型ゲート電極 １１８、３１２ ｐ- 型拡散層 １２１、２２１、３１８ ｐ+ 型拡散層 １２２、２２２、３１９ ｐ+ 型ゲート電極 １２３、３２０ チタン膜 １２４、３２１ チタンシリサイド膜 １２５、２２５、３２２ 層間絶縁膜 １２６、２２６、３２３ 配線 ２２３ タングステン膜 ３０７ ダイレクトコンタクト領域 ３２４ ピット
Claims (3)
- 【請求項１】 第１導電型の半導体基板上にゲート絶縁
膜を形成する工程と、前記ゲート絶縁膜上に多結晶シリ
コン膜を形成する工程と、前記多結晶シリコン膜を選択
的に除去してゲート電極とダイレクトコンタクト電極と
を形成する工程と、前記ダイレクトコンタクト電極の少
なくとも前記ゲート電極に対向する側の側面を覆うフォ
トレジストマスクを形成する工程と、前記ゲート電極の
側壁に側壁絶縁膜を形成する工程と、第２導電型の不純
物をイオン注入して前記ゲート電極の両側に不純物拡散
層を形成する工程と、一方の前記不純物拡散層の表面並
びに前記ダイレクトコンタクト電極の側面およびその表
面を覆う導電膜を形成して前記一方の不純物拡散層と前
記ダイレクトコンタクト電極との間を短絡する工程と、
を備える半導体装置の製造方法。 - 【請求項２】 第１導電型の半導体基板上にゲート絶縁
膜を形成する工程と、前記ゲート絶縁膜上に多結晶シリ
コン膜を形成する工程と、前記多結晶シリコン膜を選択
的に除去してゲート電極とダイレクトコンタクト電極と
を形成する工程と、前記ダイレクトコンタクト電極の少
なくとも前記ゲート電極に対向する側の側面を覆うフォ
トレジストマスクを形成する工程と、第２導電型の不純
物をイオン注入して前記ゲート電極の両側の前記半導体
基板の表面領域内に低不純物濃度拡散層を形成する工程
と、液相成長法により前記フォトレジストマスクの形成
されていない領域に選択的に絶縁膜を形成し、エッチバ
ックして前記ゲート電極の側面に側壁絶縁膜を形成する
工程と、第２導電型の不純物をイオン注入して前記側壁
絶縁膜の外側の前記半導体基板の表面領域内に高不純物
濃度拡散層を形成する工程と、高融点金属の被着と熱処
理によって、前記高不純物濃度拡散層と前記ダイレクト
コンタクト電極との間を短絡する高融点金属シリサイド
膜を形成する工程と、を備える半導体装置の製造方法。 - 【請求項３】 第１導電型の半導体基板上にゲート絶縁
膜を形成する工程と、前記ゲート絶縁膜上に多結晶シリ
コン膜を形成する工程と、前記多結晶シリコン膜を選択
的に除去してゲート電極とダイレクトコンタクト電極と
を形成する工程と、前記ダイレクトコンタクト電極の少
なくとも前記ゲート電極に対向する側の側面を覆うフォ
トレジストマスクを形成する工程と、第２導電型の不純
物をイオン注入して前記ゲート電極の両側の前記半導体
基板の表面領域内に低不純物濃度拡散層を形成する工程
と、液相成長法により前記フォトレジストマスクの形成
されていない領域に選択的に絶縁膜を形成し、エッチバ
ックして前記ゲート電極の側面に側壁絶縁膜を形成する
工程と、第２導電型の不純物をイオン注入して前記側壁
絶縁膜の外側の前記半導体基板の表面領域内に高不純物
濃度拡散層を形成する工程と、高融点金属を選択的に成
長させて、前記高不純物濃度拡散層と前記ダイレクトコ
ンタクト電極との間を短絡する高融点金属膜を形成する
工程と、を備える半導体装置の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5193071A JP2679579B2 (ja) | 1993-07-08 | 1993-07-08 | 半導体装置の製造方法 |
| US08/271,963 US5521106A (en) | 1993-07-08 | 1994-07-08 | Process for fabricating complementary field effect transistors having a direct contact electrode |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5193071A JP2679579B2 (ja) | 1993-07-08 | 1993-07-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0729986A JPH0729986A (ja) | 1995-01-31 |
| JP2679579B2 true JP2679579B2 (ja) | 1997-11-19 |
Family
ID=16301727
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5193071A Expired - Lifetime JP2679579B2 (ja) | 1993-07-08 | 1993-07-08 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5521106A (ja) |
| JP (1) | JP2679579B2 (ja) |
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