JPH10294462A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH10294462A JPH10294462A JP10065344A JP6534498A JPH10294462A JP H10294462 A JPH10294462 A JP H10294462A JP 10065344 A JP10065344 A JP 10065344A JP 6534498 A JP6534498 A JP 6534498A JP H10294462 A JPH10294462 A JP H10294462A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 30
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 25
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 63
- 229920005591 polysilicon Polymers 0.000 claims abstract description 63
- 239000000758 substrate Substances 0.000 claims abstract description 58
- 229910052751 metal Inorganic materials 0.000 claims abstract description 56
- 239000002184 metal Substances 0.000 claims abstract description 56
- 238000000034 method Methods 0.000 claims abstract description 47
- 238000000151 deposition Methods 0.000 claims description 21
- 239000004020 conductor Substances 0.000 claims description 8
- 150000002500 ions Chemical class 0.000 claims description 5
- 238000005530 etching Methods 0.000 claims description 3
- 238000000059 patterning Methods 0.000 claims description 3
- 238000002513 implantation Methods 0.000 claims description 2
- 238000009413 insulation Methods 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 153
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 34
- 229910052721 tungsten Inorganic materials 0.000 description 34
- 239000010937 tungsten Substances 0.000 description 34
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 29
- 229910052581 Si3N4 Inorganic materials 0.000 description 20
- 230000008569 process Effects 0.000 description 19
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 19
- 239000010936 titanium Substances 0.000 description 19
- 238000005229 chemical vapour deposition Methods 0.000 description 18
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 17
- 229910052719 titanium Inorganic materials 0.000 description 17
- 229910021332 silicide Inorganic materials 0.000 description 14
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 14
- 235000012239 silicon dioxide Nutrition 0.000 description 14
- 239000000377 silicon dioxide Substances 0.000 description 14
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 12
- 229910052710 silicon Inorganic materials 0.000 description 12
- 239000010703 silicon Substances 0.000 description 12
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 10
- 239000012535 impurity Substances 0.000 description 8
- 238000006243 chemical reaction Methods 0.000 description 7
- 238000002955 isolation Methods 0.000 description 7
- 238000001020 plasma etching Methods 0.000 description 7
- 230000001133 acceleration Effects 0.000 description 6
- 239000012790 adhesive layer Substances 0.000 description 6
- 239000010941 cobalt Substances 0.000 description 6
- 229910017052 cobalt Inorganic materials 0.000 description 6
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 6
- 230000008021 deposition Effects 0.000 description 5
- 238000009792 diffusion process Methods 0.000 description 5
- 238000005498 polishing Methods 0.000 description 5
- 125000006850 spacer group Chemical group 0.000 description 5
- 238000000137 annealing Methods 0.000 description 4
- 230000008901 benefit Effects 0.000 description 4
- 230000003647 oxidation Effects 0.000 description 4
- 238000007254 oxidation reaction Methods 0.000 description 4
- 239000000126 substance Substances 0.000 description 4
- 229910021341 titanium silicide Inorganic materials 0.000 description 4
- 229910019001 CoSi Inorganic materials 0.000 description 3
- 229910008484 TiSi Inorganic materials 0.000 description 3
- 229910052785 arsenic Inorganic materials 0.000 description 3
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 3
- 239000010949 copper Substances 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 238000010438 heat treatment Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 238000001039 wet etching Methods 0.000 description 3
- 229910018182 Al—Cu Inorganic materials 0.000 description 2
- 229910004298 SiO 2 Inorganic materials 0.000 description 2
- 239000012298 atmosphere Substances 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 238000004320 controlled atmosphere Methods 0.000 description 2
- 239000013078 crystal Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 238000001459 lithography Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 238000007517 polishing process Methods 0.000 description 2
- 238000004151 rapid thermal annealing Methods 0.000 description 2
- 230000008439 repair process Effects 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- KJTLSVCANCCWHF-UHFFFAOYSA-N Ruthenium Chemical compound [Ru] KJTLSVCANCCWHF-UHFFFAOYSA-N 0.000 description 1
- UGACIEPFGXRWCH-UHFFFAOYSA-N [Si].[Ti] Chemical compound [Si].[Ti] UGACIEPFGXRWCH-UHFFFAOYSA-N 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- WPPDFTBPZNZZRP-UHFFFAOYSA-N aluminum copper Chemical compound [Al].[Cu] WPPDFTBPZNZZRP-UHFFFAOYSA-N 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000015654 memory Effects 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 239000012299 nitrogen atmosphere Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052707 ruthenium Inorganic materials 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66568—Lateral single gate silicon transistors
- H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
- H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
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Abstract
(57)【要約】 （修正有）
【課題】 半導体装置の金属ストラップポリシリコンゲ
ート構造を実現する簡単で効率的な方法を提供する。 【解決手段】 金属ストラップポリシリコンゲート構造
を有する半導体装置の製造方法において、半導体基板１
００の表面にゲート誘電体層１０２を形成するステップ
と、このゲート誘電体層１０２上にポリシリコン層１０
３を形成するステップとを有する。ついで、ポリシリコ
ン層１０３上にマスク層を形成する。次に、マスク層を
パターニングしてマスク層パターンを形成する。ついで
マスク層パターンをマスクとして用いてポリシリコン層
をエッチングしてゲート電極１３０を形成する。次に、
半導体基板１００上に絶縁層１０８を形成し、ついでマ
スク層パターンを除去する。それにより、ゲート電極１
３０上に未充填領域１１１を形成する。次に、金属を堆
積して未充填領域１１１を充填する。
ート構造を実現する簡単で効率的な方法を提供する。 【解決手段】 金属ストラップポリシリコンゲート構造
を有する半導体装置の製造方法において、半導体基板１
００の表面にゲート誘電体層１０２を形成するステップ
と、このゲート誘電体層１０２上にポリシリコン層１０
３を形成するステップとを有する。ついで、ポリシリコ
ン層１０３上にマスク層を形成する。次に、マスク層を
パターニングしてマスク層パターンを形成する。ついで
マスク層パターンをマスクとして用いてポリシリコン層
をエッチングしてゲート電極１３０を形成する。次に、
半導体基板１００上に絶縁層１０８を形成し、ついでマ
スク層パターンを除去する。それにより、ゲート電極１
３０上に未充填領域１１１を形成する。次に、金属を堆
積して未充填領域１１１を充填する。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置の製造
方法に関し、特に金属ストラップポリシリコンゲート構
造を有する半導体装置の製造方法に関する。
方法に関し、特に金属ストラップポリシリコンゲート構
造を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】技術の進歩につれて、半導体論理装置お
よびメモリ装置は更なる性能向上の要求を満たすために
動作速度の一層の高速化と精度の一層の向上とが要求さ
れる。特に、ＣＭＯＳ（Complementary Metal Oxide Se
miconductor ）素子などの半導体論理装置は、高速動作
を実現するためにゲート電極およびコンタクト抵抗を低
減することが要求される。抵抗を下げるために、従来、
不純物のドープされたしたポリシリコンおよび珪化コバ
ルト（cobalt silicide ）（ＣｏＳｉ2 ）または珪化チ
タン（titanium silicide ）（ＴｉＳｉ2 ）などのシリ
サイド層（silicide layer）の積層配置を含むポリサイ
ドゲート構造を用いている。
よびメモリ装置は更なる性能向上の要求を満たすために
動作速度の一層の高速化と精度の一層の向上とが要求さ
れる。特に、ＣＭＯＳ（Complementary Metal Oxide Se
miconductor ）素子などの半導体論理装置は、高速動作
を実現するためにゲート電極およびコンタクト抵抗を低
減することが要求される。抵抗を下げるために、従来、
不純物のドープされたしたポリシリコンおよび珪化コバ
ルト（cobalt silicide ）（ＣｏＳｉ2 ）または珪化チ
タン（titanium silicide ）（ＴｉＳｉ2 ）などのシリ
サイド層（silicide layer）の積層配置を含むポリサイ
ドゲート構造を用いている。
【０００３】抵抗を更に下げるためには、不純物のドー
プされたポリシリコンと金属との積層配置を含む金属ス
トラップポリシリコンゲート構造を用いることが望まし
い。図１６はそのような金属ストラップポリシコンゲー
ト構造を有するＭＯＳトランジスタ１３００を示す図で
ある。トランジスタ１３００はシリコン基板１３０１上
に形成され、浅いトレンチ分離領域１３０６により基板
上に形成された他の素子から分離される。基板１３０１
には間隔を置いて配置されたソース／ドレイン領域１３
０７が形成され、低濃度に不純物のドープされたした部
分１３０７ａを有する。金属ストラップポリシリコンゲ
ート構造は、不純物のドープされたした（例えば、Ｎ
+ ）ポリシリコンゲート電極１３０２および金属ストラ
ップ層１３０４の積層構成を有する。金属ストラップ層
１３０４は例えばタングステン（Ｗ）で形成される。ポ
リシリコンゲート電極１３０２は、ゲート誘電体膜１３
１０によりソース／ドレイン領域１３０７の間のチャネ
ル領域から間隔を置いて配置されかつ絶縁される。ソー
ス／ドレイン領域１３０７上に形成された例えば珪化チ
タン（titanium silicide ）（ＴｉＳｉ2 ）のシリサイ
ド層１３１１は、ソース／ドレイン領域に対するコンタ
クト抵抗を減らすように機能する。ゲート構造の側壁に
は側壁絶縁層１３０３が形成され、トランジスタ１３０
０には例えば二酸化珪素（ＳｉＯ2 ）（silicon dioxid
e ）の層間絶縁層１３０９が形成される。層間絶縁層１
３０９の開口部１３０５は、これらの開口部１３０５内
の例えばＡｌ−Ｃｕ充填物の金属配線層１３０８および
シリサイド層１３１１を露出させる。
プされたポリシリコンと金属との積層配置を含む金属ス
トラップポリシリコンゲート構造を用いることが望まし
い。図１６はそのような金属ストラップポリシコンゲー
ト構造を有するＭＯＳトランジスタ１３００を示す図で
ある。トランジスタ１３００はシリコン基板１３０１上
に形成され、浅いトレンチ分離領域１３０６により基板
上に形成された他の素子から分離される。基板１３０１
には間隔を置いて配置されたソース／ドレイン領域１３
０７が形成され、低濃度に不純物のドープされたした部
分１３０７ａを有する。金属ストラップポリシリコンゲ
ート構造は、不純物のドープされたした（例えば、Ｎ
+ ）ポリシリコンゲート電極１３０２および金属ストラ
ップ層１３０４の積層構成を有する。金属ストラップ層
１３０４は例えばタングステン（Ｗ）で形成される。ポ
リシリコンゲート電極１３０２は、ゲート誘電体膜１３
１０によりソース／ドレイン領域１３０７の間のチャネ
ル領域から間隔を置いて配置されかつ絶縁される。ソー
ス／ドレイン領域１３０７上に形成された例えば珪化チ
タン（titanium silicide ）（ＴｉＳｉ2 ）のシリサイ
ド層１３１１は、ソース／ドレイン領域に対するコンタ
クト抵抗を減らすように機能する。ゲート構造の側壁に
は側壁絶縁層１３０３が形成され、トランジスタ１３０
０には例えば二酸化珪素（ＳｉＯ2 ）（silicon dioxid
e ）の層間絶縁層１３０９が形成される。層間絶縁層１
３０９の開口部１３０５は、これらの開口部１３０５内
の例えばＡｌ−Ｃｕ充填物の金属配線層１３０８および
シリサイド層１３１１を露出させる。
【０００４】このような金属ストラップポリシリコンゲ
ート構造は抵抗を低くするという利点はあるが、トラン
ジスタを形成するプロセスステップが金属ストラップ層
とポリシリコンゲート電極との間に望ましくない作用を
もたらしてはならないという問題が生じる。このような
作用は、例えば約６００℃以上の加熱ステップ中に生じ
るので、高温プロセス（例えば、ゲート構造の反応性イ
オンエッチング中に生じる基板損傷を修復する高温アニ
ーリング、あるいはソース／ドレイン打ち込みイオンを
活性化する高温アニーリングなどの高温プロセス）を金
属ストラップポリシリコンゲート構造を含むトランジス
タの製造プロセスに組み込むのは困難になる。Ｙ．Ａｒ
ａｋｉらは、”Ｌｏｗ−Ｒｅｓｉｓｔｉｖｉｔｙ ｐｏ
ｌｙ−Ｍｅｔａｌ Ｇａｔｅ Ｅｌｅｃｔｒｏｄｅ Ｄ
ｕｒａｂｌｅ ｆｏｒ Ｈｉｇｈ−Ｔｅｍｐｅｒａｔｕ
ｒｅ Ｐｒｏｃｅｓｓｉｎｇ”ＩＥＥＥ Ｔｒａｎｓａ
ｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ
ｓ，Ｖｏｌ．４３，Ｎｏ．１１，Ｎｏｖｅｍｂｅｒ １
９９６，ｐｐ．１８６４−１８６９に、望ましくない反
応を回避するために、イオンド−プしたポシリコンゲー
ト電極と金属ストラップ層の間にバリア層として例えば
ＷＮの薄層を設ける方法を提案している。しかしなが
ら、この文献に示されたプロセスは厳しく制御された雰
囲気を要求し厳しい解決策（small process window）で
あるという問題がある。
ート構造は抵抗を低くするという利点はあるが、トラン
ジスタを形成するプロセスステップが金属ストラップ層
とポリシリコンゲート電極との間に望ましくない作用を
もたらしてはならないという問題が生じる。このような
作用は、例えば約６００℃以上の加熱ステップ中に生じ
るので、高温プロセス（例えば、ゲート構造の反応性イ
オンエッチング中に生じる基板損傷を修復する高温アニ
ーリング、あるいはソース／ドレイン打ち込みイオンを
活性化する高温アニーリングなどの高温プロセス）を金
属ストラップポリシリコンゲート構造を含むトランジス
タの製造プロセスに組み込むのは困難になる。Ｙ．Ａｒ
ａｋｉらは、”Ｌｏｗ−Ｒｅｓｉｓｔｉｖｉｔｙ ｐｏ
ｌｙ−Ｍｅｔａｌ Ｇａｔｅ Ｅｌｅｃｔｒｏｄｅ Ｄ
ｕｒａｂｌｅ ｆｏｒ Ｈｉｇｈ−Ｔｅｍｐｅｒａｔｕ
ｒｅ Ｐｒｏｃｅｓｓｉｎｇ”ＩＥＥＥ Ｔｒａｎｓａ
ｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅ
ｓ，Ｖｏｌ．４３，Ｎｏ．１１，Ｎｏｖｅｍｂｅｒ １
９９６，ｐｐ．１８６４−１８６９に、望ましくない反
応を回避するために、イオンド−プしたポシリコンゲー
ト電極と金属ストラップ層の間にバリア層として例えば
ＷＮの薄層を設ける方法を提案している。しかしなが
ら、この文献に示されたプロセスは厳しく制御された雰
囲気を要求し厳しい解決策（small process window）で
あるという問題がある。
【０００５】
【発明が解決しようとする課題】上述したように従来で
は、例えば約６００℃以上の加熱ステップ中に生じる望
ましくない作用を避けるために高温プロセスを金属スト
ラップポリシリコンゲート構造を含むトランジスタの製
造プロセスに組み込むのは困難である。また、望ましく
ない反応を回避するために、イオンドープしたポシリコ
ンゲート電極と金属ストラップ層の間にバリア層を設け
る方法も、プロセスが厳しく制御された雰囲気を要求し
厳しい解決策であるという問題がある。
は、例えば約６００℃以上の加熱ステップ中に生じる望
ましくない作用を避けるために高温プロセスを金属スト
ラップポリシリコンゲート構造を含むトランジスタの製
造プロセスに組み込むのは困難である。また、望ましく
ない反応を回避するために、イオンドープしたポシリコ
ンゲート電極と金属ストラップ層の間にバリア層を設け
る方法も、プロセスが厳しく制御された雰囲気を要求し
厳しい解決策であるという問題がある。
【０００６】金属ストラップポリシリコンゲート構造を
製造する際の上記の問題点を解消するために、本発明
は、化学的機械的研磨（ＣＭＰ）などの平坦化プロセス
を用いて上記のような構造を実現する簡単で効率的な方
法を提供する。本発明による方法は更に、低抵抗金属ス
トラップポリシリコンゲート構造およびコンタクト構造
の同時形成を可能にする。本発明は、ポリシリコンゲー
ト電極と金属ストラップ層の間の望ましくない反応を回
避しながら金属ストラップポリシリコンゲート構造を形
成する簡単な方法を提供するものである。
製造する際の上記の問題点を解消するために、本発明
は、化学的機械的研磨（ＣＭＰ）などの平坦化プロセス
を用いて上記のような構造を実現する簡単で効率的な方
法を提供する。本発明による方法は更に、低抵抗金属ス
トラップポリシリコンゲート構造およびコンタクト構造
の同時形成を可能にする。本発明は、ポリシリコンゲー
ト電極と金属ストラップ層の間の望ましくない反応を回
避しながら金属ストラップポリシリコンゲート構造を形
成する簡単な方法を提供するものである。
【０００７】
【課題を解決するための手段】本発明の一局面によれ
ば、金属ストラップポリシリコンゲート構造を有する半
導体装置の製造方法は、基板の表面にゲート誘電体層を
形成するステップと、このゲート誘電体層上にポリシリ
コン層を形成するステップとを有する。ついで、ポリシ
リコン層上にマスク層が形成される。次に、マスク層が
パターニングされてマスク層パターンが形成される、つ
いでこのマスク層パターンをマスクとして用いてポリシ
リコン層がエッチングされてゲート電極を形成する。次
に、基板上には絶縁層が形成され、ついでマスク層パタ
ーンが除去される。それによりゲート電極上に未充填領
域を形成する。次に、金属が堆積されて未充填領域を充
填する。前記堆積金属はタングステンとしてもよい。前
記堆積金属を平坦化して前記堆積金属の上面を前記絶縁
層の上面のレベルとほぼ同じレベルにするステップをさ
らに具備して成るようにしてもよい。前記堆積金属は化
学機械研磨プロセスにより平坦化されるようにしてもよ
い。前記堆積金属は非選択ＣＶＤ法を用いて堆積される
ようにしてもよい。
ば、金属ストラップポリシリコンゲート構造を有する半
導体装置の製造方法は、基板の表面にゲート誘電体層を
形成するステップと、このゲート誘電体層上にポリシリ
コン層を形成するステップとを有する。ついで、ポリシ
リコン層上にマスク層が形成される。次に、マスク層が
パターニングされてマスク層パターンが形成される、つ
いでこのマスク層パターンをマスクとして用いてポリシ
リコン層がエッチングされてゲート電極を形成する。次
に、基板上には絶縁層が形成され、ついでマスク層パタ
ーンが除去される。それによりゲート電極上に未充填領
域を形成する。次に、金属が堆積されて未充填領域を充
填する。前記堆積金属はタングステンとしてもよい。前
記堆積金属を平坦化して前記堆積金属の上面を前記絶縁
層の上面のレベルとほぼ同じレベルにするステップをさ
らに具備して成るようにしてもよい。前記堆積金属は化
学機械研磨プロセスにより平坦化されるようにしてもよ
い。前記堆積金属は非選択ＣＶＤ法を用いて堆積される
ようにしてもよい。
【０００８】本発明の他の局面によれば、金属ストラッ
プポリシリコンゲート構造と金属コンタクト構造を有す
る半導体装置の製造方法は、基板の表面上にゲート誘電
体層を形成すると共にこのゲート誘電体層上にポリシリ
コン層を形成するステップを有する。ポリシリコン層上
にはマスク層が形成される。マスク層はパターニングさ
れ、次にこのマスク層パターンをマスクとして用いてポ
リシリコン層がエッチングされてゲート電極を形成す
る。マスク層パターンとゲート電極を注入マスクとして
用いて基板にイオンを注入し、これにより間隔をおいて
配置されたソース／ドレイン領域を形成する。基板には
絶縁層が堆積され、この絶縁層にはコンタクト孔が形成
されてソース／ドレイン領域の少なくとも一方とコンタ
クトする。次に、マスク層パターンが除去されて、ゲー
ト電極上に未充填領域を形成する。また、金属が堆積さ
れて未充填領域とコンタクト孔を充填する。前記絶縁層
を研磨して前記絶縁層の上面を平坦化するステップをさ
らに具備して成るようにしてもよい。前記堆積金属を研
磨して前記金属の上面を平坦化するステップをさらに具
備して成るようにしてもよい。前記堆積金属はタングス
テンとしてもよい。前記マスク層は窒化珪素層としても
よい。前記基板表面にイオンを注入する前に前記マスク
層および前記ポリシリコン層の側壁に絶縁スペーサを形
成するステップをさらに具備して成るようにしてもよ
い。前記絶縁スペーサは二酸化珪素で形成されるように
してもよい。前記ソース／ドレイン領域上にシリサイド
層を形成するステップをさらに具備して成るようにして
もよい。前記絶縁層は二酸化珪素層としてもよい。前記
コンタクト孔はリソグラフィーにおいて前記ゲート電極
層に整合するようにしてもよい。前記コンタクト孔を形
成した後コンタクト用拡散領域を形成するステップをさ
らに具備して成るようにしてもよい。前記マスク層はウ
エットエッチングプロセスを用いて除去されるようにし
てもよい。前記堆積金属は、前記堆積金属が前記未充填
領域および前記コンタクト孔に選択的に堆積される選択
堆積法により堆積されるようにしてもよい。前記金属は
非選択ＣＶＤ法を用いて堆積されるようにしてもよい。
前記研磨ステップは化学的機械的研磨プロセスを用いて
行われるようにしてもよい。
プポリシリコンゲート構造と金属コンタクト構造を有す
る半導体装置の製造方法は、基板の表面上にゲート誘電
体層を形成すると共にこのゲート誘電体層上にポリシリ
コン層を形成するステップを有する。ポリシリコン層上
にはマスク層が形成される。マスク層はパターニングさ
れ、次にこのマスク層パターンをマスクとして用いてポ
リシリコン層がエッチングされてゲート電極を形成す
る。マスク層パターンとゲート電極を注入マスクとして
用いて基板にイオンを注入し、これにより間隔をおいて
配置されたソース／ドレイン領域を形成する。基板には
絶縁層が堆積され、この絶縁層にはコンタクト孔が形成
されてソース／ドレイン領域の少なくとも一方とコンタ
クトする。次に、マスク層パターンが除去されて、ゲー
ト電極上に未充填領域を形成する。また、金属が堆積さ
れて未充填領域とコンタクト孔を充填する。前記絶縁層
を研磨して前記絶縁層の上面を平坦化するステップをさ
らに具備して成るようにしてもよい。前記堆積金属を研
磨して前記金属の上面を平坦化するステップをさらに具
備して成るようにしてもよい。前記堆積金属はタングス
テンとしてもよい。前記マスク層は窒化珪素層としても
よい。前記基板表面にイオンを注入する前に前記マスク
層および前記ポリシリコン層の側壁に絶縁スペーサを形
成するステップをさらに具備して成るようにしてもよ
い。前記絶縁スペーサは二酸化珪素で形成されるように
してもよい。前記ソース／ドレイン領域上にシリサイド
層を形成するステップをさらに具備して成るようにして
もよい。前記絶縁層は二酸化珪素層としてもよい。前記
コンタクト孔はリソグラフィーにおいて前記ゲート電極
層に整合するようにしてもよい。前記コンタクト孔を形
成した後コンタクト用拡散領域を形成するステップをさ
らに具備して成るようにしてもよい。前記マスク層はウ
エットエッチングプロセスを用いて除去されるようにし
てもよい。前記堆積金属は、前記堆積金属が前記未充填
領域および前記コンタクト孔に選択的に堆積される選択
堆積法により堆積されるようにしてもよい。前記金属は
非選択ＣＶＤ法を用いて堆積されるようにしてもよい。
前記研磨ステップは化学的機械的研磨プロセスを用いて
行われるようにしてもよい。
【０００９】本発明のさらに他の局面によれば、ゲート
電極を有する半導体装置の製造方法は、半導体基板の表
面に形成されたソース／ドレイン領域間のチャネル領域
から間隔をおいて配置されて絶縁され、第一導電層と前
記第一導電層に形成されたキャップ層とを有する構造を
前記半導体基板に形成するステップと、前記半導体基板
と前記構造上に絶縁層を堆積させるステップと、前記キ
ャップ層をストッパとして用いて前記絶縁層の上面を平
坦化するステップと、前記キャップ層を除去して前記構
造の前記第一導電層上に開口を形成するステップと、前
記開口に導電材料を堆積させるステップと、前記絶縁層
をストッパとして用いて前記導電材料の上面を平坦化す
るステップと、を具備して成る。
電極を有する半導体装置の製造方法は、半導体基板の表
面に形成されたソース／ドレイン領域間のチャネル領域
から間隔をおいて配置されて絶縁され、第一導電層と前
記第一導電層に形成されたキャップ層とを有する構造を
前記半導体基板に形成するステップと、前記半導体基板
と前記構造上に絶縁層を堆積させるステップと、前記キ
ャップ層をストッパとして用いて前記絶縁層の上面を平
坦化するステップと、前記キャップ層を除去して前記構
造の前記第一導電層上に開口を形成するステップと、前
記開口に導電材料を堆積させるステップと、前記絶縁層
をストッパとして用いて前記導電材料の上面を平坦化す
るステップと、を具備して成る。
【００１０】本発明のさらに他の局面によれば、ゲート
電極とコンタクトを同時に形成する半導体装置の製造方
法は、半導体基板の表面に形成されたソース／ドレイン
領域の間のチャネル領域から絶縁されて間隔をおいて配
置されて絶縁され、第一導電層と前記第一導電層上に形
成されたキャップ層とを有する構造を前記半導体基板に
形成するステップと、前記半導体基板と前記構造上に絶
縁層を堆積するステップと、前記キャップ層をストッパ
として用いて前記絶縁層の上面を平坦化するステップ
と、コンタクトを形成して前記ソース／ドレイン領域の
少なくとも一方を露出させるステップと、前記キャップ
層を除去して前記構造の前記第一導電層上に開口を形成
するステップと、導電材料を堆積させて前記開口と前記
コンタクト孔を同時に充填するステップと、前記絶縁層
をストッパとして用いて前記導電材料の上面を平坦化す
るステップと、を具備して成る。
電極とコンタクトを同時に形成する半導体装置の製造方
法は、半導体基板の表面に形成されたソース／ドレイン
領域の間のチャネル領域から絶縁されて間隔をおいて配
置されて絶縁され、第一導電層と前記第一導電層上に形
成されたキャップ層とを有する構造を前記半導体基板に
形成するステップと、前記半導体基板と前記構造上に絶
縁層を堆積するステップと、前記キャップ層をストッパ
として用いて前記絶縁層の上面を平坦化するステップ
と、コンタクトを形成して前記ソース／ドレイン領域の
少なくとも一方を露出させるステップと、前記キャップ
層を除去して前記構造の前記第一導電層上に開口を形成
するステップと、導電材料を堆積させて前記開口と前記
コンタクト孔を同時に充填するステップと、前記絶縁層
をストッパとして用いて前記導電材料の上面を平坦化す
るステップと、を具備して成る。
【００１１】本発明を特徴づける新規性の他の多くの利
点と特徴が添付した請求の範囲に記載される。しかしな
がら、本発明およびその利点を更に理解するために、本
発明を図示、説明する添付の図面並びに説明が参照され
る。
点と特徴が添付した請求の範囲に記載される。しかしな
がら、本発明およびその利点を更に理解するために、本
発明を図示、説明する添付の図面並びに説明が参照され
る。
【００１２】
【発明の実施の形態】以下、本発明による方法を添付図
面を参照して詳細に説明する。この方法は、Ｎチャネル
（ＮＭＯＳ）またはＰチャネル（ＰＭＯＳ）形のＭＯＳ
ＦＥＴを参照してここに説明する。本発明のＭＯＳＦＥ
Ｔは、限定はされないが、ゲートアレイやマイクロプロ
セッサなどの論理装置、およびＤＲＡＭ，ＳＲＡＭ，Ｐ
ＲＯＭ，マスクＲＯＭおよびフラッシュメモリ装置など
のメモリを含む半導体装置において利用されるものであ
る。
面を参照して詳細に説明する。この方法は、Ｎチャネル
（ＮＭＯＳ）またはＰチャネル（ＰＭＯＳ）形のＭＯＳ
ＦＥＴを参照してここに説明する。本発明のＭＯＳＦＥ
Ｔは、限定はされないが、ゲートアレイやマイクロプロ
セッサなどの論理装置、およびＤＲＡＭ，ＳＲＡＭ，Ｐ
ＲＯＭ，マスクＲＯＭおよびフラッシュメモリ装置など
のメモリを含む半導体装置において利用されるものであ
る。
【００１３】図１(a) ，１(b) および１(c) は本発明の
第一の実施の形態に従って形成した金属ストラップゲー
ト構造を含むＭＯＳトランジスタを示した図である。図
１（a ）はＭＯＳトランジスタの上部平面図であり、図
１(b) は図１（ａ）のＡ−Ａ’線に沿ってとった断面図
であり、図１（c ）は図１（ａ）のB −B ’線に沿って
とった断面図である。図１(b) および図１（c ）に明瞭
に示したように、ＭＯＳトランジスタが、＜１００＞の
結晶面および約１乃至２０ｃｍの抵抗率のＰ形シリコン
基板１００上に形成される。基板１００は、シリコンウ
エハであってもよいし、あるいはシリコン上に形成した
エピタキシヤル層であってもよい。ＭＯＳトランジスタ
は、図示のように、基板上に直接形成されてもよいし、
あるいは基板の不純物のドープされたウエル領域に形成
されてもよい。ＭＯＳトランジスタは、浅いトレンチ分
離（ＳＴＩ）領域１０１により他の素子（図示せず）か
ら分離された基板１００の活性領域に形成される。Ｎ+
導電形（ＮチャネルＭＯＳトランジスタの場合）、また
はＰ+ 導電形（ＰチャネルＭＯＳトランジスタの場合）
のソース／ドレイン拡散領域１０７が基板１００内に間
隔をおいて配置形成される。図１(b) に示したソース／
ドレイン領域は不純物の少量ドープされた部分１０７ａ
を有するが、本発明はこのような不純物の少量ドープさ
れた部分を有するＭＯＳＦＥＴに限定されるものではな
い。ゲート構造１３０は、ゲート誘電体膜（熱酸化膜）
１０２によりソース／ドレイン領域１０７間のチャネル
領域から絶縁されて配置される。ゲート構造１３０は、
タングステン（Ｗ）ストラップ１１１ｇ，窒化チタン
（ＴｉＮ）／チタン（Ｔｉ）層１１０、および不純物の
ドープされたポリシリコンゲート電極１０３を有する。
本実施の形態においては、ゲート構造における金属とし
てタングステン（Ｗ）を用い、また窒化珪素チタン／チ
タン層１１０はタングステンに対する接着層として用い
られる。タングステンは、不純物のドープされたしたポ
リシリコンと比べて抵抗率が低いため都合がよく、また
ＣＶＤを用いて形成されて良好なステップカバレージを
実現出来るという点で都合がよい。しかしながら、タン
グステン以外の金属をゲート構造に用いてもよく、また
必要ならば接着層は省略してもよい。ゲート構造に使用
可能な他の金属としては、限定はされないが、アルミニ
ウム（Ａｌ）、銅（Ｃｕ），チタン（Ｔｉ）、またはル
テニウム（Ｒｕ）がある。ゲート構造１３０の側壁上に
は側壁絶縁層（側壁スペーサ）１０６が形成され、また
シリコン基板１００上には絶縁層１０８が形成される。
第一の実施の形態に従って形成した金属ストラップゲー
ト構造を含むＭＯＳトランジスタを示した図である。図
１（a ）はＭＯＳトランジスタの上部平面図であり、図
１(b) は図１（ａ）のＡ−Ａ’線に沿ってとった断面図
であり、図１（c ）は図１（ａ）のB −B ’線に沿って
とった断面図である。図１(b) および図１（c ）に明瞭
に示したように、ＭＯＳトランジスタが、＜１００＞の
結晶面および約１乃至２０ｃｍの抵抗率のＰ形シリコン
基板１００上に形成される。基板１００は、シリコンウ
エハであってもよいし、あるいはシリコン上に形成した
エピタキシヤル層であってもよい。ＭＯＳトランジスタ
は、図示のように、基板上に直接形成されてもよいし、
あるいは基板の不純物のドープされたウエル領域に形成
されてもよい。ＭＯＳトランジスタは、浅いトレンチ分
離（ＳＴＩ）領域１０１により他の素子（図示せず）か
ら分離された基板１００の活性領域に形成される。Ｎ+
導電形（ＮチャネルＭＯＳトランジスタの場合）、また
はＰ+ 導電形（ＰチャネルＭＯＳトランジスタの場合）
のソース／ドレイン拡散領域１０７が基板１００内に間
隔をおいて配置形成される。図１(b) に示したソース／
ドレイン領域は不純物の少量ドープされた部分１０７ａ
を有するが、本発明はこのような不純物の少量ドープさ
れた部分を有するＭＯＳＦＥＴに限定されるものではな
い。ゲート構造１３０は、ゲート誘電体膜（熱酸化膜）
１０２によりソース／ドレイン領域１０７間のチャネル
領域から絶縁されて配置される。ゲート構造１３０は、
タングステン（Ｗ）ストラップ１１１ｇ，窒化チタン
（ＴｉＮ）／チタン（Ｔｉ）層１１０、および不純物の
ドープされたポリシリコンゲート電極１０３を有する。
本実施の形態においては、ゲート構造における金属とし
てタングステン（Ｗ）を用い、また窒化珪素チタン／チ
タン層１１０はタングステンに対する接着層として用い
られる。タングステンは、不純物のドープされたしたポ
リシリコンと比べて抵抗率が低いため都合がよく、また
ＣＶＤを用いて形成されて良好なステップカバレージを
実現出来るという点で都合がよい。しかしながら、タン
グステン以外の金属をゲート構造に用いてもよく、また
必要ならば接着層は省略してもよい。ゲート構造に使用
可能な他の金属としては、限定はされないが、アルミニ
ウム（Ａｌ）、銅（Ｃｕ），チタン（Ｔｉ）、またはル
テニウム（Ｒｕ）がある。ゲート構造１３０の側壁上に
は側壁絶縁層（側壁スペーサ）１０６が形成され、また
シリコン基板１００上には絶縁層１０８が形成される。
【００１４】図２（ａ）および２(b) 乃至図６（ａ）お
よび６(b) は図１（a ）乃至１（c）に示したＭＯＳト
ランジスタを製造するステップを示す図である。図２
(a) ，３(a) ，４(a) ，５(a) および６(a) は製造プロ
セスの各ステップにおけるＭＯＳトランジスタ構造の上
面図である。図２(b) ，３(b) ，４(b) ，５(b) および
６(b) は、それぞれ、図２(a) ，３(a) ，４(a) ，５
(a) および６(a) のＡ−Ａ’線に沿ってとった断面図で
ある。
よび６(b) は図１（a ）乃至１（c）に示したＭＯＳト
ランジスタを製造するステップを示す図である。図２
(a) ，３(a) ，４(a) ，５(a) および６(a) は製造プロ
セスの各ステップにおけるＭＯＳトランジスタ構造の上
面図である。図２(b) ，３(b) ，４(b) ，５(b) および
６(b) は、それぞれ、図２(a) ，３(a) ，４(a) ，５
(a) および６(a) のＡ−Ａ’線に沿ってとった断面図で
ある。
【００１５】図２(a) および２(b) を参照すると、基板
１００内に例えば二酸化珪素（ＳｉＯ2 ）の浅いトレン
チ分離領域１０１が形成されてＭＯＳトランジスタ用の
分離活性領域２０１を限定する。浅いトレンチ分離領域
１０１は公知の方法により形成される。１つの例示とし
てのプロセスにおいては、基板１００の表面に窒化珪素
（Ｓｉ3 Ｎ4 ）／二酸化珪素のマスクが形成される。次
に、ＲＩＥを用いて基板１００をエッチングして、基板
１００の表面に対して約０．２５マイクロメートル（μ
ｍ）の深さの浅いトレンチを形成する。次に、高温（例
えば８５０℃）熱酸化により浅いトレンチの内側に厚さ
が約１０ナノメートル（ｎｍ）の酸化膜が形成される。
次に、化学気相成長（ＣＶＤ）法により基板全面にわた
って約５００ナノメートル（ｎｍ）の厚さの二酸化珪素
膜が堆積され、ついで化学的機械的研磨（ＣＭＰ）によ
り平坦化される。マスクの窒化珪素層はＣＭＰプロセス
におけるストッパ層として用いられる。最後に、窒化珪
素／二酸化珪素のマスクを除去することにより活性領域
２０１における基板の表面が露出される。
１００内に例えば二酸化珪素（ＳｉＯ2 ）の浅いトレン
チ分離領域１０１が形成されてＭＯＳトランジスタ用の
分離活性領域２０１を限定する。浅いトレンチ分離領域
１０１は公知の方法により形成される。１つの例示とし
てのプロセスにおいては、基板１００の表面に窒化珪素
（Ｓｉ3 Ｎ4 ）／二酸化珪素のマスクが形成される。次
に、ＲＩＥを用いて基板１００をエッチングして、基板
１００の表面に対して約０．２５マイクロメートル（μ
ｍ）の深さの浅いトレンチを形成する。次に、高温（例
えば８５０℃）熱酸化により浅いトレンチの内側に厚さ
が約１０ナノメートル（ｎｍ）の酸化膜が形成される。
次に、化学気相成長（ＣＶＤ）法により基板全面にわた
って約５００ナノメートル（ｎｍ）の厚さの二酸化珪素
膜が堆積され、ついで化学的機械的研磨（ＣＭＰ）によ
り平坦化される。マスクの窒化珪素層はＣＭＰプロセス
におけるストッパ層として用いられる。最後に、窒化珪
素／二酸化珪素のマスクを除去することにより活性領域
２０１における基板の表面が露出される。
【００１６】次に、乾燥Ｏ2 雰囲気を用いて活性領域２
０１における半導体基板１００の表面が約８５０℃の温
度でアニールされて、約８ナノメートル（ｎｍ）の厚さ
の熱酸化膜からなるゲート誘電体膜１０２を形成する。
次に、約１００ナノメートル（ｎｍ）の厚さのＮ+ 不純
物のドープされたポリシリコン層および約２００ナノメ
ートル（ｎｍ）の厚さの窒化珪素層がゲート誘電体膜１
０２上に堆積される。次に、従来のリソグラフィープロ
セスおよびＲＩＥにより窒化珪素層をパターニングし
て、窒化珪素層パターン１０４を形成する。次に、窒化
珪素層パターン１０４をマスクとして用いてポリシリコ
ン層をエッチングしてポリシリコンゲート電極１０３を
形成する。ポリシリコンのエッチングは、エッチングが
ゲート誘電体膜１０２で停止するのに十分な選択比があ
り、これによりシリコン基板に対するエッチング損傷を
低減させる。パターニングした後、ポリシリコンゲート
電極の側壁の後酸化(post-etching oxidation)が行われ
てゲートからシリコン基板への漏れ電流特性および耐圧
特性を向上させる。
０１における半導体基板１００の表面が約８５０℃の温
度でアニールされて、約８ナノメートル（ｎｍ）の厚さ
の熱酸化膜からなるゲート誘電体膜１０２を形成する。
次に、約１００ナノメートル（ｎｍ）の厚さのＮ+ 不純
物のドープされたポリシリコン層および約２００ナノメ
ートル（ｎｍ）の厚さの窒化珪素層がゲート誘電体膜１
０２上に堆積される。次に、従来のリソグラフィープロ
セスおよびＲＩＥにより窒化珪素層をパターニングし
て、窒化珪素層パターン１０４を形成する。次に、窒化
珪素層パターン１０４をマスクとして用いてポリシリコ
ン層をエッチングしてポリシリコンゲート電極１０３を
形成する。ポリシリコンのエッチングは、エッチングが
ゲート誘電体膜１０２で停止するのに十分な選択比があ
り、これによりシリコン基板に対するエッチング損傷を
低減させる。パターニングした後、ポリシリコンゲート
電極の側壁の後酸化(post-etching oxidation)が行われ
てゲートからシリコン基板への漏れ電流特性および耐圧
特性を向上させる。
【００１７】次に、図３(a) および３(b) を参照する
と、不純物が少量ドープされたＮ- ソース／ドレイン層
１０７ａがイオン打ち込みにより形成される。例えば、
ヒ素が５ｘ１０13／ｃｍ2 のドーズ量および４５ＫｅＶ
の加速電圧で打ち込まれる。ＰＭＯＳトランジスタの場
合、５ｘ１０14／ｃｍ2 のドーズ量および２０ＫｅＶの
加速電圧でB(b)Ｆ2 のイオン打ち込みを行うことにより
少量ドープされたＰ- ソース／ドレイン層が形成され
る。上述のドーズ量および加速電圧は単なる例示として
与えられたものであり、本発明はこの点で制限されるも
のではない。
と、不純物が少量ドープされたＮ- ソース／ドレイン層
１０７ａがイオン打ち込みにより形成される。例えば、
ヒ素が５ｘ１０13／ｃｍ2 のドーズ量および４５ＫｅＶ
の加速電圧で打ち込まれる。ＰＭＯＳトランジスタの場
合、５ｘ１０14／ｃｍ2 のドーズ量および２０ＫｅＶの
加速電圧でB(b)Ｆ2 のイオン打ち込みを行うことにより
少量ドープされたＰ- ソース／ドレイン層が形成され
る。上述のドーズ量および加速電圧は単なる例示として
与えられたものであり、本発明はこの点で制限されるも
のではない。
【００１８】次に、厚さ約２０ナノメートル（ｎｍ）の
窒化珪素が例えば非選択ＣＶＤ（blanket CVD ）法を用
いて基板１００の全面にわたって堆積される。次に、全
面にわたって堆積された窒化珪素層が例えばＲＩＥを用
いて選択的にエッチングされて、図３(a) および３(b)
に示したように、側壁スペーサとして機能する側壁絶縁
層１０６を形成する。必要ならば、ＣＶＤによる二酸化
珪素の堆積前に、急速熱酸化（ＲＴＯ：rapid thermal
oxidation ）により基板１００およびポリシリコンゲー
ト電極１０３が酸化されて（例えばＯ2 雰囲気中で１０
５０℃の温度で７０秒間）約５ナノメートル（ｎｍ）の
厚さの二酸化珪素膜（図示せず）を形成する。この熱酸
化層は堆積された二酸化珪素と共にエッチングされる。
窒化珪素が例えば非選択ＣＶＤ（blanket CVD ）法を用
いて基板１００の全面にわたって堆積される。次に、全
面にわたって堆積された窒化珪素層が例えばＲＩＥを用
いて選択的にエッチングされて、図３(a) および３(b)
に示したように、側壁スペーサとして機能する側壁絶縁
層１０６を形成する。必要ならば、ＣＶＤによる二酸化
珪素の堆積前に、急速熱酸化（ＲＴＯ：rapid thermal
oxidation ）により基板１００およびポリシリコンゲー
ト電極１０３が酸化されて（例えばＯ2 雰囲気中で１０
５０℃の温度で７０秒間）約５ナノメートル（ｎｍ）の
厚さの二酸化珪素膜（図示せず）を形成する。この熱酸
化層は堆積された二酸化珪素と共にエッチングされる。
【００１９】側壁絶縁層１０６の形成の後、５ｘ１０15
／ｃｍ2 のドーズ量および４５ＫｅＶの加速電圧でのヒ
素のイオン打ち込みによりＮ+ ソース／ドレイン層１０
７が形成される。ＰＭＯＳトランジスタの場合には、３
ｘ１０15／ｃｍ2 のドーズ量および２０ＫｅＶの加速電
圧でのB(b)Ｆ2 のイオン打ち込みによりＰ+ ソース／ド
レイン層が形成される。これらのドーズ量および加速電
圧は説明のためであり、本発明はこの点で制限されるも
のではない。また、本発明は、不純物の少量ドープされ
たしたソース／ドレイン領域を有するＭＯＳトランジス
タあるいは側壁スペーサを有するＭＯＳトランジスタに
制限されるものではない。従って、これらの特徴を形成
する上記ステップは必要に応じて省略してもよい。
／ｃｍ2 のドーズ量および４５ＫｅＶの加速電圧でのヒ
素のイオン打ち込みによりＮ+ ソース／ドレイン層１０
７が形成される。ＰＭＯＳトランジスタの場合には、３
ｘ１０15／ｃｍ2 のドーズ量および２０ＫｅＶの加速電
圧でのB(b)Ｆ2 のイオン打ち込みによりＰ+ ソース／ド
レイン層が形成される。これらのドーズ量および加速電
圧は説明のためであり、本発明はこの点で制限されるも
のではない。また、本発明は、不純物の少量ドープされ
たしたソース／ドレイン領域を有するＭＯＳトランジス
タあるいは側壁スペーサを有するＭＯＳトランジスタに
制限されるものではない。従って、これらの特徴を形成
する上記ステップは必要に応じて省略してもよい。
【００２０】次に、図４(a) および４(b) に示したよう
に、例えば二酸化珪素の絶縁層１０８がＣＶＤを用いて
堆積され、次にＣＭＰを用いて平坦化される。窒化珪素
層パターン１０４は、絶縁層１０８の表面のレベルが窒
化珪素層パターン１０４の表面のレベルとほぼ平らにな
るように平坦化されるように、ＣＭＰ処理におけるスト
ッパ層として作用する。
に、例えば二酸化珪素の絶縁層１０８がＣＶＤを用いて
堆積され、次にＣＭＰを用いて平坦化される。窒化珪素
層パターン１０４は、絶縁層１０８の表面のレベルが窒
化珪素層パターン１０４の表面のレベルとほぼ平らにな
るように平坦化されるように、ＣＭＰ処理におけるスト
ッパ層として作用する。
【００２１】次に、図５(a) および５(b) を参照する
と、窒化珪素層パターン１０４がウエットエッチングに
より（例えば、Ｈ3 ＰＯ4 を１６５℃で４５分間）完全
に除去されてポリシリコンゲート電極１０３上に開口を
形成する。次に、窒化チタン／チタン層１１０が、絶縁
層１０８の上面、溝により形成された絶縁層１０８の側
壁表面、および溝により露出されたポリシリコンゲート
電極１０３部分に堆積される。窒化チタン／チタン層１
１０は、引き続くプロセスステップで堆積され、コンタ
クト抵抗を低減するためのタングステン層に対する接着
層として用いられる。接着層の形成は必要に応じて省略
してもよい。次に、厚さが約２００ナノメートル（ｎ
ｍ）のタングステン層１１１が基板１００の全面にわた
って例えば非選択ＣＶＤ法により堆積される。
と、窒化珪素層パターン１０４がウエットエッチングに
より（例えば、Ｈ3 ＰＯ4 を１６５℃で４５分間）完全
に除去されてポリシリコンゲート電極１０３上に開口を
形成する。次に、窒化チタン／チタン層１１０が、絶縁
層１０８の上面、溝により形成された絶縁層１０８の側
壁表面、および溝により露出されたポリシリコンゲート
電極１０３部分に堆積される。窒化チタン／チタン層１
１０は、引き続くプロセスステップで堆積され、コンタ
クト抵抗を低減するためのタングステン層に対する接着
層として用いられる。接着層の形成は必要に応じて省略
してもよい。次に、厚さが約２００ナノメートル（ｎ
ｍ）のタングステン層１１１が基板１００の全面にわた
って例えば非選択ＣＶＤ法により堆積される。
【００２２】次に、図６(a) および６(b) に示したよう
に、タングステン層１１１がＣＭＰを用いて平坦化され
てタングステンストラップ１１１ｇが形成される。絶縁
層１０８はＣＭＰプロセスにおけるストッパ層として作
用する。
に、タングステン層１１１がＣＭＰを用いて平坦化され
てタングステンストラップ１１１ｇが形成される。絶縁
層１０８はＣＭＰプロセスにおけるストッパ層として作
用する。
【００２３】上記プロセスによれば、抵抗の小さいゲー
ト構造を提供することが出来る。更に、タングステンス
トラップが高温プロセスの後に形成され、注入不純物を
活性化し、ＲＩＥによりもたらされた基板の損傷を修復
するので、タングステンとポリシリコンの間の望ましく
ない反応は厳しい制御を要求されることなく阻止するこ
とが出来る。
ト構造を提供することが出来る。更に、タングステンス
トラップが高温プロセスの後に形成され、注入不純物を
活性化し、ＲＩＥによりもたらされた基板の損傷を修復
するので、タングステンとポリシリコンの間の望ましく
ない反応は厳しい制御を要求されることなく阻止するこ
とが出来る。
【００２４】本発明の第二の実施の形態によれば、ゲー
ト構造とコンタクトは同時に形成される。図７(a) ，７
(b) ，７(c) は金属ストラップゲート構造および金属充
填コンタクト１１１ｃを含むＭＯＳトランジスタを示す
図である。図７(a) は第の二実施の形態によるＭＯＳト
ランジスタの上面図であり、図７(b) は図７(a) のＡ−
Ａ’線に沿ってとった断面図であり、図７(c) は図７
(a) のB −B ’線に沿ってとった断面図である。図７
(a) ，７(b) および７(c) に示したように、ＭＯＳトラ
ンジスタは，＜１００＞の結晶面および約１乃至２０ｃ
ｍの抵抗率を有するＰ形シリコン基板１００上に形成さ
れる。基板１００はシリコンウエーハでもよく、または
シリコン上に形成したエピタキシヤル層であってもよ
い。ＭＯＳトランジスタは、図示のように、基板上に直
接形成してもよく、あるいは基板の不純物のドープされ
たウエル領域に形成してもよい。ＭＯＳトランジスタは
浅いトレンチ分離領域（ＳＴＩ）領域１０１により基板
１００上に形成した他の素子（図示せず）から分離され
る。ゲート構造１３０はタングステンストラップ１１１
ｇ，チタン／チタン層１１０、および不純物のドープさ
れたポリシリコンゲート電極１０３を有する。コンタク
ト孔１０９内には、その側壁上および対応するソース／
ドレイン領域１０７の露出部上に形成された窒化チタン
／チタン層１１０と、タングステンコンタクト（タング
ステンプラグ）１１１ｃとが形成される。第一絶縁層１
０８（例えば、化学気相成長法により堆積された約１５
０ｎｍの厚さの二酸化珪素膜）、第二絶縁層１１２、お
よび金属配線層１１４（例えば、アルミニウム−銅（Ａ
ｌ−Ｃｕ）配線層）が基板１００上に形成される。金属
配線層１１４は、第二絶縁層１１２の開口１１３を介し
てコンタクト孔１０９内のタングステンコンタクト１１
１ｃおよび窒化チタン／チタン層１１０にコンタクトす
る。ゲート構造１３０の側壁には側壁絶縁層１０６が形
成され、また基板１００内にはソース／ドレイン領域
（不純物の少量ドープされたＮ−領域１０７ａおよび不
純物の多量にドープされたＮ+ 領域１０７とを含む。）
が形成される。ゲート構造１３０はソース／ドレイン領
域１０７間でゲート誘電体膜１０２によりチャネル領域
から絶縁されて配置される。ゲート誘電体膜１０２は、
例えば、厚さが約８ナノメートル（ｎｍ）の熱酸化二酸
化珪素膜である。
ト構造とコンタクトは同時に形成される。図７(a) ，７
(b) ，７(c) は金属ストラップゲート構造および金属充
填コンタクト１１１ｃを含むＭＯＳトランジスタを示す
図である。図７(a) は第の二実施の形態によるＭＯＳト
ランジスタの上面図であり、図７(b) は図７(a) のＡ−
Ａ’線に沿ってとった断面図であり、図７(c) は図７
(a) のB −B ’線に沿ってとった断面図である。図７
(a) ，７(b) および７(c) に示したように、ＭＯＳトラ
ンジスタは，＜１００＞の結晶面および約１乃至２０ｃ
ｍの抵抗率を有するＰ形シリコン基板１００上に形成さ
れる。基板１００はシリコンウエーハでもよく、または
シリコン上に形成したエピタキシヤル層であってもよ
い。ＭＯＳトランジスタは、図示のように、基板上に直
接形成してもよく、あるいは基板の不純物のドープされ
たウエル領域に形成してもよい。ＭＯＳトランジスタは
浅いトレンチ分離領域（ＳＴＩ）領域１０１により基板
１００上に形成した他の素子（図示せず）から分離され
る。ゲート構造１３０はタングステンストラップ１１１
ｇ，チタン／チタン層１１０、および不純物のドープさ
れたポリシリコンゲート電極１０３を有する。コンタク
ト孔１０９内には、その側壁上および対応するソース／
ドレイン領域１０７の露出部上に形成された窒化チタン
／チタン層１１０と、タングステンコンタクト（タング
ステンプラグ）１１１ｃとが形成される。第一絶縁層１
０８（例えば、化学気相成長法により堆積された約１５
０ｎｍの厚さの二酸化珪素膜）、第二絶縁層１１２、お
よび金属配線層１１４（例えば、アルミニウム−銅（Ａ
ｌ−Ｃｕ）配線層）が基板１００上に形成される。金属
配線層１１４は、第二絶縁層１１２の開口１１３を介し
てコンタクト孔１０９内のタングステンコンタクト１１
１ｃおよび窒化チタン／チタン層１１０にコンタクトす
る。ゲート構造１３０の側壁には側壁絶縁層１０６が形
成され、また基板１００内にはソース／ドレイン領域
（不純物の少量ドープされたＮ−領域１０７ａおよび不
純物の多量にドープされたＮ+ 領域１０７とを含む。）
が形成される。ゲート構造１３０はソース／ドレイン領
域１０７間でゲート誘電体膜１０２によりチャネル領域
から絶縁されて配置される。ゲート誘電体膜１０２は、
例えば、厚さが約８ナノメートル（ｎｍ）の熱酸化二酸
化珪素膜である。
【００２５】第二の実施の形態のプロセスは図２および
３を参照して述べたのと同じ初期ステップを用いるの
で、その説明が参照される。次に、図８(a) および８
(b) に示したように、図８(a) に示したコンタクト孔１
０９はＲＩＥを用いて形成され、ソース／ドレイン領域
１０７を露出する。所望により、この時点で、図１３に
示したように、コンタクト抵抗を低減させるためのコン
タクト拡散領域１１９がイオン打ち込み（例えば、加速
電圧４５ＫｅＶおよび５ｘ１０15／ｃｍ2 の砒素ドーズ
量を用いて）およびアニーリング（例えば、Ｎ2 雰囲気
において９５０℃で１０秒間急速熱アニーリング（ＲＴ
Ａ： rapid thermal annealing）により形成される。
３を参照して述べたのと同じ初期ステップを用いるの
で、その説明が参照される。次に、図８(a) および８
(b) に示したように、図８(a) に示したコンタクト孔１
０９はＲＩＥを用いて形成され、ソース／ドレイン領域
１０７を露出する。所望により、この時点で、図１３に
示したように、コンタクト抵抗を低減させるためのコン
タクト拡散領域１１９がイオン打ち込み（例えば、加速
電圧４５ＫｅＶおよび５ｘ１０15／ｃｍ2 の砒素ドーズ
量を用いて）およびアニーリング（例えば、Ｎ2 雰囲気
において９５０℃で１０秒間急速熱アニーリング（ＲＴ
Ａ： rapid thermal annealing）により形成される。
【００２６】次に、図９(a) および９(b) を参照する
と、ウエットエッチングにより（例えば、１６５℃にお
いて４５分間Ｈ3 ＰＯ4 ）窒化珪素層パターン１０４が
除去されてポリシリコンゲート電極１０３上に開口を形
成する。窒化チタン／チタン層１１０が、絶縁層１０８
の上面および側壁上に、窒化珪素層パターン１０４を除
去することにより露出されたポリシリコンゲート電極上
に、コンタクト孔１０９の側壁上に、およびコンタクト
孔１０９により露出されたソース／ドレイン領域上１０
７部分上に形成される。窒化チタン／チタン層１１０
は、コンタクト抵抗を低減するための、引き続くプロセ
スステップで堆積されるタングステン層に対する接着層
として用いられる。接着層を形成するステップは必要に
応じて省略してよい。窒化チタン／チタン層１１０を形
成した後、タングステン膜１１１が堆積されて、コンタ
クト孔１０９およびポリシリコンゲート電極１０３上の
開口を同時に充填する。タングステン膜１１１は例えば
非選択ＣＶＤ(blanket CVD) 法により堆積される。
と、ウエットエッチングにより（例えば、１６５℃にお
いて４５分間Ｈ3 ＰＯ4 ）窒化珪素層パターン１０４が
除去されてポリシリコンゲート電極１０３上に開口を形
成する。窒化チタン／チタン層１１０が、絶縁層１０８
の上面および側壁上に、窒化珪素層パターン１０４を除
去することにより露出されたポリシリコンゲート電極上
に、コンタクト孔１０９の側壁上に、およびコンタクト
孔１０９により露出されたソース／ドレイン領域上１０
７部分上に形成される。窒化チタン／チタン層１１０
は、コンタクト抵抗を低減するための、引き続くプロセ
スステップで堆積されるタングステン層に対する接着層
として用いられる。接着層を形成するステップは必要に
応じて省略してよい。窒化チタン／チタン層１１０を形
成した後、タングステン膜１１１が堆積されて、コンタ
クト孔１０９およびポリシリコンゲート電極１０３上の
開口を同時に充填する。タングステン膜１１１は例えば
非選択ＣＶＤ(blanket CVD) 法により堆積される。
【００２７】タングステンは、あるいは、図１２に示し
たように、選択ＣＶＤ(selective CVD) 法を用いて堆積
されて、コンタクト孔１０９およびポリシリコンゲート
電極１０３上の開口にタングステン堆積層１１６を形成
してもよい。この場合、窒化チタン／チタン層１１０を
形成するステップは、引き続くタングステン堆積プロセ
スの間に下方部分が損傷しないようにするために、省略
してもよく、また珪化チタン（ＴｉＳｉ2 ）または珪化
コバルト（ＣｏＳｉ2 ）などのシリサイド層からなる接
着層１１５をポリシリコンゲート電極１０３およびソー
ス／ドレイン領域１０７の露出部上に形成してもよい。
これらのシリサイド層はスパッタリングプロセスにより
チタンまたはコバルトを堆積しそれに続く加熱プロセス
により形成されてもよい。
たように、選択ＣＶＤ(selective CVD) 法を用いて堆積
されて、コンタクト孔１０９およびポリシリコンゲート
電極１０３上の開口にタングステン堆積層１１６を形成
してもよい。この場合、窒化チタン／チタン層１１０を
形成するステップは、引き続くタングステン堆積プロセ
スの間に下方部分が損傷しないようにするために、省略
してもよく、また珪化チタン（ＴｉＳｉ2 ）または珪化
コバルト（ＣｏＳｉ2 ）などのシリサイド層からなる接
着層１１５をポリシリコンゲート電極１０３およびソー
ス／ドレイン領域１０７の露出部上に形成してもよい。
これらのシリサイド層はスパッタリングプロセスにより
チタンまたはコバルトを堆積しそれに続く加熱プロセス
により形成されてもよい。
【００２８】図１０(a) および１０(b) に示したよう
に、タングステン層１１１はＣＭＰにより平坦化され
る。絶縁層１０８はＣＭＰプロセスに対するストッパ層
として機能する。結果として、タングステンコンタクト
１１１ｃとタングステンストラップ１１１ｇは同時に形
成される。次に、例えば、二酸化珪素の絶縁層１１２が
図１１(a) および１１(b) に示したようにＣＶＤを用い
て堆積され、エッチングされて開口１１３が形成され
る。最後に、金属（例えば、Ａｌ−Ｃｕ）配線層１１４
がＣＶＤ絶縁層１１２に形成され、図１１(a) および１
１(b) に示したように開口１１３を充填する。
に、タングステン層１１１はＣＭＰにより平坦化され
る。絶縁層１０８はＣＭＰプロセスに対するストッパ層
として機能する。結果として、タングステンコンタクト
１１１ｃとタングステンストラップ１１１ｇは同時に形
成される。次に、例えば、二酸化珪素の絶縁層１１２が
図１１(a) および１１(b) に示したようにＣＶＤを用い
て堆積され、エッチングされて開口１１３が形成され
る。最後に、金属（例えば、Ａｌ−Ｃｕ）配線層１１４
がＣＶＤ絶縁層１１２に形成され、図１１(a) および１
１(b) に示したように開口１１３を充填する。
【００２９】図１４および１５は上記した本発明の第二
実施の形態に従う方法の変形例を示す図である。図１４
において、ポリシリコンゲート電極１０３およびタング
ステンストラップ１１１ｇの間に生じるかもしれない反
応を阻止するために、例えば１０ナノメートルの厚さの
薄いＷＮx 層１２０が窒化珪素層の堆積前にポリシリコ
ン層にわたって形成される。
実施の形態に従う方法の変形例を示す図である。図１４
において、ポリシリコンゲート電極１０３およびタング
ステンストラップ１１１ｇの間に生じるかもしれない反
応を阻止するために、例えば１０ナノメートルの厚さの
薄いＷＮx 層１２０が窒化珪素層の堆積前にポリシリコ
ン層にわたって形成される。
【００３０】図１５はコンタクトプラグ１１１ｃの下方
およびソース／ドレイン領域１０７上に形成されたシリ
サイド層１２１を示した図である。これらのシリサイド
層１２１は図３(a) および３(b) に示した方法ステップ
の後にチタンまたはコバルト層を堆積させることにより
形成される。これらの堆積物は引き続き加熱されて珪素
（Ｓｉ）とチタン（またはコバルト）の間の反応により
所望のシリサイドを形成する。特に、珪化チタン（Ｔｉ
Ｓｉ2 ）または珪化コバルト（ＣｏＳｉ2 ）の形成は、
ソース／ドレイン表面領域に対してのみシリサイド層を
形成するためいかなるマスク構造も要求されないように
自己整合的である（ポリシリコンゲートは既に窒化珪素
層パターン１０４により保護されている。）。図１５に
示した構造はＤＲＡＭ，ＳＲＡＭ，ゲートアレイおよび
マイクロプロセッサなどの半導体装置に用いられる。こ
の付加的なステップの利点はコンタクト抵抗を低減さ
せ、ソース／ドレインシート抵抗を低減させることにあ
る。この場合、図１２の構成におけるソース／ドレイン
領域１０７に対する接着層１１５は要求されない。
およびソース／ドレイン領域１０７上に形成されたシリ
サイド層１２１を示した図である。これらのシリサイド
層１２１は図３(a) および３(b) に示した方法ステップ
の後にチタンまたはコバルト層を堆積させることにより
形成される。これらの堆積物は引き続き加熱されて珪素
（Ｓｉ）とチタン（またはコバルト）の間の反応により
所望のシリサイドを形成する。特に、珪化チタン（Ｔｉ
Ｓｉ2 ）または珪化コバルト（ＣｏＳｉ2 ）の形成は、
ソース／ドレイン表面領域に対してのみシリサイド層を
形成するためいかなるマスク構造も要求されないように
自己整合的である（ポリシリコンゲートは既に窒化珪素
層パターン１０４により保護されている。）。図１５に
示した構造はＤＲＡＭ，ＳＲＡＭ，ゲートアレイおよび
マイクロプロセッサなどの半導体装置に用いられる。こ
の付加的なステップの利点はコンタクト抵抗を低減さ
せ、ソース／ドレインシート抵抗を低減させることにあ
る。この場合、図１２の構成におけるソース／ドレイン
領域１０７に対する接着層１１５は要求されない。
【００３１】
【発明の効果】本発明による上記の方法は金属ストラッ
プゲートおよび金属コンタクトプラグ充填を同時に実現
するのに必要な処理ステップ数の低減を実現するもので
ある。更に、注入した不純物を活性化してソース／ドレ
イン領域を形成し、ＲＩＥの後基板損傷を修復するアニ
ーリングステップがタングステン（または他の金属）ス
トラップ１１１ｇの堆積前に実施される。結果として、
金属とポリシリコンゲート層の間の望ましくない反応を
低減することが出来る。
プゲートおよび金属コンタクトプラグ充填を同時に実現
するのに必要な処理ステップ数の低減を実現するもので
ある。更に、注入した不純物を活性化してソース／ドレ
イン領域を形成し、ＲＩＥの後基板損傷を修復するアニ
ーリングステップがタングステン（または他の金属）ス
トラップ１１１ｇの堆積前に実施される。結果として、
金属とポリシリコンゲート層の間の望ましくない反応を
低減することが出来る。
【００３２】ＰＭＯＳトランジスタおよびＮＭＯＳトラ
ンジスタの両者が同じ基板上に形成されてＣＭＯＳ集積
回路を形成していることがわかる。本発明は好適な実施
の形態を参照して特に開示されたが、当業者には、本発
明の精神と範囲から逸脱することなしに種々の変更およ
び変形が可能であることが理解されるであろう。請求の
範囲にはそのような変更および変形が含まれるものであ
る。
ンジスタの両者が同じ基板上に形成されてＣＭＯＳ集積
回路を形成していることがわかる。本発明は好適な実施
の形態を参照して特に開示されたが、当業者には、本発
明の精神と範囲から逸脱することなしに種々の変更およ
び変形が可能であることが理解されるであろう。請求の
範囲にはそのような変更および変形が含まれるものであ
る。
【図１】（ａ）は本発明の第一実施の形態に係るＭＯＳ
トランジスタの上面図、（ｂ）は(a) のＡ−Ａ’線に沿
ってとったその断面図，（ｃ）は（ａ）のB −B ’線に
沿ってとったその断面図。
トランジスタの上面図、（ｂ）は(a) のＡ−Ａ’線に沿
ってとったその断面図，（ｃ）は（ａ）のB −B ’線に
沿ってとったその断面図。
【図２】（ａ）は図１に示したＭＯＳトランジスタの各
製造ステップにおける構造の上面図、（ｂ）はその断面
図。
製造ステップにおける構造の上面図、（ｂ）はその断面
図。
【図３】（ａ）は図１に示したＭＯＳトランジスタの各
製造ステップにおける構造の上面図、（ｂ）はその断面
図。
製造ステップにおける構造の上面図、（ｂ）はその断面
図。
【図４】（ａ）は図１に示したＭＯＳトランジスタの各
製造ステップにおける構造の上面図、（ｂ）はその断面
図。
製造ステップにおける構造の上面図、（ｂ）はその断面
図。
【図５】（ａ）は図１に示したＭＯＳトランジスタの各
製造ステップにおける構造の上面図、（ｂ）はその断面
図。
製造ステップにおける構造の上面図、（ｂ）はその断面
図。
【図６】（ａ）は図１に示したＭＯＳトランジスタの各
製造ステップにおける構造の上面図、（ｂ）はその断面
図。
製造ステップにおける構造の上面図、（ｂ）はその断面
図。
【図７】（ａ）は本発明の第二実施の形態に係るＭＯＳ
トランジスタの上面図、（ｂ）は(a) のＡ−Ａ’線に沿
ってとったその断面図，（ｃ）は（ａ）のB −B ’線に
沿ってとったその断面図。
トランジスタの上面図、（ｂ）は(a) のＡ−Ａ’線に沿
ってとったその断面図，（ｃ）は（ａ）のB −B ’線に
沿ってとったその断面図。
【図８】（ａ）は図７に示したＭＯＳトランジスタの各
製造ステップにおける構造の上面図、（ｂ）はその断面
図。
製造ステップにおける構造の上面図、（ｂ）はその断面
図。
【図９】（ａ）は図７に示したＭＯＳトランジスタの各
製造ステップにおける構造の上面図、（ｂ）はその断面
図。
製造ステップにおける構造の上面図、（ｂ）はその断面
図。
【図１０】（ａ）は図７に示したＭＯＳトランジスタの
各製造ステップにおける構造の上面図、（ｂ）はその断
面図。
各製造ステップにおける構造の上面図、（ｂ）はその断
面図。
【図１１】（ａ）は図７に示したＭＯＳトランジスタの
各製造ステップにおける構造の上面図、（ｂ）はその断
面図。
各製造ステップにおける構造の上面図、（ｂ）はその断
面図。
【図１２】選択ＣＶＤによりタングステンを堆積させる
他の形態のステップにおける構造の断面図。
他の形態のステップにおける構造の断面図。
【図１３】図８乃至図１１の方法に対する付加的なステ
ップでの構造の断面図。
ップでの構造の断面図。
【図１４】図１および図７の構造の付加的特徴を示す断
面図。
面図。
【図１５】図７の構造の付加的特徴を示す断面図。
【図１６】従来の方法により形成されたＭＯＳトランジ
スタを示す断面図。
スタを示す断面図。
１００…シリコン基板、 １０１…浅いトレンチ分離（ＳＴＩ）領域、 １０２…ゲート誘電体膜、 １０３…ポリシリコンゲート電極、 １０４…窒化珪素層パターン、 １０７…ソース／ドレイン拡散領域、 １０６…側壁絶縁層、 １０８…絶縁層、 １０９…コンタクト孔、 １１０…窒化チタン／チタン層、 １１１…タングステン層、 １１１ｃ…タングステンコンタクト、 １１１ｇ…タングステンストラップ、 １１２…第二絶縁層、 １１３…開口、 １１４…金属配線層、 １１５…接着層、 １１６…タングステン堆積層、 １１９…コンタクト拡散領域、 １２１…シリサイド層、 １３０…ゲート構造。
Claims (4)
- 【請求項１】 基板の表面上にゲート誘電体層を形成す
るステップと、 前記ゲート誘電体層上にポシリシリコン層を形成するス
テップと、 前記ポリシリコン層上にマスク層を形成するステップ
と、 前記マスク層をパターンニングしてマスク層パターンを
形成するステップと、 前記マスク層パターンをマスクとして用いて前記ポリシ
リコン層をエッチングしてゲート電極を形成するステッ
プと、 前記基板上に絶縁層を堆積するステップと、 前記マスク層パターンを除去し、それにより前記ポリシ
リコン層上に未充填領域を形成するステップと、 前記未充填領域に金属を堆積して充填するステップと、 を具備して成ることを特徴とする金属ストラップポリシ
リコンゲート構造を有する半導体装置の製造方法。 - 【請求項２】 基板の表面上にゲート誘電体層を形成す
るステップと、 前記ゲート誘電体層上にポリシリコン層を形成するステ
ップと、 前記ポリシリコン層上にマスク層を形成するステップ
と、 前記マスク層をパターニングしてマスク層パターンを形
成するステップと、 前記マスク層パターンをマスクとして用いて前記ポリシ
リコン層をエッチングしてゲート電極を形成するステッ
プと、 前記マスク層パターンと前記ゲート電極を注入マスクと
して用いて前記基板表面にイオンを注入し、それにより
間隔をおいて配置されたソース／ドレイン領域を形成す
るステップと、 前記基板上に絶縁層を堆積するステップと、 前記絶縁層に前記ソース／ドレイン領域の少なくとも一
方にコンタクトするコンタクト孔を形成するステップ
と、 前記マスク層パターンを除去して前記ゲート電極上に未
充填領域を形成するステップと、 前記未充填領域と前記コンタクト孔に金属を堆積して充
填するステップと、を具備して成ることを特徴とする金
属ストラップポリシリコンゲート構造と金属コンタクト
構造を有する半導体装置の製造方法。 - 【請求項３】 半導体基板の表面に形成されたソース／
ドレイン領域間のチャネル領域から間隔をおいて配置さ
れて絶縁され、第一導電層と前記第一導電層に形成され
たキャップ層とを有する構造を前記半導体基板に形成す
るステップと、 前記半導体基板と前記構造上に絶縁層を堆積させるステ
ップと、 前記キャップ層をストッパとして用いて前記絶縁層の上
面を平坦化するステップと、 前記キャップ層を除去して前記構造の前記第一導電層上
に開口を形成するステップと、 前記開口に導電材料を堆積させるステップと、 前記絶縁層をストッパとして用いて前記導電材料の上面
を平坦化するステップと、を具備して成るゲート電極を
有する半導体装置の製造方法。 - 【請求項４】 半導体基板の表面に形成されたソース／
ドレイン領域の間のチャネル領域から絶縁されて間隔を
おいて配置されて絶縁され、第一導電層と前記第一導電
層上に形成されたキャップ層とを有する構造を前記半導
体基板に形成するステップと、 前記半導体基板と前記構造上に絶縁層を堆積するステッ
プと、 前記キャップ層をストッパとして用いて前記絶縁層の上
面を平坦化するステップと、 コンタクトを形成して前記ソース／ドレイン領域の少な
くとも一方を露出させるステップと、 前記キャップ層を除去して前記構造の前記第一導電層上
に開口を形成するステップと、 導電材料を堆積させて前記開口と前記コンタクト孔を同
時に充填するステップと、 前記絶縁層をストッパとして用いて前記導電材料の上面
を平坦化するステップと、を具備して成るゲート電極と
コンタクトを同時に形成する半導体装置の製造方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US08/818,079 US6124189A (en) | 1997-03-14 | 1997-03-14 | Metallization structure and method for a semiconductor device |
| US818079 | 1997-03-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10294462A true JPH10294462A (ja) | 1998-11-04 |
| JP3648376B2 JP3648376B2 (ja) | 2005-05-18 |
Family
ID=25224615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP06534498A Expired - Fee Related JP3648376B2 (ja) | 1997-03-14 | 1998-03-16 | 半導体装置の製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6124189A (ja) |
| JP (1) | JP3648376B2 (ja) |
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|---|---|
| US6124189A (en) | 2000-09-26 |
| JP3648376B2 (ja) | 2005-05-18 |
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| US6521517B1 (en) | Method of fabricating a gate electrode using a second conductive layer as a mask in the formation of an insulating layer by oxidation of a first conductive layer |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040726 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040803 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20041004 |
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| A131 | Notification of reasons for refusal |
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| A61 | First payment of annual fees (during grant procedure) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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