KR0172273B1 - 플래쉬 메모리 셀의 제조방법 - Google Patents
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Abstract
본 발명은 플래쉬 메모리 셀의 제조방법에 관한 것으로, 커플링 비(Couling Ratio)의 손실을 방지하기 위하여 플로팅 게이트의 측벽에 ONO(산화막-질화막-산화막) 구조의 절연막 스페이서(Spacer)를 형성하므로써 소자의 신뢰성이 향상될 수 있도록한 플래쉬 메모리 셀의 제조 방법에 관한 것이다.
Description
제1a도는 종래 적층-게이트 구조의 플래쉬 메모리 셀의 단면도.
제1b도는 종래 스프리트-게이트 구조의 플래쉬 메모리 셀의 단면도.
제2a 내지 제2g도는 본 발명에 따른 플래쉬 메모리 셀의 제조 방법을 설명하기 위한 소자의 단면도.
* 도면의 주요부분에 대한 부호의 설명
1 및 10 : 실리콘 기판 2 및 5 : 터널 산화막
3 및 22 : 제 1 및 제 2 폴리실리콘층 3a 및 6 : 플로팅 게이트
4 : 산화막 7 및 7a : 소오스 영역
8 및 8a : 드레인 영역 9 및 19 : 셀렉트게이트 산화막
11 및 14 : 유전체막 11a : 절연막 스페이서
12 및 22a : 콘트롤 게이트
본 발명은 플래쉬 메로리 셀의 제조방법에 관한 것으로, 특히 플로링 게이트의 측벽에 ONO(하부 산화막-질화막-상부 산화막) 구조의 절연막 스페이서(Spacer)를 형성하므로써 커플링 비(Coupling Ratio)의 손실을 방지할 수 있도록한 플래쉬 메모리 셀의 제조 방법에 관한 것이다.
일반적으로 반도체 소자의 제조 공정에서 전기적인 프로그램(Program) 및 소거(Erase) 기능을 함께 가지는 플래쉬 이이피롬(Flash EEPROM ; Electrically Erasable Programable Read Only Memiry), 이피롬(EPROM)등과 같은 플래쉬 메모리 셀은 크게 적층-게이트(Stack-gate) 구조와 스프리트-게이트(Split-gate) 구조로 나누어진다.
종래의 적층-게이트 구조를 갖는 플래쉬 메로리 셀은 제1a도에 도시된 바와 같이 소오스 및 드레인 영역(7 및 8)이 형성된 실리콘 기판(1) 상에 터널 산화막(5), 플로팅 게이트(6), 유전체막(11) 및 콘트롤 게이트(12)가 순차적으로 적층되어 형성된다. 또한, 스프리트-게이트 구조를 갖느느 플래쉬 메모리 셀은 제 1b도에 도시된 바와 같이 소오스 및 드레인 영역(7 및 8)이 형성된 실리콘 기판(1)상의 소오스 영역(7)을 일부 포함하는 부분에 터널 산화막(5), 플로팅 게이트(6), 유전체막(11) 및 콘트롤 게이트(12)가 순차적으로 형성된다. 여기에서 콘트롤 게이트는(12)는 드레인 영역(8)의 상부까지 연장되고, 연장된 콘트롤 게이트(12)와 드레인 영역(8) 사이에는 셀렉트 게이트 산화막(9)이 형성된다. 이러한 메모리 셀들은 플로팅 게이트에 핫 일렉트론(Hot Electron)을 주입(Injection)시키거나 방전시켜 프로그램 또는 소거 동작이 이루어지도록 한다는 면에서는 동일하다. 그러나 스프리트-게이트 구조를 갖는 플래쉬 메로리 셀은 소오스 영역(7)에서 핫 일랙트론이 발생하여 플로팅 세이트(6)로 주입되는 소오스 사이드 주입(Source Side Injection) 방식을 이용하기 때문에 드레인 영역(8)으로 손실되는 전류의 양을 효과적으로 감소시킬 수 있어 프로그램 효율이 매우 높고 동작시 전력의 소모가 적다. 이와 같이 소오스 사이드 주입 방식을 이용하는 플래쉬 메모리 셀은 제1b도와 같이 적층-게이트 부분(A)과 셀렉트-게이트부분(B)으로 나누어진다. 이때, 적층-게이트 부분(A)과 셀렉트-게이트 부분(B)의 사이에는 채널이 형성된다. 이 채널의 길이(C)는 플로팅 게이트(6)의 측벽에 형성된 유전체막(11)의 두께에 의해 결정된다. 그러므로 유전체막(11)의 두께는 프로그램 특성과 독출전류 전위(Read Current Level)에 매우 중요한 영향을 준다. 참고적으로, 플로팅 게이트(6)의 측벽에 형성된 유전체막(11)의 두께는 600Å보다 얇아야 한다. 특히, 독출전류 전위를 향상시키기 위해서는 그 두께가 얇게 조절되어야 하며, 플로팅 게이트(6)와 콘트롤 게이트(12) 간의 전자의 누설(Leakage)을 완전히 방지할 수 있어야 한다. 종래에는 유전체막(11)을 플로팅 게이트(6)를 형성한 후 산화 공정을 실시하여 형성하였다. 그런데 플로팅 게이트의 측벽에 형성되는 유전체막은 인(P)이 도핑(Doping)된 폴리실리콘(Poly-Si)에서 성장되기 때문에 산화 속도가 빨라 두께를 조정하기 어렵고, 유전특성이 낮다. 또한, 플로팅 게이트(6)의 측벽이 산화됨에 따라 결과적으로 플로팅 게이트(6)의 폭(Width)이 감소되므로 프로그램 및 독출 특성에 영향을 미치는 커플링 비의 손실이 발생된다.
따라서, 본 발명은 플로팅 게이트의 측벽에 ONO(산화막-질화막-산화막) 구조의 절연막 스페이서를 형성하므로써 상기한 단점을 해소할 수 있는 플래쉬 메모리 셀의 제조방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 셀의 제조방법은 웰이 형성된 실리콘 기판의 필드 영역에 필드 산화막을 형성한 후 전체 구조 상부에 터널 산화막, 제 1 폴리실리콘층 및 산화막을 순차적으로 형성하는 단계와, 플로팅 게이트 전극용 마스크를 이용한 사진 및 식각 공정으로 상기 산화막 및 제 1 폴리실리콘층을 형성한 후 콘트롤 게이트 전극용 마스크를 이용한 사진 및 식각 공정으로 상기 제2폴리실리콘층을 패터닝하여 플로팅 게이트를 형성하는 단계와, 상기 실리콘 기판에 소정의 마스크를 이용한 이온주입 공정을 실시하여 소오스 및 드레인 영역을 형성하는 단계와, 전체 구조 상부에 절연막을 일정 두께로 형성한 후 상기 실리콘 기판의 표면에 노출되는 시점까지 비등방성 식각을 실시하여 상기 패터닝된 산화막 및 플로팅 게이트의 측벽에 절연막 스페이서를 형성하는 단계와, 상기 플로팅 게이트 상의 잔류된 산화막 및 실리콘 기판 상부의 노출된 터널 산화막을 제거한 후, 상기 노출된 실리콘 기판에는 셀렉트 게이트 산화막이, 상기 플로팅 게이트상에는 유전체막이 형성되도록 하기 위하여 열산화 공정을 실시하는 단계와, 전체 구조 상부에 제 2 폴리실리콘층을 패터닝하여 콘트롤 게이트를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
제 2a내지 제 2g 도는 본 발명에 따른 플래쉬 메모리 셀의 제조방법을 설명하기 위한 소자의 단면도이다.
제2a도는 웰이 형성된 실리콘 기판(10)의 필드 영역(Field Region)에 필드 산화막(도시되지 않음)을 형성한 후 전체 상부면에 터널 산화막(2), 제 1 폴리실리톤층(3) 및 산화막(4)을 순차적으로 형성한 상태의 단면도이다. 여기에서, 터널 산화막(2)은 50 내지 100Å의 두께로 형성하고, 폴리시리콘층(3)은 폴리실리콘을 증착한 후 인(P)을 도핑하여 형성한다.
제2b도는 플로팅 게이트 전극용 마스크를 이용한 사진 및 식각 공정으로 산화막(4) 및 제 1 폴리실리콘층(3)을 패터닝하여 플로팅 게이트(3A)를 형성한 후 소정의 마스크를 이용한 이온주입 공정으로 실리콘 기판(10) 상에 소오스 및 드레인 영역(7A 및 8A)을 형성한 상태의 단면도이다.
제2c도는 전체 구조 상부에 절연막을 일정 두께로 형성한 후 비등방성 식각으로 절연막을 식각하여 패터닝된 산화막(4) 및 플로팅 게이트(3A)의 측벽에 절연막 스페이서(11A)를 형성한 상태의 단면도이다. 여기에서, 절연막은 하부 산화막, 질화막 및 상부 산화막이 순차적으로 적층된 ONO(Oxide-Nitride-Oxide)구조 또는 산화막 및 질화막이 순차적으로 적층된 ON(Oxide-Nitride) 구조로 형성하되, 최하부의 산화막은 열산화막으로 형성한다. 절연막이 하부 산화막, 질화막 및 상부 산화막의 적층 구조일 경우 비등방성 식각으로 상부 산화막, 질화막 및 하부 산화막을 순차적으로 식각하여 ONO 구조의 절연막 스페이서(11A)가 형성되고, 절연막이산화막 및 질화막의 적층 구조일 경우, 비등방성 식각으로 질화막 및 산화막을 순차적으로 식각하여 ON 구조의 절연막 스페이서(11A)가 형성된다.
제2d도는 습식 식각 공정을 이용하여 플로팅 게이트(3A) 상에 잔류된 산화막(4) 및 실리콘 기판(10) 상에 노출되어 있는 터널 산화막(2)을 제거한 상태의 단면도이며, 제2e도는 제2d도의 상태에서 노출된 실리콘 기판(10) 상에 셀렉트 게이트 산화막(19)을 형성하기 위하여 열산화 공정을 실시한 상태의 단면도이다. 이때, 플로팅 게이트(3A) 상부에도 산화막이 성장되므로 이 산화막을 유전체막(14)으로 이용한다.
제2f도는 전체 구조 상부에 제 2 폴리실리콘층(22)을 형성한 상태의 단면도이고, 제2g도는 콘트롤 게이트 전극용 마스크를 이용한 사진 및 식각 공정으로 제 2 폴리실리콘층(22)을 패터닝하여 콘트롤 게이트(22A)를 형성한 상태의 단면도이다.
이와 같이 형성된 플래수 메모리 셀은 플로팅 게이트(3A) 측벽에 ONO 또는 ON 구조의 절연막 스페이서(11A)가 형성되기 때문에 플로팅 게이트(3A)와 콘트롤 게이트(22A) 간의 유전특성이 향상되며, 절연막의 두께 조절이 용이하고, 플로팅 게이트(3A) 측벽이 산화되는 것이 방지되어 플로팅 게이트(3A)의 두께가 감소하는 것을 방지할 수 있으므로, 커플링 비의 손실이 완전히 방지된다.
상술한 바와 같이 본 발명에 의하면 플로팅 게이트의 측벽에 ONO 또는 ON 구조의 절연막 스페이서를 형서하여 커플링 비의 손실을 방지하므로써 소자의 신뢰성을 향상시킬 수 있는 효과가 있다.
Claims (4)
- 웰이 형성된 실리콘 기판의 필드 영역에 필드 산화막을 형성한 후 전체 구조 상부에 터널 산화막, 제 1 폴리실리콘층 및 산화막을 순차적으로 형성하는 단계와, 플로팅 게이트 전극용 마스크를 이용한 사진 및 식각 공정으로 상기 산화막 및 제 1 폴리실리콘층을 패터닝하여 플로팅 게이트를 형성하는 단계와, 상기 실리콘 기판에 소정의 마스크를 이용한 이온주입 공정을 실시하여 소조스 및 드레인 영역을 형성하는 단계와, 전체 구조 상부에 절연막을 일정 두께로 형성한 후 상기 실리콘 기판의 표면에 노출되는 시점까지 비등방성 식각을 실시하여 상기 패터닝된 산화막 및 플로팅 게이트의 측벽에 절연막 스페이서를 형성하는 단계와, 상기 플로팅 게이트 상의 잔류된 산화막 및 상기 실리콘 기판 상부의 노출된 터널 산화막을 제거한 후, 상기 노출된 실리콘 기판에는 셀렉트 게이트 산화막이, 상기 플로팅 게이트 상에는 유전체막이 형성되도록 하기 위하여 열산화 공정을 실시하는 단계와, 전체 구조 상부에 제 2 폴리실리콘층을 형성한 후 콘트롤 게이트 전극용 마스크를 이용한 사진 및 식각 공정으로 상기 제 2 폴리실리콘층을 패터닝하여 콘트롤 게이트를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메로리 셀의 제조 방법.
- 제1항에 있어서, 상기 터널 산화막은 50 내지 100Å의 두께로 형성되는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제1항에 있어서, 상기 절연막은 하부 산화막, 질화막 및 상부 산화막이 순차적으로 적층된 ONO 구조 및 산화막 및 절연막이 순차적으로 적층된 ON 구조 중 어느 하나를 이용하여 형성되는 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
- 제3항에 있어서, 상기 하부 산화막 및 산화막은 열산화막인 것을 특징으로 하는 플래쉬 메모리 셀의 제조 방법.
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