KR100226269B1 - 플래쉬 메모리 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명은, 콘트롤 및 플로팅 게이트 전극과 셀렉트 게이트 전극간을 절연시키는 절연막의 절연 특성을 향상시키어, 누설 전류를 방지하므로써, 플레쉬 메모리 소자의 데이타 리텐션 특성을 향상시키는 플레쉬 메모리 소자의 절연막 구조 및 이를 이용한 플레쉬 메모리 소자의 제조방법을제공하는 것이다.
본 발명은, 플레쉬 메모리 소자에서, 콘트롤 게이트 전극 및 플로팅 게이트 전극과, 플레쉬 메모리 소자를 선택적으로 동작시키기 위한 셀렉트 전극 사이를 절연시키는 절연막 구조로서, 상기 절연막은 제 1 산화막과, 실리콘 질화막과, 제 2 산화막과, 상기 제 제 2 산화막과 식각률이 상이한 막이 순차적으로 적층된 구조를 갖는 것을 특징으로 한다.
Description
본 발명은 플레쉬 메모리 소자의 구조 및 그 제조방법에 관한 것으로, 보다 구체적으로는, 플레쉬 메모리 소자의 데이타 리텐션(data retention)특성을 확보할 수 있는 플레쉬 메모리 소자의 절연막 구조 및 이를 이용한 플레쉬 메모리 소자의 제조방법에 관한 것이다.
플레쉬 메모리 소자는 프로그램 및 이래이즈(erase)특성을 구비한 이피롬(EPROM)과 전기적으로 프로그램 및 지우는 특성을 갖는 이이피롬(EEPROM)의 장점을 살려 제조된 소자이다.
이러한 플레쉬 메모리 소자는 한 개의 트랜지스터로서 한 비트의 저장 상태를 실현하며, 전기적으로 프로그램과 이래이즈를 할 수 있는 기억 소자이고, 여기서, 플레쉬는 소자의 이래이즈 동작 중에 전체 메모리 블럭 혹은 라아지 블럭(large block) 이 동시에 이래이즈 된다는의미를 내포한다.
또한, 이러한 플레쉬 에모리 소자의 프로그램과 이래이즈는 12V/5V 겸용전원을 사용하며, 프로그램은 외부의 고전압에 의한 열전자(hot election) 를 이용하고, 이래이즈는 F-N(fowler- nordheim)터널링을 이용하여 동작한다.
이러한 특성을 갖는 플레쉬 메모리 소자는 일반적으로 실리콘 기판 상부에 박막의 터널 산화막과, 그 상부에 폴리실리콘으로 이루어진 플로팅(floting)게이트 전극과, 플로팅 게이트 전극 상부에 형성되는 게이트 전극간 절연막과, 소정의 전압을 인가받는 콘트롤(control) 게이트 전극 및 플레쉬 메모리를 어세스하기 위한 셀렉트(select)게이트 전극이 구비된다.
이와같은, 플레쉬 메모리 소자의 제조방법을 도 1 을 참조하면 자세히 설명하면 도 1 에 도시된 바와같이, 필드 산화막(도시되지 않음)이 구비된 반도체 기판(1)상부에 터널 산화막(2)과,제 1 폴리실리콘막 제 1 게이트 전극간 절연막(4)및 제 2 폴리실리콘막이 순차적으로 적층된 다음, 적층된 막들을 소정 형태로 패터닝하여 콘트롤 게이트 전극(5)과 플로팅 게이트 전극(3)이 형성된다.
그리고나서, 플로팅 게이트 전극(3) 및 콘트롤 게이트 전극(5)의 노출된 기판영역에 소정의 불순물 예를 들어, n형의 불순물을 이온 주입하여 소오스, 드레인 영역(6A,6B)이 형성된다.
그후,결과물 상부에 제 2 게이트간 절연막이 형성된다.
종래의 제 2 게이트간 절연막은 절연 특성이 우수한 O-N(oxide-nitride)막이 결과물 상부에 형성된다. 이때, O-N 막은 결과물을 열산화하여, 콘트롤 게이트 전극(5)의 상부 및 양 측부와, 플로팅 게이트 전극(3)의 양측부에 열산화막(7)이 형성되고, 연이어, 열산화막(7)이 형성된 기판(1)상부에 실리콘 질화막(8)이 증착됨에 의하여 형성된다. 그후, 콘트롤 게이트 전극(5) 및 플레쉬 메모리 소자의 드레인 영역(6B) 에 해당하는 실리콘 질화막(8) 및 열산화막(7)으로 이루어진 제 2 게이트간 절연막 상부에 포토레지스트 패턴(도시되지 않음)이 형성되고, 노출된 제 2 게이트간 절연막을 이방성 식각하여, 소오스 영역측의 콘트롤 및 플로팅 게이트 전극의 양측에 스페이서(9)가 형성된다. 여기서, 스페이서(9)는 이후에 형성되어질 셀렉트 게이트 전극과, 플로팅 및 콘트롤 게이트 전극(3,5)을 절연시키는 역할을 한다.
그리고 나서, 셀렉트 게이트 전극용 제 3 폴리실리콘막이 소정 두께로 형성된후, 소정 부분 식각되어, 셀렉트 게이트 전극(10)이 형성된다.
상기와 같은 플레쉬 메모리 소자는, 플로팅 및 콘트롤 게이트 전극(3,5)과 셀렉트 게이트 전극(10)사이를 절연시키는 스페이서(9)의 절연 능력에 의하여, 그 특성이 좌우된다.
즉, 부가하자면, 플로팅 및 콘트롤 게이트 전극(3,5)과 셀렉트 게이트 전극(10)사이를 절연시키는 스페이서(9)의 절연 특성이 우수하지 않으면, 누설 전류가 발생하기 쉽고, 이에 따라 플레쉬 메모리 소자의 데이타 리텐션 특성이 저하하게 되어 플레쉬 메모리 소자의 특성을 저하시킨다.
그러나, 종래와 같이, 플로팅 및 콘트롤 게이트 전극(3,5)과 셀렉트 게이트 전극(10)사이를 절연시키는 스페이서(9)로서, O-N막을 형성하면, O-N막은 2 중의 막으로 되어 있어, 전자로 인한 누설 전류는 효과적으로 방지할 수 있으나, 정공으로 인한 누설 전류는 방지하기 어렵다. 이로 인하여, 프로그램된 데이타를 보유하기 어려워, 플레쉬 메모리 소자의 데이타 리텐션 특성을 저하시키게된다.
따라서, 본 발명의 목적은, 플레쉬 메모리 소자에 있어서, 콘트롤 및 플로팅 게이트 전극과 셀렉트 게이트 전극간을 절연시키는 절연막의 절연 특성을 향상시키어, 누설 전류를 방지하므로써, 플레쉬 메모리 소자의 데이타 리텐션 특성을 향상시키는 플레쉬 메모리 소자 및 그의 제조방법을 제공하는 것이다.
제1도는 종래 기술에 따라 제조된 플레쉬 메모리 소자의 단면도.
제2a 내지 제2f도는 본 발명의 플레쉬 메모리 소자의제조방법을 설명하기 위한 공정 단면도.
도면의 주요 부분에 대한 부호의 설명
11 : 반도체 기판 12 : 터널 산화막
13A : 플로팅 게이트 전극 14 : 제 1 게이트간 절연막
15A : 콘트롤 게이트 전극 16A, 16B : 소오스/드레인 영역
17 : 제 2 게이트간 절연막 17-1 : 제 1 산화막
17-2 : 제 1 실리콘 질화막 17-3 : 제 2 산화막
17-4 : 제 2 실리콘 질화막 18 : 포토레지스트 패턴
19 : 스페이서 20 : 산화막
21 : 셀렉트 게이트 전극 100 : 마스크 패턴
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은, 플레쉬 메모리 소자에서, 콘트롤 게이트 전극 및 플로팅 게이트 전극과, 플레쉬 메모리 소자를 선택적으로 동작시키기 위한 셀렉트 전극 사이를 절연시키는 절연막 구조로서, 상기 절연막은 제 1 산화막과, 실리콘 질화막과, 제 2 산화막과, 상기 제 2 산화막과 식각률이 상이한 막이 순차적으로 적층된 구조를 갖는 것을 특징으로 한다.
또한, 본 발명의 플레쉬 메모리 소자의 제조 방법은, 반도체 기판 상부에 터널 산화막과, 플로팅 게이트 전극과, 제 1 게이트 전극간 절연막과, 콘트롤 게이트 전극이 순차적으로 적층되어 이루어지는 게이트 전극 구조물을 형성하는 단계; 상기 게이트 전극 구조물의 양측 노출된 기판 영역에 소오스, 드레인 영역을 형성하는 단계; 상기 반도체 기판 상부에 제 2 게이트 전극간 절연막을 형성하는 단계; 상기 제 2 게이트 전극간 절연막을 식각하여 , 소오스 영역측의 게이트 전극 구조물의 측벽에 스페이서를 형성하는 단계; 및 상기 반도체 기판의 결과물 상부에 셀렉트 게이트 전극을 형성하는 단계를 포함하며, 상기 제 2 게이트간 절연막 형성단계는, 결과물 상부에 제 1 산화막을 형성하는 단계; 상기 제 1 산화막상부에 질화막을 형성하는 단계; 상기 질화막 상부에 제 2 산화막을 형성하는 다계; 제 2 산화막 상부에 제 2 산화막과 식각률이 상이한 막을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 의하면, 플레쉬 메모리 소자에서, 콘트롤 및 플로팅 게이트 전극과 셀렉트 게이트 전극간을 절연시키는 절연막을 O-N-O-N 구조로 형성하며, 정공에 의한 누설 전류를 효과적으로 방지한다. 따라서, 데이타 리텐션 특성을 향상시킨다.
[실시예]
이하 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
첨부한 도면 도 2a 내지 도 2f 는 본 발명의 플레쉬 메모리 소자의 제조방법을 설명하기 위한 공정 단면도이다.
먼저, 도 2a 를 참조하여, 반도체 기판(11)예를 들어 , P형의 불순물이 도핑된 실리콘 기판상에 터널 산화막(12)과, 제 1 폴리실리콘막(13)과,제 1 게이트간 절연막(14)및 제 2 폴리실리콘막(15)이 순차적으로 적층된다. 이때, 제 1 게이트간 절연막(14)은 비교적 절연성이 높은 ONO막이 이용되고 , 상기 데 1 폴리 실리콘막(13)은 플로팅 게이트 전극을 형성하기 위한 막이고, 제 2 폴리실리콘막(15)은 콘트롤 게이트 전극을 형성하기 위한 막이다
그후, 도 2b 에 도시된 바와같이, 제 2 폴리실리콘막(15)과, 제 1 게이트간 절연막(14)과, 제 1 폴리실리콘막(13) 및 터널 산화막(12)은 소정 부분 패터닝되어, 콘트롤 게이트 전극(15A)과, 플로팅 게이트 전극(13A)이 형성된다. 이때, 상기 식각 공정에서 이후의 진행될 이온 주입 공정의로부터 기판을 보호하기 위하여, 식각시, 터널 산화막(12)은 소정 두께만큼 기판(11)상에 존재하도록 한다.
그리고 나서, 결과물 상부에 소오스, 드레인 영역을 형성하기 위한 마스크 패턴(100)이 형성된다. 이 마스크 패턴(100)은 소오스 예정 영역의 소정 부분이 가려지도록 소오스 예정 영역의 소정 부분 및 콘트롤 게이트 전극(15A)의 소정 부분 상에 형성된다. 이어서, 노출된 반도체 기판(11)에 기판과 반대 타입의 불순물 예를 들어, N 형의 불순물이 이온 주입되어, 소오스/드레인 영역(16A,16B)이 형성된다. 그리고나서, 마스크 패턴(100)은 공지의 방식으로 제거된다.
그후, 본 발명에 따른 정공에 의한 누설 전류가 없고, 절연 특성이 우수한 제 2 게이트 전극간 산화막을 형성하기 위하여, 산화막과 질화막이 순차적으로 교대로 적층된 O-N-O-N 막이 형성된다.
여기서, 본 발명에 따른 O-N-O-N구조를 갖는 제 2 게이트 전극간 절연막(17)을 형성하기 위하여, 도 2C에서와 같이, 반도체 기판(11)은 소정의 온도에서 건식 산화되어, 접합 영역(16)의 상부와, 콘트롤 게이트 전극(15A)과, 플로팅 게이트 전극(13A)의 상부 및 양 측벽부에 제 1 산화막(17-1)이 형성된다. 이때, 제 1 산화막 (17-1)은 150 내지 500Å의 두께 정도로 형성됨이 바람직하다.
이어서, 도 2d에 도시된 바와같이, 제 1 산화막(17-1)상부에 제 1 실리콘 질화막(17-2)이 약 150 내지 250Å의 두께로 증착되고, 증착된 제 1 실리콘 질화막 (17-2)을 약 25 내지 50Å두께만큼 습식 산화하여, 제 2 산화막(17-3)이 형성된다.
이때, 제 2 산화막(17-3)을 실리콘 산화막을 증착하거나, 실리콘 물질을 증착한 다음 산화하는 방식을 취하지 않고, 제 1 실리콘 질화막(17-2)을 산화하여 형성하는 것은, 실리콘 질화막의 유전율 특성이 실리콘 산화막에 비하여 우수하므로 이 실리콘 질화막을 산화시킨 막이 실리콘 산화막보다 유전율 특성이 우수하기 때문이다.
그리고나서, 제 2 산화막(17-3)상부에는 이후에 형성될 폴리실리콘막과의 접착 특성이 우수하고, 자연 산화막의 발생을 저지하며, 이후의 스페이서를 형성하기 위한 식각 공정시, 실리콘 산화막과의 식각속도의 차가 현저한 제 2 실리콘 질화막(17-4)이 소정 두께로 증착되어, 제 2 게이트 전극간 절연막(17)이 완성된다.
이때, 제 2 실리콘 질화막 대신, 산화막과 식각 속도의 차가 현저한 폴리실리콘막을 이용할 수 있다
그런다음, 도 2e에 도시된 바와같이, 포토레지스트 패턴(18)이 콘트롤 게이트 전극(15A)의 소정 부분과, 소오스 영역(16B)이 노출되도록 공지의 포토리소그라피 공정에 의하여 형성된다. 이어서, 포토레지스트 패턴(18)에 의하여 노출된 제 2 게이트간 절연막(17)은 이방성 식각되어, 콘트롤 게이트 전극(15A)과 플로팅 게이트 전극(13A)의 소오스 영역측 측벽에 스페이서(19)가 형성된다. 이때, 상기 이방성 식각 공정으로 콘트롤 게이트 전극(15A)상부 및 소오스 영역(11)이 소정 부분 제거되는 것을 방지하기 위하여, 콘트롤 게이트 전극(15A)상부 및 소오스 영역(11)상부에는 산화막이 소정 두께만큼 잔존되도록 식각하여줌이 바람직하다.
여기서, 제 2 게이트 전극간 절연막으로 이루어진 스페이서(19)는, 플로팅 및 콘트롤 게이트 전극(13A,15A)과 이후에 형성되어질 셀렉트 게이트 전극(10)사이를 절연시키는 역할을 하며, 이 부분에서의 누설 전류의 발생 여부에 따라 플레쉬 메모리의 데이타 리텐션 특성이 결정된다. 본 실시예에서는 스페이서(9)로서, 막질이 다른 산화막과 질화막이 적어도 한번 이상 교대로 적층된 ONON막이 이용되어, 정공에 의한 누설 전류를 막 계면에 부딪쳐 누설 전류를 차단시키는 역할을 한다.
그후, 도 2F에 도시된 바와 같이, 상기 포로레지스트 패턴(18)은 공지의 방식에 의하여 제거되고, 콘트롤 게이트 전극(15A) 상부 및 소오스 영역(11)상부에 잔존하는 산화막은 습식 식각 방식에 의하여 제거된다. 그리고 나서, 결과물 표면을 산화하여, 양질의 산화막(20)이 형성되고, 산화막(20)상부에 불순물을 포함하는 제 3 폴리실리콘막이 증착된 후, 소정 부분 패터닝하여, 플레쉬 메모리의 트랜지스터를 선택하기 위한 셀렉트 게이트 전극(21)이 형성된다.
이상에서 자세히 설명된 바와같이, 본 발명에 의하면, 콘트롤 및 플로팅 게이트 전극과 셀렉트 게이트 전극간을 절연시키는 절연막을 O-N-O-N 구조로 형성하여, 정공에 의한 누설 전류를 효과적으로 방지한다. 따라서, 데이타 리텐션 특성을 향상시킨다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.
Claims (16)
- 플레쉬 메모리 소자에서, 콘트롤 게이트 전극 및 플로팅 게이트 전극과, 플레쉬 메모리 소자를 선택적으로 동작시키기 위한 셀렉트 전극 사이를 절연시키는 절연막을 포함하는 플레쉬 메모리 소자로서, 상기 절연막은 제 1 산화막과, 실리콘 질화막과, 제 2 산화막과, 상기 제 2 산화막과 식각률이 상이한 막이 순차적으로 적층된 구조를 갖는 것을 특징으로 하는 플레쉬 메모리 소자.
- 제1항에 있어서, 상기 제 1 산화막의 두께는 150 내지 500Å인 것을 특징으로 하는 플레쉬 메모리 소자.
- 제1항에 있어서, 상기 실리콘 질화막의 두께는 150 내지 250Å인 것을 특징으로 하는 플레쉬 메모리 소자.
- 제1항에 있어서, 상기 제 2 산화막은 상기 제 1 실리콘 질화막이 산화된 막인 것을 특징으로 하는 플레쉬 메모리 소자.
- 제1항에 있어서, 상기 제 2 산화막의 두께는 25 내지 50Å인 것을 특징으로 하는 플레쉬 메모리 소자.
- 제1항에 있어서, 상기 제 2 산화막과 식각률이 상이한 막은, 실리콘 질화막인 것을 특징으로 하는 플레쉬 메모리 소자.
- 제1항에 있어서, 상기 제 2 산화막과 식각률이 상이한 막은 폴리실리콘막인 것을 특징으로 하는 플레쉬 메모리 소자.
- 반도체 기판 상부에 터널 산화막과, 플로팅 게이트 전극과, 제 1 게이트 전극간 절연막과, 콘트롤 게이트 전극이 순차적으로 적층되어 이루어지는 게이트 전극 구조물을 형성하는 단계; 상기 게이트 전극 구조물의 양측 노출된 기판 영역에 소오스, 드레인 영역을 형성하는 단계; 상기 반도체 기판 상부에 제 2 게이트 전극간 절연막을 형성하는 단계; 상기 제 2 게이트 전극간 절연막을 식각하여, 소오스 영역측의 게이트 전극 구조물의 측벽에 스페이서를 형성하는 단계; 및 상기 반도체 기판의 결과물 상부에 셀렉트 게이트 전극을 형성하는 단계를 포함하며, 상기 제 2 게이트간 절연막 형성단계는, 결과물 상부에 제 1 산화막을 형성하는 단계; 상기 제 1 산화막 상부에 질화막을 형성하는 단계; 상기 질화막 상부에 제 2 산화막을 형성하는 단계; 상기 제 2 산화막 상부에 제 2 산화막과 식각률이 상이한 막을 형성하는 단계를 포함하는 것을 특징으로 하는 플레쉬 메모리 소자의 제조방법.
- 제8항에 있어서, 상기 제 1 산화막을 형성하는 단계는, 소오스 드레인 영역이 형성된 반도체 기판을 열산화하여 형성하는 것을 특징으로 하는 플레쉬 메모리 소자의 제조방법.
- 제8항 또는 제9항에 있어서, 상기 제 2 산화막을 형성하는 단계는, 상기 질화막을 소정 두께만큼 산화하여 형성하는 것을 특징으로 하는 플레쉬 메모리 소자의 제조방법.
- 제9항에 있어서, 상기 제 1 산화막의 두께는 150 내지 500Å인 것을 특징으로 하는 플레쉬 메모리 소자의 제조방법.
- 제8항에 있어서, 제 1 실리콘 질화막의 두께는 150 내지 250Å인 것을 특징으로 하는 플레쉬 메모리 소자의 제조방법.
- 제8항에 있어서, 상기 제 2 산화막의 두께는 25 내지 50Å인 것을 특징으로 하는 플레쉬 메모리 소자의 제조방법.
- 제8항 또는 제9항에 있어서, 상기 제 2 게이트 전극간 절연막을 소정 부분 식각하여, 소오스 영역측의 콘트롤 게이트 전극과, 플로팅 게이트 전극의 측벽에 스페이서를 형성하는 단계는, 상기 제 2 게이트 전극간 절연막 상부에 소오스 영역 및 게이트 전극 구조물의 소정 부분이 노출되도록 포토레지스트 패턴을 형성하는 단계; 상기 노출된 제 2 게이트 전극간 절연막을 이방성 식각하여, 소오스 영역측의 게이트 전극 구조물 측벽에 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 플레쉬 메모리 소자의 제조방법.
- 제8항에 있어서, 상기 제 2 게이트간 절연막에서, 상기 제 2 산화막과 식각률이 다른 막으로, 실리콘 질화막을 형성하는 것을 특징으로 하는 플레쉬 메모리 소자의 제조방법.
- 제8항에 있어서, 상기 제 2 게이트간 절연막에서, 상기 제 2 산화막과 식각률이 다른 막으로, 폴리실리콘막을 형성하는 것을 특징으로 하는 플레쉬 메모리 소자의 제조방법.
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| KR1019960067194A KR100226269B1 (ko) | 1996-12-18 | 1996-12-18 | 플래쉬 메모리 소자 및 그 제조방법 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019960067194A KR100226269B1 (ko) | 1996-12-18 | 1996-12-18 | 플래쉬 메모리 소자 및 그 제조방법 |
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