KR100290909B1 - 반도체 메모리소자 및 그의 제조방법 - Google Patents

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Abstract

셀을 고집적시키고, 또한 커플링비를 증가시켜서 프로그램 효율을 향상시키기에 알맞은 반도체 메모리소자 및 그의 제조방법을 제공하기 위한 것으로써, 이와 같은 목적을 달성하기 위한 본 발명 반도체 메모리소자는 반도체기판에 일방향으로 일정폭을 갖고 형성된 트렌치와, 상기 트렌치의 중앙의 소정영역에 셀을 길이방향으로 격리시키도록 형성된 제 1 격리절연막, 상기 제 1 격리절연막 양측의 상기 트렌치의 일측내 및 상기 트렌치 사이의 돌출된 반도체기판내에 일방향으로 메몰 형성된 제 1, 제 2 불순물영역, 상기 전면에 형성된 제 1 게이트절연막, 상기 제 1 격리절연막과 상기 돌출된 반도체기판의 일측에 걸쳐서 굴곡을 갖고 형성된 플로팅게이트, 상기 플로팅게이트를 포함한 전면에 형성된 제 2 게이트절연막, 셀의 폭방향에서 상기 플로팅게이트를 감싸고 상기 제 1, 제 2 불순물영역과 직교하도록 일방향성을 갖고 형성된 콘트롤게이트, 상기 콘트롤게이트를 제외한 영역상에 셀을 폭방향으로 격리시키도록 형성된 제 2 격리절연막, 상기 콘트롤게이트상에 형성된 캡절연막과, 상기 콘트롤게이트와 캡절연막의 양측면에 형성된 측벽스페이서를 포함하여 구성됨을 특징으로 한다.

Description

반도체 메모리소자 및 그의 제조방법{SEMICONDUCTOR MEMORY DEVICE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체 메모리소자에 대한 것으로, 특히 고집적화시키고 프로그램효율을 향상시키기에 알맞은 반도체 메모리소자 및 그의 제조방법에 관한 것이다.
첨부 도면을 참조하여 종래 반도체 메모리소자의 제조방법에 대하여 설명하면 다음과 같다.
도 1a 내지 도 1e는 종래 반도체 메모리소자의 제조방법을 나타낸 공정단면도이다.
종래 반도체 메모리소자는 플래쉬 메모리셀 중 스택 게이트 플래쉬 이이피롬 셀에 대한 것으로써 그 제조방법은 도 1a에 도시한 바와 같이 P형 실리콘기판(1)상에 얇은 산화막(2)과 플로팅게이트 형성용 제 1 폴리실리콘층(3)을 증착한다. 이후에 제 1 폴리실리콘층(3)을 일방향의 라인으로 패터닝한다.
그리고 도 1b에서와 같이 상기 전면에 유전막(4)과 콘트롤게이트용 제 2 폴리실리콘층(5)을 증착한다.
그리고 도 1c에서와 같이 상기 일방향의 라인으로 패터닝된 제 1 폴리실리콘층(3)과 직교하는 방향으로 상기 제 2 폴리실리콘층(5)과 유전막(4)을 패터닝하여서 콘트롤게이트(5a)와 인터폴리유전막(4a)을 형성하고, 이후에 노출된 제 1 폴리실리콘층(3)과 산화막(2)을 더 식각하여서 사각모양으로 부유된 플로팅게이트(3a)와 터널산화막(2a)를 형성한다. 이후에 전면에 감광막(6)을 도포하고, 두 개의 부유된 플로팅게이트(3a) 사이의 실리콘기판(1)이 노출되도록 노광 및 현상공정으로 감광막(6)을 선택적으로 패터닝한다. 이후에 노출된 실리콘기판(1)의 표면내에 고농도 N+ 불순물이온을 주입 N형 불순물영역(7)을 형성한다.
다음에 도 1d에 도시한 바와 같이 감광막(6)을 제거하고 열확산공정으로 소오스영역(7)에 주입된 불순물을 확산시킨다. 이후에 전면에 산화막을 증착한 후 산화막을 이방성 식각하여 터널산화막(2a)과 플로팅게이트(3a)와 인터폴리유전막(4a)와 콘트롤게이트(5a)의 양측면에 측벽스페이서(4a)를 형성한다. 그리고 플로팅게이트(3a) 양측의 노출된 실리콘기판(1)내에 고농도 N형 불순물이온을 상기의 N형 불순물영역(7)보다 낮은 깊이로 주입하여 소오스영역(7a)과 드레인영역(9)을 형성한다. 이때 드레인영역(9)은 소오스영역(7a)보다 낮은 깊이로 주입되므로 서로 비대칭 구조를 이룬다.
이후에 도 1e에 도시한 바와 같이 소오스영역(7a)과 드레인영역(9)에 각각 콘택되는 배선(10)을 형성한다.
상기와 같은 종래 반도체 메모리소자의 프로그래밍은 채널에서에서 만들어진 고온 열전자를 플로팅게이트에 주입함으로써 이루어진다.
그리고 플로팅게이트로 주입된 전자들로 인하여 셀의 문턱전압이 높아지게 된다. 프로그램 효율은 플로팅게이트에 유도되는 전압에 크게 좌우된다. 콘트롤게이트 인가전압에 대한 플로팅게이트의 유도전압의 비를 커플링비라고 하는데 이 커플링비가 클수록 프로그램 효율은 향상된다.
다음에 소거동작은 플로팅게이트에서 소오스영역으로 전자를 빼내므로써 이루어진다. 플로팅게이트로부터 전자가 빠져나가면 문턱전압이 낮아지게 된다. 플로팅게이트에서 소오스영역으로의 전자이동은 F-N 터널링(Fowler-Nordheim Tunneling) 메카니즘을 이용하는데 소거효율이 좋은 셀을 제조하기 위해서는 유전막의 두께가 얇아져야 하며 이를 위해 터널산화막은 얇게 형성한다.
상기와 같은 종래 반도체 메모리소자의 제조방법은 다음과 같은 문제가 있다.
종래 스택 게이트 플래쉬 이이피롬 셀에서 플로팅게이트와 콘트롤게이트 사이의 접합면이 작고, 소거동작을 위하여 요구되는 터널링 산화막으로 인해 커플링비가 감소되어 프로그램 효율이 감소된다.
본 발명은 상기와 같은 문제를 해결하기 위하여 안출한 것으로 특히, 셀을 고집적시키고, 또한 커플링비를 증가시켜서 프로그램 효율을 향상시키기에 알맞은 반도체 메모리소자 및 그의 제조방법을 제공하는 데 그 목적이 있다.
도 1a 내지 도 1e는 종래 반도체 메모리소자의 제조방법을 나타낸 공정단면도
도 2a 내지 도 2e는 채널길이 방향에서의 본 발명 반도체 메모리소자의 제조방법을 나타낸 공정단면도
도 3a 내지 도 3e는 채널폭 방향에서의 본 발명 반도체 메모리소자의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
31 : 실리콘기판 32 : 트렌치영역
33a : 측벽산화막 33b : 격리산화막
34 : 감광막 35a : 메몰드레인영역
35b : 소오스영역 36: 제 1 질화막
37 : 터널산화막 38: 플로팅게이트
39 : 제 2 질화막 40 : 필드산화막
41 : 인터폴리산화막 42 : 콘트롤게이트
43 : 캡절연막 44 : 측벽스페이서
상기와 같은 목적을 달성하기 위한 본 발명 반도체 메모리소자는 반도체기판에 일방향으로 일정폭을 갖고 형성된 트렌치와, 상기 트렌치의 중앙의 소정영역에 셀을 길이방향으로 격리시키도록 형성된 제 1 격리절연막, 상기 제 1 격리절연막 양측의 상기 트렌치의 일측내 및 상기 트렌치 사이의 돌출된 반도체기판내에 일방향으로 메몰 형성된 제 1, 제 2 불순물영역, 상기 전면에 형성된 제 1 게이트절연막, 상기 제 1 격리절연막과 상기 돌출된 반도체기판의 일측에 걸쳐서 굴곡을 갖고 형성된 플로팅게이트, 상기 플로팅게이트를 포함한 전면에 형성된 제 2 게이트절연막, 셀의 폭방향에서 상기 플로팅게이트를 감싸고 상기 제 1, 제 2 불순물영역과 직교하도록 일방향성을 갖고 형성된 콘트롤게이트, 상기 콘트롤게이트를 제외한 영역상에 셀을 폭방향으로 격리시키도록 형성된 제 2 격리절연막, 상기 콘트롤게이트상에 형성된 캡절연막과, 상기 콘트롤게이트와 캡절연막의 양측면에 형성된 측벽스페이서를 포함하여 구성됨을 특징으로 한다.
상기와 같은 구성을 갖는 본 발명 반도체 메모리소자의 제조방법은 반도체기판에 일방향으로 일정폭을 갖도록 트렌치를 형성하는 공정, 상기 트렌치의 중앙 소정영역에 셀을 길이방향으로 격리시킬 제 1 격리절연막을 형성하는 동시에 상기 트렌치 측벽에 측벽절연막을 형성하는 공정, 상기 제 1 절연막 양측 트렌치의 반도체기판내와 상기 트렌치 일측의 돌출된 반도체기판내에 일방향으로 제 1, 제 2 불순물영역을 형성하는 공정, 상기 측벽절연막을 제거하는 공정, 상기 전면에 제 1 게이트절연막을 형성하는 공정, 상기 제 1 격리절연막과 상기 트렌치 일측의 돌출된 반도체기판에 걸치도록 그 사이에 일정패턴을 갖는 플로팅게이트를 형성하는 공정, 상기 제 2 불순물영역과 직교하는 방향으로 상기 플로팅게이트의 사이에 셀을 폭방향으로 격리시킬 제 2 격리절연막을 형성하는 공정, 상기 플로팅게이트상에 제 2 게이트절연막을 형성하는 공정, 상기 플로팅게이트를 감싸며 그 상부에 상기 제 1, 제 2 불순물영역과 직교하는 방향으로 콘트롤게이트를 형성하는 공정, 상기 콘트롤게이트상에 캡절연막을 형성하는 공정, 상기 콘트롤게이트 및 상기 캡절연막의 양측면에 측벽스페이서를 형성하는 공정을 포함하여 제조함을 특징으로 한다.
첨부 도면을 참조하여 본 발명 반도체 메모리소자 및 그의 제조방법을 설명하면 다음과 같다.
도 2a 내지 도 2e는 채널길이 방향에서의 본 발명 반도체 메모리소자의 제조방법을 나타낸 공정단면도이고, 도 3a 내지 도 3e는 채널폭 방향에서의 본 발명 반도체 메모리소자의 제조방법을 나타낸 공정단면도이다.
본 발명 반도체 메모리소자는 스택 게이트 플래쉬 이이피롬셀에 대한 것으로써, 셀의 길이방향 크기를 축소시키고, 또한 트렌치의 굴곡으로 인하여 부유게이트와 제어게이트의 접합면적을 증가시킨 것이다.
이와 같은 본 발명 반도체 메모리소자는 도 2e와 도 3e에 도시된 바와 같이 실리콘기판(31)에 일방향으로 넓은폭으로 트렌치영역(32)(도 2a참조)이 형성되어 있다. 그리고 트렌치영역(32) 중앙의 소정영역에 셀을 길이방향으로 격리하는 격리산화막(33b)이 있다.
그리고 상기 격리산화막(33b) 양측의 상기 트렌치영역(32)의 일측내에 일방향으로 메몰드레인영역(35a)이 형성되어 있고, 상기 트렌치영역(32) 사이의 돌출된 상기 실리콘기판(31)내에는 일방향을 갖고 소오스영역(35b)이 형성되어 있다.
그리고 상기 결과물 전면에 터널산화막(37)이 얇게 형성되어 있고, 상기 격리산화막(31)과 상기 트렌치영역(32)일측에 걸치도록 일정패턴을 갖는 플로팅게이트(38)가 형성되어 있다. 이때 채널은 상기 메몰드레인영역(35a)과 소오스영역(35b) 사이의 트렌치영역(32)측면에 수직으로 형성된다. 그리고 상기 소오스영역(35b)을 중심으로 대칭적으로 두 개의 셀이 형성된다.
그리고 상기 플로팅게이트(38)를 포함한 전면에 ONO(Oxide-Nitride-Oxide)구조의 인터폴리산화막(41)이 형성되어 있다.
그리고 셀의 폭방향에서 상기 플로팅게이트(38)를 감싸고 상기 메몰드레인영역(35a)과 소오스영역(35b)과 직교하도록 일방향성을 갖고 상기 플로팅게이트(38)상부에 콘트롤게이트(42)가 형성되어 있다.
그리고 상기 콘트롤게이트를 제외한 영역상에 셀을 폭방향으로 격리시키기 위해서 상기 메몰드레인영역(35a)과 소오스영역(35b)과 직교하는 방향으로 필드산화막(40)이 형성되어 있다.
그리고 상기 콘트롤게이트(42)상에 캡절연막(43)이 형성되어 있으며, 상기 콘트롤게이트(42)와 캡절연막(43)의 양측면에 측벽스페이서(44)가 형성되어 있다.
상기와 같이 구성된 본 발명 반도체 메모리소자는 먼저, 도 2a와 도 3a에 도시된 바와 같이 실리콘기판(31)에 일방향을 갖는 폭이 넓은 트렌치(Trench)영역(32)을 형성한다. 이때 트렌치영역(32)의 깊이는 채널길이가 된다.
도 2b와 도 3b에 도시한 바와 같이 실리콘기판(31) 전면에 산화막(도면에 도시되지 않았음)을 증착하고 전면에 감광막(34)을 도포한다. 그리고 노광 및 현상공정으로 트렌치영역(32)의 중앙 일영역상에만 감광막(34)막이 남도록 선택적으로 패터닝한다. 여기서 감광막(34)의 패터닝은 셀을 길이방향으로 격리시킬 부분만 남도록 하는 것이다.
이후에 패터닝된 감광막(34)을 마스크로 상기 산화막을 등방성식각한다. 이에 따라서 감광막(34)하부에는 셀을 길이방향으로 격리시키는 격리산화막(33b)이 형성되고, 부가적으로 트렌치영역(32) 측면의 실리콘기판(31)에는 측벽산화막(33a)이 형성 된다.
다음에 실리콘기판(31) 표면내에 고농도 N형 불순물영역을 주입한다. 이에 따라서 트렌치영역(32) 표면내에는 메몰드레인영역(35a)이 형성되고, 트렌치영역(32) 양측의 실리콘기판(31)에는 소오스영역(35b)이 일방향성을 갖고 형성된다.
이후에 도 2c에 도시한 바와 같이 감광막(34)을 제거한다. 그리고 전면에 제 1 질화막(36)을 증착한 후 사진식각 공정으로 격리산화막(33b)을 감싸도록 제 1 질화막(36)을 식각한다. 이후에 상기 제 1 질화막(36)을 마스크로 이방성식각해서 상기 측벽산화막(33a)을 제거한다.
도 2d와 도 3d에 도시한 바와 같이 제 1 질화막(36)을 제거한 후 상기 전면에 얇은 터널산화막(37)을 형성하고 전면에 제 1 폴리실리콘층(도면에는 도시되지 않았음)을 증착한다.
이후에 채널길이방향으로 일방향을 갖도록 상기 제 1 폴리실리콘층을 1차 사진식각하고, 채널폭방향으로 상기 제 1 폴리실리콘층을 2차 식각해서 소오스영역(35b)과 메몰드레인영역(35a)에 걸치도록 트렌치영역(32)의 일영역내에 플로팅게이트(38)를 형성한다. 이에 따라서 수직방향의 채널이 형성되고, 플로팅게이트(38)는 트렌치영역(38)을 따라서 굴곡을 이루고 있다.
그리고 상기 전면에 제 2 질화막(39)을 증착한 후에 제 2 질화막(39)을 이방성 식각한다. 이때 제 2 질화막(39)의 식각은 셀을 폭방향으로 격리시킬 부분의 실리콘기판(31)이 드러나도록 한다.
이후에 식각되고 남은 제 2 질화막(39)을 마스크로 드러난 실리콘기판(31)을 열산화하여 필드산화막(40)을 형성한다.
다음에 도 2e와 도 3e에 도시한 바와 같이 전면에 ONO(Oxide-Nitride-Oxide)구조의 인터폴리산화막(41)을 형성하고 인터폴리산화막(41) 상에 제 2 폴리실리콘층(도면에는 도시되지 않았음)과 고온저압증착(High temperature Low pressure Deposition)법으로 절연막을 증착한다.
이후에 소오스영역(35b)에 수직한 방향으로 상기 절연막을 패터닝해서 캡절연막(43)을 형성한다. 이후에 상기 캡절연막(43)에 자기 정렬(Self-Align)로 상기 제 2 폴리실리콘층을 식각해서 콘트롤게이트(42)를 형성한다. 콘트롤게이트(42)는 플로팅게이트(38)를 채널폭방향에서 감싸도록 형성된다. 이에 따라서 콘트롤게이트(42)와 플로팅게이트(38)간의 접합면적이 증가하여서 프로그램 특성이 향상된다.
이후에 전면에 산화막을 증착한 후에 이방성 식각해서 콘트롤게이트(42)와 캡절연막(43)의 채널폭방향의 양측면에 측벽스페이서(44)를 형성한다.
상기와 같이 제조되는 본 발명 반도체 메모리소자의 프로그램동작은 플로팅게이트와 메몰드레인영역에 고전압을 인가하여 채널에서 발생된 고온 열전자가 플로팅게이트로 주입되므로써 이루어진다. 이때 고온 열전자의 발생은 플로팅게이트에 걸리는 전압, 즉 커플링비에 의해 조절이 되는데 플로팅게이트에 많은 전압이 걸릴수록 열전자가 많이 발생되고 이들을 플로팅게이트로 주입하는 것이 쉬워진다. 따라서 본 발명에서는 커플링비의 증가로 프로그램 시 플로팅게이트에 걸리는 전압이 증가되어 프로그램 속도가 빨라지게 된다.
소거동작은 소오스영역의 정션으로 터널산화막을 통하여 파울러-노드하임 메카니즘으로 이루어지는데 본 발명에서는 두 개의 셀이 소오스영역을 중심으로 대칭을 이루므로 소오스영역을 공유하는 쌍을 이루는 셀은 동시에 소거된다.
상기와 같은 본 발명 반도체 메모리소자 및 그의 제조방법은 다음과 같은 효과가 있다.
첫째, 셀의 채널을 트렌치의 측면에 수직으로 형성하므로 셀을 고집적시킬 수 있다.
둘째, 트렌치로 인하여 플로팅게이트가 굴곡을 이루고, 또한 콘트롤게이트가 부유게이트를 감싸도록 구성되었으므로 플로팅게이트와 콘트롤게이트 사이의 접합 면적이 증가되어 커플링비가 증대된다. 이로인하여 프로그램효율 및 프로그램속도를 향상시킬 수 있다.
셋째, 셀의 길이방향 격리를 위한 격리산화막을 형성할 때 부가적으로 발생하는 측벽산화막을 이용하여 채널과 소오스영역과 메몰드레인영역을 격리시킬 수 있으므로 공정단계를 줄일 수 있다.
넷째, 메몰드레인영역을 사용하므로 셀간의 격리를 위해 사용되는 영역이 줄어들어 칩의 면적을 감소시킬 수 있다.
다섯째, 두 개의 셀이 소오스영역을 중심으로 마주보는 모양으로 한쌍을 이루므로 셀간의 격리를 위한 영역이 감소하게 되어 셀 크기를 줄이는 데 효과가 있다.

Claims (8)

  1. 반도체기판에 일방향으로 일정폭을 갖고 형성된 트렌치와,
    상기 트렌치의 중앙의 소정영역에 셀을 길이방향으로 격리시키도록 형성된 제 1 격리절연막,
    상기 제 1 격리절연막 양측의 상기 트렌치의 일측내 및 상기 트렌치 사이의 돌출된 반도체기판내에 일방향으로 메몰 형성된 제 1, 제 2 불순물영역,
    상기 전면에 형성된 제 1 게이트절연막,
    상기 제 1 격리절연막과 상기 돌출된 반도체기판의 일측에 걸쳐서 굴곡을 갖고 형성된 플로팅게이트,
    상기 플로팅게이트를 포함한 전면에 형성된 제 2 게이트절연막,
    셀의 폭방향에서 상기 플로팅게이트를 감싸고 상기 제 1, 제 2 불순물영역과 직교하도록 일방향성을 갖고 형성된 콘트롤게이트,
    상기 콘트롤게이트를 제외한 영역상에 셀을 폭방향으로 격리시키도록 형성된 제 2 격리절연막,
    상기 콘트롤게이트상에 형성된 캡절연막과,
    상기 콘트롤게이트와 캡절연막의 양측면에 형성된 측벽스페이서를 포함하여 구성됨을 특징으로 하는 반도체 메모리소자.
  2. 제 1 항에 있어서, 상기 제 1, 제 2 불순물영역 사이의 트렌치 측면에 채널이 형성됨을 특징으로 하는 반도체 메모리소자.
  3. 제 1 항에 있어서, 상기 제 2 불순물영역을 중심으로 두 개의 셀이 서로 대칭을 이루도록 구성됨을 특징으로 하는 반도체 메모리소자.
  4. 반도체기판에 일방향으로 일정폭을 갖도록 트렌치를 형성하는 공정,
    상기 트렌치의 중앙 소정영역에 셀을 길이방향으로 격리시킬 제 1 격리절연막을 형성하는 동시에 상기 트렌치 측벽에 측벽절연막을 형성하는 공정,
    상기 제 1 절연막 양측 트렌치의 반도체기판내와 상기 트렌치 일측의 돌출된 반도체기판내에 일방향으로 제 1, 제 2 불순물영역을 형성하는 공정,
    상기 측벽절연막을 제거하는 공정,
    상기 전면에 제 1 게이트절연막을 형성하는 공정,
    상기 제 1 격리절연막과 상기 트렌치 일측의 돌출된 반도체기판에 걸치도록 그 사이에 일정패턴을 갖는 플로팅게이트를 형성하는 공정,
    상기 제 2 불순물영역과 직교하는 방향으로 상기 플로팅게이트의 사이에 셀을 폭방향으로 격리시킬 제 2 격리절연막을 형성하는 공정,
    상기 플로팅게이트상에 제 2 게이트절연막을 형성하는 공정,
    상기 플로팅게이트를 감싸며 그 상부에 상기 제 1, 제 2 불순물영역과 직교하는 방향으로 콘트롤게이트를 형성하는 공정,
    상기 콘트롤게이트상에 캡절연막을 형성하는 공정,
    상기 콘트롤게이트 및 상기 캡절연막의 양측면에 측벽스페이서를 형성하는 공정을 포함하여 제조함을 특징으로 하는 반도체 메모리소자의 제조방법.
  5. 제 4 항에 있어서, 상기 측벽절연막 제거는 상기 측벽절연막과 식각선택성이 다른 식각저지막으로 상기 제 1 격리절연막을 감싼후에 제거함을 특징으로 하는 반도체 메모리소자의 제조방법.
  6. 제 4 항에 있어서, 상기 제 1 격리절연막과 상기 측벽절연막은 산화막을 사용함을 특징으로 하는 반도체 메모리소자의 제조방법.
  7. 제 5 항에 있어서, 상기 식각저지막은 질화막을 사용함을 특징으로 하는 반도체 메모리소자의 제조방법.
  8. 제 4 항에 있어서, 상기 제 2 격리절연막은 전면에 제 2 절연막을 증착하는 공정, 상기 셀의 폭방향으로 상기 플로팅게이트를 감싸도록 절연막을 패터닝하는 공정, 상기 절연막을 마스크로 상기 반도체기판을 열산화하는 공정을 포함하여 구성됨을 특징으로 하는 반도체 메모리소자의 제조방법.
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