JP2007194638A - 不揮発性メモリ装置及びその製造方法 - Google Patents
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Abstract
【課題】不揮発性メモリ装置を提供する。
【解決手段】半導体基板内に形成されたソース領域と、ソース領域と一部オーバーラップされるように形成されたゲート絶縁膜と、ソース領域とオーバーラップされる領域で電界を一定に形成させる構造を有し、ゲート絶縁膜の上部に形成されたフローティングゲートと、フローティングゲートの上部からフローティングゲートの一側壁に沿って絶縁されて形成されたコントロールゲートと、フローティングゲートとコントロールゲートとの間に介在されたゲート間絶縁膜及びコントロールゲートの他側と隣接して形成されたドレイン領域とを含む。
【選択図】図１Ａ
【解決手段】半導体基板内に形成されたソース領域と、ソース領域と一部オーバーラップされるように形成されたゲート絶縁膜と、ソース領域とオーバーラップされる領域で電界を一定に形成させる構造を有し、ゲート絶縁膜の上部に形成されたフローティングゲートと、フローティングゲートの上部からフローティングゲートの一側壁に沿って絶縁されて形成されたコントロールゲートと、フローティングゲートとコントロールゲートとの間に介在されたゲート間絶縁膜及びコントロールゲートの他側と隣接して形成されたドレイン領域とを含む。
【選択図】図１Ａ
Description
本発明は、不揮発性メモリ装置及びその製造方法に係り、さらに詳細には、より安定的に動作できる不揮発性メモリ装置及びその製造方法に関する。
半導体メモリ装置（ｓｅｍｉｃｏｎｄｕｃｔｏｒ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）は、データを保存しておいて必要な時に引き出して読み取り可能な記憶装置であって、大きくＲＡＭ（Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）とＲＯＭ（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｙ）とに分けることが出来る。ＲＡＭは、電源が切れれば保存されたデータが消滅する揮発性メモリ装置（ｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）であり、 ＲＯＭは、電源が切れても保存されたデータが消滅しない不揮発性メモリ装置（ｎｏｎｖｏｌａｔｉｌｅ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）である。不揮発性メモリ装置は、ＰＲＯＭ（Ｐｒｏｇｒａｍｍａｂｌｅ ＲＯＭ）、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ ＰＲＯＭ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ ＥＰＲＯＭ）、フラッシュメモリ装置（ｆｌａｓｈ ｍｅｍｏｒｙ ｄｅｖｉｃｅ）などを含む。
一方、不揮発性メモリ装置は、セルアレイ構造によってＮＡＮＤ型（ＮＡＮＤ ｔｙｐｅ）とＮＯＲ型（ＮＯＲ ｔｙｐｅ）とに区分される。ＮＡＮＤ型メモリ装置は、高集積化に有利な一方、ＮＯＲ型メモリ装置は、情報の処理速度がより速いという長所がある。しかし、チップサイズが次第に縮まるに従って、ＮＯＲ型メモリ装置もより集積度が上がるように形成することが必要になった。
そこで、特許文献１に記載されているようなスプリット（ｓｐｌｉｔ）ゲート型の不揮発性メモリ素子が提案された。スプリットゲート型の不揮発性メモリ装置は、ワードラインが、電子を有しているフローティングゲートの上部から一側壁に沿って形成された素子である。一方、デザインルールの減少によってスプリットゲート型の不揮発性メモリ装置でも集積度の減少が持続的に要求されている。
同時に、従来のスプリットゲート型の不揮発性メモリ装置の形成工程は、フローティングゲート、コントロールゲートなどをすべて形成した後、イオン注入してソース領域及びドレイン領域を形成する。したがって、コントロールゲートとフローティングゲートとの境界面やゲート間絶縁膜がイオン注入工程時に露出される。すなわち、高電圧が使われるイオン注入工程によってメモリ素子が損傷されて信頼度が低下するおそれがある。
メモリ素子の信頼度が低下すれば、不揮発性メモリ装置のプログラム及び消去動作が正常的に成り立たないこともある。
韓国特許公開２００１−００４２６８号
本発明が解決しようとする技術的課題は、より安定的に動作できる不揮発性メモリ装置を提供することである。
本発明が解決しようとする他の技術的課題は、より安定的に動作できる不揮発性メモリ装置の製造方法を提供することである。
本発明の技術的課題は、前述した技術的課題に制限されず、言及されていないさらなる技術的課題は、下記から当業者に明確に理解されるであろう。
前記技術的課題を解決するための本発明の一実施形態による不揮発性メモリ装置は、半導体基板内に形成されたソース領域と、前記ソース領域と一部オーバーラップされるように形成されたゲート絶縁膜と、前記ソース領域とオーバーラップされる領域で電界を一定に形成させる構造を有し、前記ゲート絶縁膜の上部に形成されたフローティングゲートと、前記フローティングゲートの上部から前記フローティングゲートの一側壁に沿って絶縁されて形成されたコントロールゲートと、前記フローティングゲートとコントロールゲートとの間に介在されたゲート間絶縁膜及び前記コントロールゲートの他側と隣接して形成されたドレイン領域とを含む。
前記技術的課題を解決するための本発明の他の実施形態による不揮発性メモリ装置は、半導体基板に第１方向に形成された共通ソース領域と、前記共通ソース領域と前記第１方向と交差する第２方向にそれぞれ一部オーバーラップされるように形成された第１及び第２ゲート絶縁膜と、前記第１及び第２ゲート絶縁膜の上部にそれぞれ形成され、前記共通ソース領域と隣接した一側面の曲率より他側面の曲率がさらに大きいように形成された第１及び第２フローティングゲートと、前記第１及び第２フローティングゲートの上部から前記共通ソース領域と反対方向に前記フローティングゲートの他側壁に沿ってそれぞれ絶縁されて形成された第１及び第２コントロールゲートと、前記第１及び第２フローティングゲート上に形成されて前記第１及び第２フローティングゲートと前記第１及び第２コントロールゲートとの間に介在される第１及び第２ゲート間絶縁膜及び前記第１及び第２コントロールゲートの他側と隣接してそれぞれ形成された第１及び第２ドレイン領域とを含む。
前記他の技術的課題を解決するための本発明の一実施形態による不揮発性メモリ装置の製造方法は、半導体基板上に第１開口部が一方向に延びて形成されたポリシリコンパターンを形成し、前記ポリシリコンパターンをマスクとして第１イオン注入工程を進行させて前記半導体基板内に共通ソース領域を形成し、前記ポリシリコンパターン上に前記第１開口部が埋め込まれるようにブロッキング膜を形成し、前記ブロッキング膜の一部をエッチングして、前記ポリシリコンパターンの一部上面及び前記第１開口部に埋め込まれたブロッキング膜をオープンする第２開口部を形成し、前記第２開口部によって表われ、第１開口部に埋め込まれたブロッキング膜によって両側に分離されたポリシリコンパターン上にそれぞれ第１及び第２ゲート間絶縁膜を形成し、前記ブロッキング膜を除去し、前記第１及び第２ゲート間絶縁膜をエッチングマスクとして前記ポリシリコンパターンをエッチングして第１及び第２フローティングゲートを形成し、前記第１及び第２フローティングゲート上に第１及び第２コントロールゲートを形成し、前記第１及び第２コントロールゲートの一側にドレイン領域を形成することを含む。
不揮発性メモリ素子及びその製造方法によれば、次のような効果を一つあるいはそれ以上発揮する。
第一に、ソース領域形成のためのイオン注入による不揮発性メモリ装置の損傷を減らすことができ、不揮発性メモリ装置の信頼性がより良くなる。
第二に、フローティングゲートをさらに小さくて正確にパターニングでき、より集積化された不揮発性メモリ装置を製造することが容易になる。
第三に、フローティングゲートでソース領域がオーバーラップされる領域の側面プロファイルの曲率が小さくなることによって、電界が一定に形成され、不揮発性メモリ装置がより安定的に動作する。
第四に、フローティングゲートとソース領域とがオーバーラップされる広さが広がることによって、フローティングゲートとソース領域との間に発生するキャパシタンス値が増加して、カップリング比が増加する。
本発明の利点及び特徴、そしてそれらの達成方法は、添付図面と共に詳細に後述されている実施形態を参照すれば、明確になる。しかし、本発明は、以下で開示される実施形態に限定されず、相異なる多様な形態で実現でき、単に本実施形態は本発明の開示を完全にし、当業者に発明の範ちゅうを完全に知らせるために提供され、本発明は請求項の範ちゅうにより定義されるだけである。したがって、いくつかの実施形態でよく知られた素子構造及びよく知られた技術は、本発明が曖昧に解釈されることを避けるために具体的に説明されていない。
以下、明細書全体にわたって同一参考符号は、同一構成要素を指称する。及び／またはは、言及されたアイテムのそれぞれ及び一つ以上のすべての組合わせを含む。
本明細書で使われた用語は、実施形態を説明するためのものであり、本発明を制限しようとするものではない。本明細書で、単数形は文句で特別に言及していない限り複数形も含む。明細書で使われる含む及び／または含むは、言及された構成要素、段階、動作及び／または素子は、一つ以上の他の構成要素、段階、動作及び／または素子の存在または追加を排除しない。
以下、図１Ａないし図４を参照して、本発明の一実施形態による不揮発性メモリ装置の構造及び動作について説明する。
まず、図１Ａ及び図１Ｂを参照して、本発明の一実施形態による不揮発性メモリ装置の構造を説明する。
図１Ａは、本発明の一実施形態による不揮発性メモリ装置のレイアウト図である。図１Ｂは、図１ＡをＡ−Ａ’線に沿って切り取った断面図である。
本発明の一実施形態による不揮発性メモリ装置は、フローティングゲート（ｆｌｏａｔｉｎｇ ｇａｔｅ）２２０、コントロールゲート（ｃｏｎｔｒｏｌ ｇａｔｅ）２５０、共通ソース領域２６０及びドレイン領域２７０を含む。
半導体基板１００は、シリコン基板、ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板、ガリウム砒素（ＧａＡｓ）基板、シリコンゲルマニウム（ＳｉＧｅ）基板、セラミック基板、石英基板、またはディスプレイ用ガラス基板などを含む。また、半導体基板１００は、主にＰ型基板を使って、図面には表示していないがその上部にＰ型エピ層（ｅｐｉｔａｘｉａｌ ｌａｙｅｒ）が成長された複層構造を使うことができる。
半導体基板１００上に形成された素子分離領域１１０は、活性（ａｃｔｉｖｅ）領域を定義する。
半導体基板１００の活性領域には、共通ソース領域２６０が形成されており、共通ソース領域２６０の一側には共通ソース領域２６０と一部オーバーラップされるように形成されたフローティングゲート２２０が形成されている。フローティングゲート２２０は、ポリシリコン、不純物がイオン注入されたポリシリコンまたは金属性導電膜などの伝導性物質からなる。
フローティングゲート２２０は、共通ソース領域２６０と一部オーバーラップされるように形成され、フローティングゲート２２０と共通ソース領域２６０とがオーバーラップされる領域で電界を一定に形成させる構造を有する。
すなわち、フローティングゲート２２０と共通ソース領域２６０とがオーバーラップされる領域の電界を一定に形成させるためには、第一に、フローティングゲート２２０と共通ソース領域２６０とがオーバーラップされる領域の幅が一定するように形成する。
第二に、フローティングゲート２２０の共通ソース領域２６０と隣接した一側面の曲率より反対側面の曲率がさらに大きいように形成する。ここで、共通ソース領域２６０と隣接した一側面の曲率は、０（すなわち、直角状）であってもよい。
一方、基板１００とフローティングゲート２２０との間には、ゲート絶縁膜２１０が形成されてフローティングゲート２２０と基板１００とを絶縁させる。
ゲート絶縁膜２１０は、プログラム動作時に共通ソース領域２６０とフローティングゲート２２０とをカップリングする役割を果たす。したがって、ゲート絶縁膜２１０は、プログラム動作の効率を高めるために誘電定数（ｋ）が高い物質を使うことができる。
例えば、ゲート絶縁膜２１０としては、窒化物（ｎｉｔｒｉｄｅ）、酸化窒化物（ｏｘｉｎｉｔｒｉｄｅ）、ｈｉｇｈ−ｋ物質などの単独またはこれらの組合わせを使うことができる。ここで、ゲート絶縁膜に使われうるｈｉｇｈ−ｋ物質としては、Ａｌ、Ｚｒ、Ｈｆ、Ｌａなどの酸化物、酸化窒化物またはこれらの組合わせなどがある。
ゲート絶縁膜２１０としては、ＭＴＯ（Ｍｉｄｄｌｅ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）のような単層薄膜を蒸着するか、熱酸化膜／ＭＴＯまたは熱酸化膜／ＳｉＯＮ／ＭＴＯで組合わせた多層薄膜を蒸着した後、Ｎ２０熱処理（ａｎｎｅａｌ）した絶縁膜を使うことができる。
また、ゲート絶縁膜２１０としては、酸化膜、窒化膜及び酸化膜が積層されたＯＮＯ（ｏｘｉｄｅ−ｎｉｔｒｉｄｅ−ｏｘｉｄｅ）積層膜を使うことができるが、この場合、ゲート絶縁膜２１０に使われる窒化膜にも電子を注入できるのでマルチレベルにセルを動作させることができ、メモリ集積度を増加させることが出来る。
フローティングゲート２２０の上部には、ゲート間絶縁膜２３０が形成されているが、フローティングゲート２２０側壁のゲート間絶縁膜２３０と合う部分にはチップ２３２を形成することが出来る。フローティングゲート２２０の一部を包みながら尖ったように形成されたチップ２３２は、その構造的な特性上、尖ったような部分に電界が集中され、電界が集中された部分を介して不揮発性メモリ素子２００の消去（ｅｒａｓｅ）動作時に低電圧でＦＮトンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ ｔｕｎｎｅｌｉｎｇ）が誘導される。
ゲート間絶縁膜２３０は、熱酸化膜で形成することが出来る。ゲート間絶縁膜２３０は、中央から両先端に行くほど厚さが薄くなるように形成され、中央部分の厚さが約２００〜１５００Åがなるように形成することが出来る。
コントロールゲート２５０は、フローティングゲート２２０の上部からフローティングゲート２２０の側壁に沿って基板１００まで延びて形成され、フローティングゲート２２０及び基板１００と絶縁されて形成される。フローティングゲート２２０とコントロールゲート２５０との間には、トンネリング絶縁膜２４０が形成されてコントロールゲート２５０とフローティングゲート２２０は、トンネリング絶縁膜２４０によって電気的に分離される。すなわち、コントロールゲート２５０とフローティングゲート２２０との間には、トンネリング絶縁膜２４０が介在されていて、不揮発性メモリ素子２００の消去動作時にフローティングゲート２２０に保存されている電子がＦＮトンネリングによってトンネリング絶縁膜２４０を通過してコントロールゲート２５０に放出される。
コントロールゲート２５０は、不揮発性メモリ素子２００のプログラムまたは読み取り（ｒｅａｄ）動作時にビットライン（ｂｉｔ ｌｉｎｅ）ＢＬｎのデータをセルに伝達するか、セルのデータをビットラインに伝達する役割を果たす。また、コントロールゲート２５０は、不揮発性メモリ素子２００の消去動作時に消去ゲート（ｅｒａｓｅ ｇａｔｅ）の役割を果たす。
ドレイン領域２７０は、基板１００上に位置したコントロールゲート２５０の他側に形成される。
本発明の一実施形態による不揮発性メモリ装置は、共通ソース領域２６０を中心に二個のメモリ素子２００が対称となるように形成されている。すなわち、二個のメモリ素子２００が一つの共通ソース領域２６０を共有するように形成されている。したがって、不揮発性メモリ装置の全体サイズを効果的に減少させることが出来る。
以下、図２を参照して従来技術と比べて、本発明の一実施形態による不揮発性メモリ装置が有する効果を説明する。
図２は、本発明の一実施形態による不揮発性メモリ装置の効果を説明するための図である。
図２の（ａ）は、本発明の一実施形態による不揮発性メモリ装置のフローティングゲートを表わした図であり、図２の（ｂ）は、従来の不揮発性メモリ装置のフローティングゲートを表わした図である。
フローティングゲート２２０、４２０で、共通ソース領域２６０と隣接した側面を第１側面２２２、４２２と言い、その他側面を第２側面２２４、４２４と言う。ここで、フローティングゲート２２０、４２０と共通ソース領域２６０とがオーバーラップされる領域の幅は、共通ソース領域２６０が延びた一方向に垂直の方向の幅を意味する。
図２の（ａ）を参照すれば、フローティングゲート２２０は、第１側面２２２の曲率より第２側面２２４の曲率がさらに大きいように形成される。ここで、第１側面２２２の曲率は、０であってもよい。したがって、フローティングゲート２２０と共通ソース領域２６０とがオーバーラップされる領域である領域Ｂの幅が一定となる。あるいは領域Ｂの幅が一定でないとしても所定の誤差範囲内で一定に形成される。したがって、フローティングゲート２２０と共通ソース領域２６０との間に電界が形成される時に、同一の広さと条件で形成されるために領域Ｂのいずれか部分でも均一な電界が形成される。
図２の（ｂ）を参照すれば、フローティングゲート４２０の両側面の角がラウンド状を有していることが分かる。これは通常的にエッチング工程などによってフローティングゲート４２０を形成する時に容易に発生する。
このような場合、第１側面４２の曲率と第２側面４２４の曲率とは、すべて大きな値を有する。したがって、フローティングゲート４２０と共通ソース領域２６０とがオーバーラップされる領域である領域Ｃの幅が一定しなくなり、これによりフローティングゲート４２０と共通ソース領域２６０とがオーバーラップされる領域の電界が一定に維持されない。
また、フローティングゲート２２０と共通ソース領域２６０とがオーバーラップされる領域の曲率が小さくなれば、曲率が大きい時より、フローティングゲート２２０と共通ソース領域２６０とがオーバーラップされる領域の広さを広くすることが出来る。二個のフローティングゲート２２０、４２０の間隔は、所定間隔以上を維持する。したがって、図２の（ａ）と図２の（ｂ）とで、それぞれ二個のフローティングゲート２２０、４２０間の最短距離Ｌが同一である場合、領域Ｂの広さは領域Ｃの広さより大きいことが分かる。
フローティングゲート２２０と共通ソース領域２６０とがオーバーラップされる領域の広さが広くなれば、フローティングゲート２２０と共通ソース領域２６０との間に発生するキャパシタンス値が増加してカップリング比が増加し、これによりプログラム及び消去動作を安定化させる。これについてはさらに詳しく後述する。
以下、図３及び図４を参照して、本発明の一実施形態による不揮発性メモリ装置の動作を説明する。
図３は、本発明の一実施形態による不揮発性メモリ装置の等価回路図であり、図４は、本発明の一実施形態による不揮発性メモリ装置の動作を説明するための図である。
図３及び図４を参照すれば、本発明の一実施形態による不揮発性メモリ装置は、二個の不揮発性メモリ素子２００が対を成して配列されている。このような一対の不揮発性メモリ素子２００は、ソースラインＳＬｎを共有する。また、ワードラインＷＬｎは、コントロールゲート２５０に連結されており、ビットラインＢＬｎは、それぞれの不揮発性メモリ素子２００のドレイン領域と連結されている。
プログラム動作時には、ソースラインＳＬｎに約１０Ｖ 程度の高電圧が印加され、ビットラインＢＬｎには、１Ｖ以下の電圧が印加されるか接地される。ワードラインＷＬｎには、しきい電圧より若干高い電圧が印加されるが、プログラム動作時に流れる電流を減らすためにゲートのターンオン（ｔｕｒｎ−ｏｎ）電圧である約１．８Ｖ程度の電圧が印加される。ソースラインＳＬｎに印加された高電圧がゲート絶縁膜２１０を介してフローティングゲート２２０にカップリングされて伝達され、フローティングゲート２２０にかかった電圧は、フローティングゲート２２０の側部と下部とに位置した基板表面に逆転層を形成する。そして、ワードラインＷＬｎに印加された電圧は、コントロールゲート２５０下部に位置した基板１００表面に逆転層を形成する。したがって、ドレイン領域２７０から共通ソース領域２６０に電子が移動しながら熱電子注入（ｈｏｔ ｅｌｅｃｔｒｏｎ ｉｎｊｅｃｔｉｏｎ）によってゲート絶縁膜２１０を通過してフローティングゲート２２０に電子が蓄積される。
消去動作時には、ソースラインＳＬｎとビットラインＢＬｎとに零電位が印加され、ワードラインＷＬｎに１１Ｖ以上の高電圧が印加され、これによりフローティングゲート２２０に蓄積された電子は、ワードラインＷＬｎの高電圧に引かれてＦＮトンネリングによってトンネリング絶縁膜２４０を通過してコントロールゲート２５０に移動する。
このとき、トンネリングを起こすコントロールゲート２５０の電圧を低下させるためにコントロールゲート２５０に隣接したフローティングゲート２２０の一側壁にチップ２３２を形成する。このようなフローティングゲート２２０の尖ったように形成されたチップ２３２には電界が集中するので、消去動作時にフローティングゲート２２０に蓄積された電子は、相対的に低い電圧によってチップ２３２の近所のトンネリング絶縁膜２４０を介してコントロールゲート２５０に移動する。
読み取り動作時には、ワードラインＷＬｎに１〜２Ｖ程度の電圧が印加され、ソースラインＳＬｎには接地電圧が印加され、ビットラインＢＬｎには０．４〜１Ｖ程度の電圧が印加される。またはこれと反対に、ワードラインＷＬｎに１〜２Ｖ程度の電圧が印加され、ソースラインＳＬｎには０．４〜１Ｖ程度の電圧が印加され、ビットラインＢＬｎには接地電圧が印加される。
したがって、フローティングゲート２２０に電子が蓄積されている場合、ドレイン領域２７０と共通ソース領域２６０との間にチャネルが誘起されなくて電流が流れない。一方、フローティングゲート２２０に電子が蓄積されていない場合、ドレイン領域２７０と共通ソース領域２６０との間にチャネルが誘起されて電流が流れる。このように、ドレイン領域２７０と共通ソース領域２６０との間に流れる電流を検出することによって、フローティングゲート２２０に電子が蓄積されたか否かを感知できる。すなわち、保存されたデータの読み取りが行われる。
以下、本発明の一実施形態による不揮発性メモリ装置のプログラムと消去動作とについてさらに詳しく説明する。
本発明の一実施形態による不揮発性メモリ素子２００のプログラム動作と消去動作との特性の差を調べるために不揮発性メモリ装置のキャパシタンスを模式化して図４に表わした。
このセルの全体キャパシタンス（Ｃｔｏｔａｌ）は、’Ｃｔｏｔａｌ＝Ｃｔ＋Ｃｃ＋Ｃｓ＋Ｃｉｐ’のように表われる。ここで、Ｃｔは、フローティングゲート２２０とコントロールゲート２５０との間に介在されたトンネリング絶縁膜２４０によるキャパシタンスであり、Ｃｃは、フローティングゲート２２０と基板１００との間に介在されたゲート絶縁膜２１０によるキャパシタンスである。また、Ｃｓは、フローティングゲート２２０とソース領域２６０との間に介在されたゲート絶縁膜２１０によるキャパシタンスであり、Ｃｉｐは、フローティングゲート２２０とコントロールゲート２５０との間に介在されたゲート間絶縁膜２３０によるキャパシタンスである。
本発明の不揮発性メモリ素子２００のカップリング比ｒは、次のようである。
ここで、Ｖｓは、ソース領域２６０に印加される電圧であり、Ｖｃは、コントロールゲート２５０に印加される電圧である。
プログラム動作時には、ソース領域２６０に印加される電圧Ｖｓがコントロールゲート２５０に印加される電圧Ｖｃに比べて非常に大きいので、すなわち、Ｖｓ＞＞Ｖｃなので、プログラム動作時のカップリング比ｒは、（Ｃｓ＋Ｃｃ）／Ｃｔｏｔａｌになる。
本発明の一実施形態による不揮発性メモリ素子２００は、フローティングゲート２２０とソース領域２６０とのカップリングによってプログラム動作が行われるので、カップリング比ｒが高いほどプログラムが良く行われる。すなわち、Ｃｓ及び／またはＣｃの値が大きいほどプログラムが良く行われる。一方、キャパシタンスは、上部電極及び下部電極の広さに比例する。
Ｃｓは、フローティングゲート２２０とソース領域２６０との間に介在されたゲート絶縁膜２１０によるキャパシタンスなので、フローティングゲート２２０とソース領域２６０とがオーバーラップされる領域のフローティングゲートが上部電極になる。したがって、フローティングゲート２２０とソース領域２６０とがオーバーラップされる領域の広さが大きくなるほどＣｓ値が大きくなる。本発明の一実施形態による不揮発性メモリ装置は、フローティングゲート２２０と共通ソース領域２６０とがオーバーラップされる領域の曲率を小さくすることによって、フローティングゲート２２０と共通ソース領域２６０とがオーバーラップされる領域の広さを可能な限り広く形成することが出来る。したがって、フローティングゲート２２０とソース領域２６０との間に発生するキャパシタンス値であるＣｓが増加し、カップリング比が増加する。すなわち、プログラム動作の特性がさらに良くなる。
消去動作時には、コントロールゲート２５０に印加される電圧Ｖｃがソース領域２６０に印加される電圧Ｖｓに比べて非常に大きい。すなわち、Ｖｓ＞＞Ｖｃなので、消去動作時のカップリング比ｒは、（Ｃｉｐ＋Ｃｔ）／Ｃｔｏｔａｌになる。
本発明の一実施形態による不揮発性メモリ装置は、フローティングゲート２２０に蓄積された電子がコントロールゲート２５０にＦＮトンネリングして消去動作が行われる。このとき、効率的に消去動作が起きるためには、フローティングゲート２２０とコントロールゲート２５０との間の電圧差が大きいほど良い。すなわち、カップリング比ｒが小さいほど消去が良く行われる。
本発明の一実施形態による不揮発性メモリ素子２００は、Ｃｓ値を増加することによって、Ｃｔｏｔａｌ値が増加する。したがって、カップリング比ｒが小くなり、消去動作が良く行われる。
図５Ａないし図１２Ｂは、本発明の一実施形態による不揮発性メモリ装置の製造方法を説明するための図である。
以下、図１Ａ、図１Ｂ、図５Ａないし図１２Ｂを参照して、本発明の一実施形態による半導体集積回路装置の製造方法について説明する。
図５Ａ及び図５Ｂを参照すれば、基板１００に素子分離領域１１０を形成して活性領域を定義する。素子分離領域は、ＬＯＣＯＳ（ＬＯＣａｌ Ｏｘｉｄａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ）方法を利用したＦＯＸ（Ｆｉｅｌｄ ＯＸｉｄｅ）またはＳＴＩ（Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）とすることが出来る。
引き続き、図６Ａ及び図６Ｂを参照すれば、活性領域上に絶縁膜層２１０ａ及びポリシリコンパターン２２０ａを形成する。
絶縁膜層２１０ａは、熱酸化膜（ｔｈｅｒｍａｌ ｏｘｉｄｅ）などで形成することができ、例えば、約３０〜１５０Åの厚さに形成することが出来る。
ポリシリコンパターン２２０ａは、絶縁膜層２１０ａ上にポリシリコン層を約５００〜２０００Åの厚さに蒸着した後、絶縁膜層２１０ａをエッチング停止膜としてポリシリコン層の一部をエッチングして形成する。このとき、ポリシリコンパターン２２０ａには、一方向に延びた第１開口部２２５を形成する。
引き続き、図６Ａ及び図７を参照すれば、ポリシリコンパターン２２０ａをマスクとして第１開口部２２５内に第１イオン注入工程を進行させて半導体基板１００内に共通ソース領域２６０を形成する。
ここで、形成しようとする不揮発性メモリ素子がＮ型トランジスタである場合、共通ソース領域２６０は、Ｎ型不純物を注入して形成する。Ｎ型不純物は例えば、燐（Ｐ）または砒素（Ａｓ）などを含む。一方、形成しようとする不揮発性メモリ素子がＰ型トランジスタである場合、共通ソース領域２６０は、Ｐ型不純物を注入して形成する。Ｐ型不純物は例えば、硼素（Ｂ）、硼素弗化物（ＢＦ２、ＢＦ３）、インジウム（Ｉｎ）などを含む。
このように、共通ソース領域２６０を形成するための第１イオン注入工程を不揮発性メモリ素子製造工程の前段で進行すれば、高い電圧で進行されるイオン注入工程によって不揮発性メモリ素子が損傷を受けて、セル特性が低下され、信頼性が低くなることを防止できる。
引き続き、図６Ａ及び図８を参照すれば、ポリシリコンパターン２２０ａ上にブロッキング膜３１０ａを形成する。ブロッキング膜３１０ａは、窒化膜などを含む。このとき、ブロッキング膜３１０ａは、第１開口部２２５を埋め込むようにポリシリコンパターン２２０ａの上部に形成する。
引き続き、図９Ａ及び図９Ｂを参照すれば、ブロッキング膜３１０の一部をエッチングしてポリシリコンパターン２２０ａの一部上面及び第１開口部２２５に埋め込まれたブロッキング膜３１０をオープンする第２開口部３１２を形成する。このとき、第２開口部３１２は、第１開口部２２５に埋め込まれたブロッキング膜３１０が第２開口部３１２の中心に来るように形成する。また、第２開口部３１２は、第１開口部２２５を埋め込むブロッキング膜３１０及びポリシリコンパターン２２０ａの一部までオーバーエッチングして形成する。例えば、ポリシリコンパターン２２０ａの高さが約７００〜１２００Åである場合、約５０〜２００Å程度オーバーエッチングできる。
引き続き、第２イオン注入工程を進行できる。第２イオン注入工程は、第２開口部３１２によって表われたポリシリコンパターン２２０ａの一部上面に進行できる。第２イオン注入工程は、メモリ素子のしきい電圧を調節するために半導体基板１００内にイオンをドーピングできる。または、後続工程でポリシリコンパターン２２０ａ上にゲート間絶縁膜が形成され易いようにポリシリコンパターン２２０ａ上にイオンをドーピングできる。
引き続き、図９Ａ及び図１０を参照すれば、第２開口部３１２によって表われ、第１開口部２２５に埋め込まれたブロッキング膜３１０によって両側に分離されたポリシリコンパターン２２０ａ上にそれぞれゲート間絶縁膜２３０を形成する。ゲート間絶縁膜２３０は、熱酸化（ｔｈｅｒｍａｌ ｏｘｉｄａｔｉｏｎ）工程を進行させてポリシリコンパターン２２０ａ上に酸化膜を育てるようにして形成するが、中央から両先端に行くほど厚さが薄くなるように形成する。
ゲート間絶縁膜２３０は、後続するエッチング工程に対するエッチング防止膜としての役割を果たす。ゲート間絶縁膜２３０を形成するために、ポリシリコンパターン２２０ａの上部を熱酸化すれば、ゲート間絶縁膜２３０の下端縁部がラウンド（ｒｏｕｎｄ）するように形成されるが、これと対応してポリシリコンパターン２２０ａの上面にはチップ２３２が形成される。前述したように、チップ２３２は、消去動作のためのトンネリング電圧の大きさを低下させる役割をするので、工程条件によってはチップ２３２の形成工程を除外することもある。
引き続き、図１０及び図１１を参照すれば、ブロッキング膜３１０を除去する。
すなわち、ポリシリコンパターン２２０ａの上部のブロッキング膜３１０及び第１開口部２２５内に埋め込まれたブロッキング膜３１０を除去する。ブロッキング膜３１０を除去する時は、湿式エッチングで除去でき、例えば、燐酸ストリップ工程（ｓｔｒｉｐ ｐｒｏｃｅｓｓ）で除去できる。
第１開口部２２５内に埋め込まれたブロッキング膜３１０を除去すれば、ポリシリコンパターン２２０ａが二個の分離されたポリシリコンパターン２２０ａに分離される。このとき、それぞれのポリシリコンパターン２２０ａの向い合う側面のプロファイルは、第１開口部２２５の側面プロファイルと同じなので、曲率が小さい。
引き続き、図１２Ａ及び図１２Ｂを参照すれば、二個のゲート間絶縁膜２３０をエッチングマスクとしてポリシリコンパターン２２０ａをエッチングすることによって、二個のフローティングゲート２２０を形成する。このとき、例えば、乾式エッチング方式を利用できる。
ポリシリコンパターン２２０ａをエッチングしてフローティングゲート２２０を形成する時、ポリシリコンパターン２２０ａで共通ソース領域２６０と隣接する面の反対側のポリシリコンが除去される。このとき、ポリシリコンが除去されながら共通ソース領域２６０と隣接する面の反対側の角がラウンドされる。したがって、共通ソース領域２６０と反対側のフローティングゲート２２０の側面プロファイルが所定の曲率を有する。
本発明の一実施形態による不揮発性メモリ装置の製造方法によれば、二個のフローティングゲート２２０を一つのパターンでパターニングする。二個のフローティングゲート２２０が第１開口部２２５によって分離されているためである。メモリ装置の集積化により小さなパターンを正確にパターニングすることが重要になっている。したがって、二個のフローティングゲート２２０を一回にパターニングすることによって、集積化されたメモリ装置を製造することがより容易になる。
引き続き、再び図１Ａ及び図１Ｂを参照すれば、フローティングゲート２２０上にコントロールゲート２５０を形成し、コントロールゲートの一側にドレイン領域２７０を形成して不揮発性メモリ装置を完成する。
具体的に説明すれば、基板１００上にトンネリング絶縁膜層とコントロールゲート用の導電膜とをコンフォーマル（ｃｏｎｆｏｒｍａｌ）に順次に形成する。ここで、トンネリング絶縁膜層は、熱酸化工程によって約７０〜１５０Åの厚さの酸化膜に形成できる。トンネリング絶縁膜層は、窒化膜（ｎｉｔｒｉｄｅ）、酸化窒化膜（ｏｘｉｎｉｔｒｉｄｅ）、ｈｉｇｈ−ｋ物質などの単独または積層構造を含む。また、トンネリング絶縁膜層として、ＭＴＯのような単層薄膜または熱酸化膜／ＭＴＯまたは熱酸化膜／ＳｉＯＮ／ＭＴＯを組合わせた多層薄膜またはこのような多層薄膜を蒸着した後、Ｎ２０熱処理した絶縁膜を使うこともできる。
また、コントロールゲート用の導電膜は、ＬＰＣＶＤ（Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｃｈｅｍｉｃａｌ Ｖａｐｏｒ Ｄｅｐｏｓｉｔｉｏｎ）工程によって約１０００〜３０００Åの厚さに形成できる。ここで、コントロールゲート用の導電膜としては、ポリシリコン、不純物がイオン注入されたポリシリコンまたは金属性導電膜を使うことができる。ここで、金属性導電膜としては、ＴａＮ、ＮｉＴａ、Ｔｉ、ＴｉＮ、Ｔａ、Ｗ、ＷＮ、Ｈｆ、Ｎｂ、Ｍｏ、ＲｕＯ２、Ｍｏ２Ｎ、Ｉｒ、Ｐｔ、Ｃｏ、Ｃｒ、ＲｕＯ、Ｍｏ２Ｎ、ＷＮｘ及びこれらの組合わせからなる物質を使うことができる。また、コントロールゲート用の導電膜としては、ポリシリコン及びシリサイドの積層膜を使うことができる。ここで、シリサイド上に反射防止膜（ＡＲＬ）をさらに積層することもできる。
引き続き、エッチングマスク（図示せず）を使ってコントロールゲート用の導電膜及びトンネリング絶縁膜層をエッチングしてフローティングゲート２２０の上部からフローティングゲート２２０の側壁に沿って基板１００まで延びたコントロールゲート２５０及びトンネリング絶縁膜２４０を形成する。
引き続き、熱処理工程が進行される。熱処理工程を進行させれば、共通ソース領域２６０が拡張されてフローティングゲート２２０領域と一部オーバーラップされる。ここで、熱処理工程は、前述した工程のうちどこにでも追加することが出来る。一方、本発明の一実施形態による不揮発性メモリ装置の製造方法によれば、共通ソース領域２６０を不揮発性メモリ装置形成段階の前段で形成するので、別に熱処理工程を進行させなくても、不揮発性メモリ装置を形成するための各工程で加えられる熱によって拡散される。
引き続き、高濃度不純物をイオン注入してコントロールゲート２５０の一側壁に整列されるように基板１００内にドレイン領域２７０を形成する。このとき、形成しようとする不揮発性メモリ素子がＮ型トランジスタである場合、共通ソース領域２６０は、Ｎ型不純物を注入して形成する。Ｎ型不純物は、燐（Ｐ）または砒素（Ａｓ）などを含む。
一方、形成しようとする不揮発性メモリ素子がＰ型トランジスタである場合、共通ソース領域２６０は、Ｐ型不純物を注入して形成する。Ｐ型不純物は、硼素（Ｂ）、硼素弗化物（ＢＦ２、ＢＦ３）、インジウム（Ｉｎ）などを含む。ドレイン領域２７０も後続熱処理を通じてコントロールゲート２５０下に拡張することが出来る。
引き続き、全面に層間絶縁膜を積層して平坦化した後、ビットラインコンタクトホールを形成し、その上に金属などの導電膜を積層してパターニングしてビットラインコンタクト及びビットラインを形成する工程などの通常的工程をさらに行うことが出来る。
本発明の一実施形態による不揮発性メモリ装置の製造方法では、共通ソース領域２６０を形成するための第１イオン注入工程を不揮発性メモリ素子２００の製造工程の前段で進行する。したがって、高い電圧で進行されるイオン注入工程によって不揮発性メモリ素子２００が損傷を受けて、セル特性が低下され、信頼性が低下することを防止できる。
すなわち、本発明の一実施形態による不揮発性メモリ装置は、共通ソース領域２６０を形成するための第１イオン注入工程をコントロールゲート２５０、フローティングゲート２２０及びゲート間絶縁膜２３０が形成される以前である不揮発性メモリ素子２００の製造工程の前段で進行するために、より信頼性が良くなった不揮発性メモリ素子２００を形成できる。
また、本発明の一実施形態による不揮発性メモリ装置の製造方法によれば、二個のフローティングゲート２２０を一つのパターンでパターニングする。二個のフローティングゲート２２０が第１開口部２２５によって分離されているためである。したがって、二個のフローティングゲート２２０をそれぞれパターニングするより、フローティングゲートパターンを形成することが容易になる。すなわち、より小さなメモリ装置をさらに正確に形成することができ、メモリ装置をさらに小さく集積するように製造できる。
以上、添付された図面を参照して、本発明の実施形態を説明したが、当業者ならば本発明がその技術的思想や必須な特徴を変更せず、他の具体的な形態に実施されるということを理解できるであろう。したがって、前述した実施形態は、あらゆる面で例示的なものであり、限定的ではないということを理解しなければならない。
本発明に適用される素子は、高集積回路半導体素子、プロセッサ、ＭＥＭ’ｓ（Ｍｉｃｒｏ Ｅｌｅｃｔｒｏ Ｍｅｃｈａｎｉｃａｌ）素子、光電子（ｏｐｔｏｅｌｅｃｔｒｏｎｉｃ）素子、ディスプレイ素子（ｄｉｓｐｌａｙ ｄｅｖｉｃｅ）などに使用することが出来る。
１００：半導体基板
１１０：素子分離領域
２００：不揮発性メモリ素子
２１０：ゲート絶縁膜
２２０：フローティングゲート
２２２：第１側面
２２４：第２側面
２２５：第１開口部
２３０：ゲート間絶縁膜
２３２：チップ
２４０：トンネリング絶縁膜
２５０：コントロールゲート
２６０：共通ソース領域
２７０：ドレイン領域
３１０：ブロッキング膜
３１２：第２開口部
１１０：素子分離領域
２００：不揮発性メモリ素子
２１０：ゲート絶縁膜
２２０：フローティングゲート
２２２：第１側面
２２４：第２側面
２２５：第１開口部
２３０：ゲート間絶縁膜
２３２：チップ
２４０：トンネリング絶縁膜
２５０：コントロールゲート
２６０：共通ソース領域
２７０：ドレイン領域
３１０：ブロッキング膜
３１２：第２開口部
Claims (18)
- 半導体基板内に形成されたソース領域と、
前記ソース領域と一部オーバーラップされるように形成されたゲート絶縁膜と、
前記ソース領域とオーバーラップされる領域で電界を一定に形成させる構造を有し、前記ゲート絶縁膜の上部に形成されたフローティングゲートと、
前記フローティングゲートの上部から前記フローティングゲートの一側壁に沿って絶縁されて形成されたコントロールゲートと、
前記フローティングゲートとコントロールゲートとの間に介在されたゲート間絶縁膜と、
前記コントロールゲートの他側と隣接して形成されたドレイン領域と、を含むことを特徴とする不揮発性メモリ装置。 - 前記フローティングゲートは、前記ソース領域と隣接した一側面の曲率より反対側面の曲率がさらに大きいことを特徴とする請求項１に記載の不揮発性メモリ装置。
- 前記フローティングゲートの前記ソース領域と隣接した一側面の曲率が、０であることを特徴とする請求項１または２に記載の不揮発性メモリ装置。
- 前記フローティングゲートと前記ソース領域とがオーバーラップされる領域の幅が一定したことを特徴とする請求項１に記載の不揮発性メモリ装置。
- 前記ゲート間絶縁膜は、中央から両先端に行くほど厚さが薄くなることを特徴とする請求項１に記載の不揮発性メモリ装置。
- 半導体基板に第１方向に形成された共通ソース領域と、
前記共通ソース領域と前記第１方向と交差する第２方向とにそれぞれ一部オーバーラップされるように形成された第１及び第２ゲート絶縁膜と、
前記第１及び第２ゲート絶縁膜の上部にそれぞれ形成され、前記共通ソース領域と隣接した一側面の曲率より他側面の曲率がさらに大きいように形成された第１及び第２フローティングゲートと、
前記第１及び第２フローティングゲートの上部から前記共通ソース領域と反対方向に前記フローティングゲートの他側壁に沿ってそれぞれ絶縁されて形成された第１及び第２コントロールゲートと、
前記第１及び第２フローティングゲート上に形成されて前記第１及び第２フローティングゲートと前記第１及び第２コントロールゲートとの間に介在される第１及び第２ゲート間絶縁膜と、
前記第１及び第２コントロールゲートの他側と隣接してそれぞれ形成された第１及び第２ドレイン領域と、を含むことを特徴とする不揮発性メモリ装置。 - 前記第１及び第２フローティングゲートの前記共通ソース領域と隣接した一側面の曲率が、０であることを特徴とする請求項６に記載の不揮発性メモリ装置。
- 前記第１及び第２フローティングゲートと前記共通ソース領域とがオーバーラップされる領域の幅が一定したことを特徴とする請求項６または７に記載の不揮発性メモリ装置。
- 前記第１及び第２ゲート間絶縁膜は、中央から両先端に行くほど厚さが薄くなることを特徴とする請求項６に記載の不揮発性メモリ装置。
- 半導体基板上に第１開口部が一方向に延びて形成されたポリシリコンパターンを形成し、
前記ポリシリコンパターンをマスクとして第１イオン注入工程を進行させて前記半導体基板内に共通ソース領域を形成し、
前記ポリシリコンパターン上に前記第１開口部が埋め込まれるようにブロッキング膜を形成し、
前記ブロッキング膜の一部をエッチングして、前記ポリシリコンパターンの一部上面及び前記第１開口部に埋め込まれたブロッキング膜をオープンする第２開口部を形成し、
前記第２開口部によって表われ、第１開口部に埋め込まれたブロッキング膜によって両側に分離されたポリシリコンパターン上にそれぞれ第１及び第２ゲート間絶縁膜を形成し、
前記ブロッキング膜を除去し、
前記第１及び第２ゲート間絶縁膜をエッチングマスクとして前記ポリシリコンパターンをエッチングして第１及び第２フローティングゲートを形成し、
前記第１及び第２フローティングゲート上に第１及び第２コントロールゲートを形成し、
前記第１及び第２コントロールゲートの他側に第１及び第２ドレイン領域を形成することを含むことを特徴とする不揮発性メモリ装置の製造方法。 - 前記第２開口部の形成は、前記第１開口部を埋め込むブロッキング膜及び前記ポリシリコンパターンの一部までオーバーエッチングして形成することを特徴とする請求項１０に記載の不揮発性メモリ装置の製造方法。
- 前記第１及び第２ゲート間絶縁膜は、中央から両先端に行くほど厚さが薄くなるように形成することを特徴とする請求項１０に記載の不揮発性メモリ装置の製造方法。
- 前記第１及び第２ゲート間絶縁膜を形成した後、酸化工程を進行させて前記第１及び第２フローティングゲートの側面及び半導体基板上に第１及び第２トンネリング絶縁膜を形成することをさらに含むことを特徴とする請求項１０に記載の不揮発性メモリ装置の製造方法。
- 前記基板に第１及び第２ゲート間絶縁膜を形成する前に、第２イオン注入工程を進行させることをさらに含むことを特徴とする請求項１０に記載の不揮発性メモリ装置の製造方法。
- 前記第２イオン注入工程により前記メモリ素子のしきい電圧を調節することを特徴とする請求項１４に記載の不揮発性メモリ装置の製造方法。
- 前記第２イオン注入工程によりポリシリコンパターン上にイオンをドーピングして第１及び第２ゲート間絶縁膜が形成され易いようにすることを特徴とする請求項１４に記載の不揮発性メモリ装置の製造方法。
- 前記第１及び第２フローティングゲート上に第１及び第２コントロールゲートを形成した後、熱工程を進行させることをさらに含むことを特徴とする請求項１０に記載の不揮発性メモリ装置の製造方法。
- 前記ブロッキング膜は、窒化膜であることを特徴とする請求項１に記載の不揮発性メモリ装置の製造方法。
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