KR20040022356A - 불휘발성 메모리 장치의 게이트 전극 제조 방법 - Google Patents
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Abstract
불휘발성 메모리 장치의 게이트 전극 제조 방법이 개재되어 있다. 상기 제조 방법은 먼저, 기판 상에 형성된 도전층 상에 마스크층을 형성한다. 상기 마스크층의 일부를 제1식각함으로서 상기 도전층이 노출되지 않고, 수직적 프로파일을 갖는 제1마스크 패턴을 형성한다. 상기 제1식각되지 않는 마스크층을 제2식각함으로서 상기 도전층을 노출시키는 제2마스크 패턴을 형성한다. 그리고, 상기 제2마스크 패턴이 형성된 도전층을 니트로 플로라이드계 및 산소계 식각가스를 이용하여 제3식각함으로서 상기 기판이 노출되지 않고 예리한 팁을 갖는 플로팅 게이트를 포함하는 불휘발성 메모리 장치의 게이트 전극을 형성할 수 있다.
Description
본 발명은 반도체 장치의 제조방법에 관한 것으로, 보다 상세하게는 플래쉬 메모리 소자와 로직 소자가 병합된 불휘발성 메모리 장치의 게이트 전극의 제조 방법에 관한 것이다.
반도체 메모리 장치는 DRAM(dynamic random access memory) 및 SRAM(static random access memory)과 같이 시간이 지남에 따라 데이터를 잃어버리는 휘발성(volatile)이면서 데이터의 입·출력이 빠른 RAM 제품과, 한번 데이터를 입력하면 그 상태를 유지할 수 있지만 데이터의 입·출력이 느린 ROM(read only memory) 제품으로 크게 구분할 수 있다. 이러한 ROM 제품 중에서, 전기적으로 데이터의 입·출력이 가능한 EEPROM(electrically erasable and programmable ROM) 또는 플래쉬 메모리에 대한 수요가 늘고 있다.
또한, 최근에는 제품의 특성 및 사용자의 요구에 따라 하나의 칩 내에 다양한 구조의 반도체 제품을 병합하여 제조함으로써 부가 가치를 높이고 있다. 그 대표적인 예로, DRAM 셀과 로직 소자가 병합되어 있는 MDL(merged DRAM & Logic) 장치나 플래쉬 메모리 소자와 로직 소자가 병합되어 있는 MFL(merged flash & logic) 장치를 들 수 있다.
통상적으로 플래시 메모리 셀의 프로그램 동작은, 컨트롤 게이트에 인가된 양(positive)의 전압이 플로팅-게이트에 커플링되어 파울러 노드하임(Fowler- Nordheim; 이하 "F-N"이라 한다) 터널링(tunneling) 또는 핫-캐리어 주입(hot-carrier injection)에 의해 기판으로부터 전자들이 터널 산화막을 거쳐 상기 플로팅 게이트 내로 포획(capture)되는 것을 원리로 한다. 이와 반대로, 소거(erase) 동작은 컨트롤 게이트에 인가된 음(negative)의 전압에 의해 플로팅 게이트 내의 전자들이 기판으로 빠져나가는 것을 원리로 한다. 상술한 프로그램 동작시 컨트롤 게이트에 인가된 전압에 의해 플로팅 게이트로 커플링되는 전압의 비율을 커플링 계수(coupling ratio)라 하며, 상기 커플링 계수가 높을수록 제품의 속도 및 성능이 향상된다.
미국 특허 제6,171,906호 (Chia-ta Hesieh et, al) 및 제2002-011,608호 (Dana Lee et, al)에서는 반도체 기판(10) 상에 산화막(12), 폴리실리콘층(14) 및 실리콘 질화막을 순차적으로 증착한 후 상기 실리콘 질화막 소정의 영역을 패터닝하여 질화막 패턴(16)을 형성하고, 상기 질화막 패턴을 식각마스크로 이용하여 폴리실리콘층을 식각함으로서 팁(TIP)을 갖는 플로팅 게이트를 형성하는 것을 특징으로 한다.
그러나, 상기와 같은 방법으로 0.18㎛ 이하급의 디자인-룰을 갖는 불휘발성 메모리 장치의 플로팅 게이트를 형성할 때 상기 질화막 패턴(16)의 측벽은 도 1a에 도시된 바와 같이 슬러프(S)하게 형성된다. 이로 인해 상기 플로팅 게이트용 폴리실리콘(F-ploy)의 슬러프 식각 및 주변 영역의 필드 산화막이 식각되지 않는 식각공정을 모두 만족하는 공정 조건 이루어지지 않는다.
따라서, 상기 도 1b에 도시된 바와 같이 상기 폴리실리콘(F-ploy) 측벽의 형상이 수직적으로 형성되어 상기 플로팅 게이트(14a)의 데이터 소거시 F-N 터널링의 효과가 감소하고, 프로그램 효율이 감소되어 커플링 계수가 낮아지게 되게 때문에불휘발성 메모리 장치의 전체적인 효율성을 감소시키는 문제점이 발생한다.
따라서, 본 발명의 목적은 플래쉬 메모리 소자와 로직 소자가 병합된 불휘발성 메모리 장치에 있어서 게이트용 도전층의 에지 부분이 예리한 팁 형상을 갖는 플로팅 게이트를 포함하는 게이트 전극의 형성 방법을 제공하는데 있다.
도 1a 내지 도 1b는 종래의 불휘발성 메모리 장치의 플로팅 게이트를 설명하기 위한 단면도이다.
도 2a 내지 도 2j는 본 발명의 실시예에 의한 불휘발성 메모리 장치의 게이트 전극의 제조 방법을 설명하기 위한 단면도들이다.
도 3a 내지 도 3k는 도 2j의 게이트 구조물이 적용되는 불휘발성 메모리 장치의 제조 방법을 나타내는 단면도들이다.
<도면의 주요 부분에 대한 부호의 설명>
100 : 반도체 기판102 : 게이트 산화막
104 : 제1도전층106 : 질화막
108 : 버퍼 산화막110 : 마스크층
112 : 포토레지스트 패턴114 : 스페이서용 산화막
116 : 열 산화막118 : 불순물 도핑영역
120 : 제2도전층
상기 목적을 달성하기 위한 본 발명의 게이트 전극의 형성 방법은,
기판 상에 형성된 도전층 상에 마스크층을 형성하는 단계;
상기 마스크층의 일부를 제1식각함으로서 상기 도전층이 노출되지 않고, 수직적 프로파일을 갖는 제1마스크 패턴을 형성하는 단계;
상기 제1식각되지 않는 마스크층을 제2식각함으로서 상기 도전층을 노출시키는 제2마스크 패턴을 형성하는 단계; 및
상기 제2마스크 패턴이 형성된 도전층을 니트로 플로라이드계 및 산소계 식각가스를 이용하여 제3식각함으로서 상기 기판이 노출되지 않고 예리한 팁을 갖는 플로팅 게이트를 형성하는 것을 포함하고 있다.
따라서, 상기와 같은 방법으로 형성된 플로팅 게이트는 트랜지스터의 전기적 인 특성을 향상시켜 비휘발성 메모리 장치의 프로그램 입력 및 제거의 효율성을 극대화시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
도 2a 내지 도 2j는 본 발명의 실시예에 의한 불휘발성 메모리 장치의 플로팅게이트 제조 방법을 설명하기 위한 단면도들이다.
실리콘과 같은 반도체 기판 상에 소자분리 공정을 통해 필드 산화막을 형성함으로써, 상기 반도체 기판을 셀 영역과 주변 영역으로 구분할 수 있다. 그리고, 상기 소자분리 공정은 바람직하게는, 셸로우 트렌치 소자분리(shallow trench isolation; STI)를 사용한다. 또한, 실리콘 부분산화(Local oxidation of silicon; LOCOS) 공정이나 개량된 LOCOS 공정을 이용할 수 있음은 물론이다.
도 2a 내지 2b를 참조하면, 상기 반도체 기판(100) 상에 실리콘 산화막 또는 실리콘 옥시나이트라이드막(oxynitride)을 성장시켜 셀 트랜지스터의 게이트 산화막(예컨대, 터널 산화막)(102)을 형성한다. 상기 게이트 산화막(102)은 약 70 내지 100Å, 바람직하게는 약 80Å의 두께로 형성한다.
상기 게이트 산화막(102) 상에 플로팅 게이트로 사용될 제1도전층(104)을 저압 화학 기상 증착(LPCVD) 방법에 의해 약 600∼1000Å, 바람직하게는 약 800Å의 두께로 형성한다. 상기 제1도전층(104)은 통상의 도핑 방법인 POCl3확산, 이온주입, 또는 인-시튜 도핑에 의해 고농도의 N형 불순물로 도핑된다.
이어서, 상기 제1도전층(104) 상에 질화막을(106)을 약 3000 내지 5000Å의 두께로 형성한다. 바람직하게는 약 4000Å의 두께로 형성한다.
상기 질화막(106) 상에 버퍼 산화막(108)을 열적 산화 또는 플라즈마-증대 화학 기상 증착(plasma-enhanced chemical vapor deposition; PE-CVD)방법을 이용하여 약 1500Å의 두께를 갖도록 형성한다.
임의로, 상기 버퍼 산화막(108) 상에 후속하는 사진식각 공정을 원활하게 수행하기 위하여 CVD 방법에 의해 반사 방지막을 형성할 수 있다. 이러한 반사 방지막은 사진식각 공정시 하부 층으로부터 빛이 반사되는 것을 방지하는 역할을 하여 포토레지스트 패턴의 형성을 용이하게 하는 역할을 한다.
그리고, 상기 버퍼 산화막(108)상에 포토레지스트를 스핀 코팅법에 의해 도포하여 포토레지스트막(도시 안됨)을 형성한다. 다음에, 포토 마스크를 사용하여 상기 포토레지스트 막을 노광 및 현상함으로서 플로팅 게이트의 레이아웃을 정의하는 포토레지스트 패턴(112)을 형성한다.
도 2b를 참조하면, 상기 포토레지스트 패턴(112)이 형성된 버퍼 산화막(108) 및 질화막(106)을 CF4및 O2식각 가스를 이용하여 순차적으로 제1식각함으로서 상기 도 2b에 나타난 바와 같이 상기 질화막이 약 100Å정도 남는 제1마스크 패턴(110a)을 형성한다. 상기 제1식각 공정은 ICP(Inductively-coupled plasma)식각 챔버 내에 CF4및 O2식각 가스를 주입하여 상기 제1마스크 패턴(110a)을 형성한다.
도 2c를 참조하면, 상기 제1식각되지 않는 질화막을 CH2F2및 O2식각 가스를 이용하여 제2식각함으로서 상기 제1도전층(104)을 노출시키는 제2마스크 패턴(110b)을 형성한다.
상기 제2마스크 패턴(110b)을 형성하는 제2식각 공정 조건을 보다 상세히 설명하면, ICP 식각 챔버 내에 1: 0.8 내지 1.2의 혼합비를 갖는 CH2F2및 O2식각 가스를 사용하는 것이 바람직하다. 이는 상기 식각가스가 상기 가스 혼합비를 벗어나면 질화막과 소오스 라인 형성영역의 필드산화막에 대한 높은 선택비를 구현할 수 없을 뿐만 아니라 상기 질화막의 식각이 불균일해져 제2마스크 패턴의 프로파일이 나빠지기 때문이다.
상기 제2식각 공정은 챔버의 상부전극에 약 700 내지 1300W 전력을 인가하고, 하부전극에 약 30 내지 130W의 전력을 인가하여 식각 공정을 수행하는 것이 바람직하다. 이는 상기 전력범위는 벗어나면, 질화막의 식각률이 떨어질 뿐만 아니라 상기 질화막과 소오스 라인 형성 영역의 필드산화막에 대한 높은 식각 선택비를 구현할 수 없기 때문이다.
상기 챔버의 압력을 30 내지 80mTorr, 온도를 0 내지 40℃, 식각 시간을 30 내지 90초로 설정하여 식각 공정을 수행하는 것이 바람직하다. 이는 상기 질화막과 소오스 라인 형성 영역의 필드 산화막에 대한 높은 선택비를 구현할 수 없기 때문이다.
또한, 상기 식각 챔버 내의 반도체 기판(100)과 플라즈마 형성 영역은 약 20 내지 60mm의 갭을 가져야 하고, 또한 백 사이드 헬륨가스는 센터 영역에서 약 4 내지 25 Torr, 엣지 영역에서 약 8 내지 50 Torr의 압력을 갖는 것이 바람직하다.
도 2d를 참조하면, 상기 제2마스크 패턴(110b) 상에 존재하는 포토레지스트 패턴을 에싱 공정을 통하여 제거한 후, 상기 제2마스크 패턴(110b)을 식각 마스크로 이용하여 제1도전층(104)을 제3식각함으로서, 상기 제1도전층(104)의 약 40내지 60%정도의 두께가 식각되고, 상기 도전층(104)의 식각 프로파일이 라운딩되어 예리한 팁 형상을 갖는 도전층 패턴(104a)을 형성한다.
상기 제1도전층 패턴(104a)을 형성하는 제3식각 공정은 다운 스트림 방식의 플라즈마 식각 챔버 내에 1 : 5 내지 10의 혼합비를 갖는 NF3및 O2식각 가스를 주입하여 상기 제1도전층을 제3식각 함으로서 형성된다.
상기 제3식각 공정 조건을 상세히 설명하면 다운 스트림 방식의 플라즈마 식각 챔버 내에 1 : 5 내지 10의 혼합비를 갖는 NF3및 O2식각 가스를 사용하는 것이 바람직하다. 이는 상기 식각가스가 상기와 같은 가스 혼합비를 벗어나면 상기 제1도전층의 식각 프로파일 컨트롤 및 소스 라인 형성 영역의 필드 산화막의 손실을 최소화시키기가 어렵기 때문이다.
상기 제3식각 공정은 챔버의 전극에는 약 100 내지 300W 전력을 인가하고, 챔버의 압력을 700 내지 900mTorr로 설정하여 식각 공정을 수행하는 것이 바람직하다. 이는 상기 압력이 700mTorr 이하에서는 상기 제1도전층의 식각 프로파일이 수직적으로 형성되어 예리한 팁을 갖는 플로팅 게이트가 형성되지 않고, 900mTorr를 초과할 경우에는 상기 제1도전층의 라운드 식각율이 크기 때문에 예리한 팁을 갖는 제1도전층 패턴(플로팅 게이트;104a)을 형성하기가 어렵기 때문이다.
그리고, 상기 제1도전층(104)의 식각 시간은 30 내지 90초 범위내에서 식각 공정을 수행하는 것이 바람직하다. 이는 상기 식각 시간이 30초 이하에서는 예리한팁을 갖는 플로팅 게이트를 형성하기가 어렵고, 90초를 초과할 경우에는 상기 슬러프 프로파일이 우수한 플로팅 게이트를 형성할 수 있으나 마스크 패턴(110a)이 이방성 식각되어 마스크 패턴의 최소 선폭 컨트롤이 불가능하여 예리한 팁을 갖는 제1도전층 패턴(플로팅 게이트)을 형성하기가 어렵기 때문이다.
도 2e 및 도 2f를 참조하면, 이어서, 상기 마스크 패턴(110a) 및 제1도전층 패턴(104a) 상에 스페이서용 산화막(114)을 약 2000∼2500Å의 두께를 갖도록 연속적으로 증착한다. 바람직하게는 약 2200Å로 증착한다.
이어서, 상기 제1도전층 패턴(104a)의 표면이 노출될 때까지 상기 스페이서용 산화막(114)을 연속적으로 이방성 식각하여 상기 제2마스크 패턴(110b)의 양측벽에 산화막 스페이서(114a)를 형성한다.
그리고, 상기 산화막 스페이서(114a)가 형성된 제2마스크 패턴(110b)을 식각 마스크로 이용하여 상기 제1도전층 패턴(104a) 및 게이트 산화막(102)을 이방성 식각한다. 이어서, 통상의 이온주입 공정으로 상기 산화막 스페이서(114a)들 사이에 노출된 기판(100)에 불순물을 주입한다.
도 2g를 참조하면, 열 산화(thermal oxidation)공정을 실시하여 상기 이방성 식각 공정에 의해 노출된 상기 제1도전층 패턴(104a)의 측면을 산화시켜 이후 공정에서 형성될 제2도전층과 절연시키기 위해 절연용 열산화막(116)을 형성하면서, 상기 식각 공정에 의해 유발된 반도체 기판(100)의 손상을 큐어링 한다.
또한, 상기 결과물 상에 산화물로 이루어진 라이너막(도시하지 않음)을 약 500Å의 두께로 증착하고 이를 에치백함으로서 상기 제1도전층 패턴(104a)과 후속공정에서 형성되는 제2도전층을 효과적으로 절연시킬 수 있는 라이너막 패턴(도시하지 않음)을 형성할 수 있다.
도 2h를 참조하면, 상기 제2마스크 패턴(110b), 산화막 스페이서(114a) 및 불순물 도핑 영역(118) 상에 폴리실리콘으로 이루어진 도전물질을 약 4000Å의 두께로 증착하고, 상기 제2마스크 패턴(110b)의 표면이 노출될 때까지 상기 도전물질을 에치백하여 그 표면을 평탄화시킨다.
그러면, 상기 산화막 스페이서(114a)들 사이의 갭을 매립하면서 상기 불순물 도핑 영역(118)과 연결되는 제2도전층(120)이 형성된다.
도 2i 및 도 2j를 참조하면, 상기 제2도전층(120) 표면을 선택적으로 산화시켜 산화 마스크층(도시하지 않음)을 형성한 후, 에치백 공정을 진행하여 상기 제2마스크 패턴(110b)을 제거한다. 상기 제2마스크 패턴(110b)의 제거는 인산 스트립 공정을 사용하는 것이 바람직하다.
이어서, 상기 산화막 스페이서(110a) 및 제2도전층(120)을 식각 마스크로 이용하여 상기 제1도전층 패턴(104a)의 소정영역을 건식식각 한다. 이때, 상기 제1도전층 패턴(104a)과 동일한 폴리실리콘으로 이루어진 제2도전층(120)은 그 위에 형성된 마스크층(도시하지 않음)에 의해 식각이 이루어지지 않는다.
이후 산화 공정을 실시하여 상술한 식각 공정에 의해 유발된 실리콘 손상을 큐어링한 후, 상기 결과물을 세정하는 공정을 거치면, 플래쉬 메모리 소자의 게이트 산화막(102a), 상기 산화막 스페이서(110a)에 의해 두 개로 분리된 플로팅 게이트(104b) 및 상기 산화막 스페이서(110a)들 사이의 갭을 매립하고 상기 불순물 도핑영역(118)과 전기적으로 연결되는 제2도전층(120)을 포함하는 게이트 구조물이 형성된다.
도 3a 내지 도 3k는 본 발명의 게이트 구조물이 적용되는 불휘발성 메모리 장치의 제조 방법을 나타낸 단면도들이다.
도 3a를 참조하면, 상기 게이트 구조물 형성된 기판(100) 상에 제1산화막(122)을 약 150∼200Å의 두께로 형성한다. 상기 제1산화막(122)은 셀 영역에서는 플로팅 게이트와 컨트롤 게이트를 절연시키는 층간 유전막으로 제공되고, 주변회로 영역에서는 로직 소자의 게이트 산화막으로 제공된다.
이어서, 상기 산화막(122) 상에 제3도전층(124)을 약 2000Å의 두께로 형성한다. 바람직하게는, 상기 제3도전층(124)은 이온주입 공정에 의해 도핑된 폴리실리콘막으로 형성된다. 상기 제3도전층(124) 상에 SiN 또는 SiON을 약 200∼300Å, 바람직하게는 약 260Å의 두께로 증착하여 반사 방지막(126)을 형성한다. 상기 반사 방지막(126)은 후속하는 사진식각 공정시 하부 기판으로부터 빛이 난반사되는 것을 방지하는 역할을 한다.
상기 반사 방지막(126) 상에 산화물을 약 500Å의 두께로 증착하여 하드마스크층(128)을 형성한다. 상기 하드마스크층(128) 상에 질화물을 약 2000Å의 두께로 증착하여 제1절연막(130)을 형성한다. 상기 제1절연막(130) 상에 산화물을 약 800Å의 두께로 증착하여 식각 보호막(etch-protecting layer)(132)을 형성한다.
도 3b 및 도 3c를 참조하면, 상기 식각 보호막(132) 상에 사진 공정으로 상기 셀 영역을 전면 오픈시키고 상기 주변회로 영역을 마스킹하는 포토레지스트 패턴(134)을 형성한다. 상기 포토레지스트 패턴(134)을 식각 마스크로 이용하여 상기 셀 영역의 노출된 식각 보호막(132)을 습식 식각 공정으로 제거한다. 그러면, 상기 주변회로 영역에만 식각 보호막(132)이 잔존하게 된다.
그리고, 에싱 및 스트립 공정으로 상기 포토레지스트 패턴을 제거한다. 이어서, 상기 주변회로 영역의 식각 보호막(132)을 식각 마스크로 이용하여 상기 셀 영역의 노출된 제1절연막(130)을 습식 식각, 바람직하게는 인산 스트립 공정으로 제거한다. 그러면, 주변회로 영역에만 제1절연막(130)이 잔존하게 된다.
도 3d 및 도 3e를 참조하면, 노출된 산화막들, 즉 상기 셀 영역의 하드마스크(128) 및 상기 주변회로 영역의 식각 보호막(132)을 습식 식각 또는 건식 식각 공정을 수행하여 제거한다. 이때, 상기 셀 영역의 하드마스크(128)과 반사 방지막(126)도 함께 제거되어, 상기 주변회로 영역에만 제1절연막(130) 하드마스크(128) 및 반사 방지막(126)이 잔존하게 된다.
그리고, 상기 결과물인 제3도전층(124) 및 제1절연막(130) 상에 질화물을 약 1000Å의 두께로 증착하여 제2절연막(136)을 형성한다. 그러면, 상기 제2절연막(136)에 의해 주변회로 영역에 남아있는 질화막의 총 두께가 3000Å 정도가 되어 셀 영역의 단차만큼 높아지게 된다. 바람직하게는, 상기 제2절연막(136)은 셀 영역과 주변회로 영역간의 단차를 제거할 수 있을 정도의 두께로 형성한다.
도 3f 및 도 3g를 참조하면, 상기 제2도전층(120)이 노출될 때까지 상기 제2 절연막(136) 및 제1절연막(130)을 CMP 공정으로 약 1000Å의 두께만큼 제거하여 상기 셀 영역과 주변회로 영역을 평탄화시킨다. 즉, 상기 셀 영역은 상기제3도전층(124)이 잔존하고 상기 주변회로 영역은 질화막으로 이루어진 제2절연막 잔류물(136a)이 잔존하도록 평탄화 공정을 진행한다. 이때, 셀 영역의 단차가 낮은 부위에도 제2절연막 잔류물(136a)이 남아있게 된다.
산화 공정으로 상기 제3도전층(124) 및 제2도전층(116)이 노출된 표면을 선택적으로 산화시켜 제2산화막(138)을 형성한다. 이때, 주변회로 영역은 질화막으로 이루어진 제2절연막 잔류물(136a)로 인해 산화 공정은 마스킹된다.
도 3h 및 도 3i를 참조하면, 제2산화막에 대한 식각 선택비가 4:1 이상이 되는 습식 식각액으로 상기 제2절연막 잔류물(136a) 및 제1절연막(130)을 제거한다. 그러면, 상기 주변회로 영역에서는 산화물로 이루어진 하드 마스크막(128)이 노출된다.
그리고, 사진 공정으로 셀 영역을 마스킹하고 주변회로 영역의 게이트 영역을 오픈시키는 포토레지스트 패턴(140)을 형성한다. 상기 포토레지스트 패턴(140)을 식각 마스크로 이용하여 주변회로 영역의 하드마스크(128) 및 반사 방지막 (126)을 건식 식각함으로써 하드마스크 패턴(128a) 및 반사 방지막 패턴(126a)을 형성한다.
도 3j 및 도 3k를 참조하면, 에싱 및 스트립 공정으로 상기 포토레지스트 패턴(140)을 제거한다. 이어서, 상기 셀 영역의 제2산화막(138) 및 상기 주변회로 영역의 하드마스크 패턴(128a)을 식각 마스크로 이용하여 노출된 제3도전층(124)을 건식 식각함으로써, 플래쉬 메모리 소자의 컨트롤 게이트(124a) 및 로직 소자의 게이트(124b)를 동시에 형성한다. 이때, 상기 식각 마스크로 사용된 하드마스크패턴(128a) 및 반사 방지막 패턴(126a)은 상기 제3도전층(124)을 식각하는 동안 대부분 소모되며, 후속하는 세정 공정 및 실리사이데이션 전처리 공정에 의해서 모두 제거된다.
그리고, 상기 컨트롤 게이트(124a) 및 로직 소자의 게이트(124b)가 형성된 결과물의 전면에 질화물을 증착하고 이를 에치백하여 상기 컨트롤 게이트(124a) 및 로직 소자의 게이트(124b)의 측벽에 스페이서(142)를 형성한다. 이어서, 통상의 이온주입 공정으로 상기 스페이서(142)에 정렬되는 기판 표면에 메모리 셀 트랜지스터의 드레인 영역 및 로직 소자의 소오스/드레인 영역(143)을 동시에 형성한다.
상기 결과물의 전면에 SiN과 같은 질화물을 약 100∼200Å의 두께로 증착하여 실리사이데이션 저지막(silicidation blocking layer)(도시하지 않음)을 형성한 후, 사진식각 공정으로 실리사이드가 형성되어질 영역의 실리사이데이션 저지막을 건식 식각으로 제거한다. 그러면, 실리사이데이션의 활성화 영역 및 비활성화 영역을 구분하는 실리사이데이션 저지막 패턴(이하, "SBL 패턴"이라 한다)(도시하지 않음)이 형성된다.
이어서, 미립자를 비롯한 불순물 및 자연 산화막을 제거하기 위한 통상의 세정 공정을 실시한 후, 웨이퍼, 즉 반도체 기판(100)을 RF 스퍼터 설비의 챔버에 넣고 웨이퍼의 이동 중에 재 생성될 수 있는 자연 산화막 등을 제거하기 위하여 RF 플라즈마 식각을 실시한다. 계속해서, 인-시튜로 반도체 기판(100) 상에 금속, 예컨대 코발트(Co) 막을 스퍼터링 방법에 의해 증착한다. 열처리를 실시하여 노출되어 있는 메모리 셀의 컨트롤 게이트(124a) 및 소오스/드레인 영역(143)과 로직 소자의 게이트(124b) 및 소오스/드레인 영역(143)에 금속 실리사이드막(145)을 형성한다.
상기 금속 실리사이드막(145)이 형성된 결과물의 전면에 산화물을 증착하여 층간 절연막(146)을 형성한 후, 사진식각 공정으로 상기 층간 절연막(146)을 부분적으로 식각하여 상기 메모리 셀의 드레인 영역(143)을 노출시키는 콘택홀(148)을 형성한다. 이때, 도시하지는 않았으나 상기 콘택홀(148)은 메모리 셀의 제2도전층(120) 및 컨트롤 게이트(124a), 그리고 로직 소자의 게이트(124b) 및 소오스/드레인 영역(143) 위에도 형성된다.
상기 콘택홀(148) 및 층간절연막(146) 상에 상기 콘택홀(148)을 충분히 매립할 수 있을 정도의 두께로 금속막을 형성한 후, 사진식각 공정으로 상기 금속막을 패터닝하여 금속 배선(150)을 형성하여 스플릿-게이트를 포함하는 불휘발성 메모리 장치를 형성한다.
상술한 바와 같이 본 발명에 의하면, 상기와 같은 식각 공정에 의해 형성된 플로팅 게이트는 라운드 프로파일을 갖도록 식각되어 예리한 팁 형상을 갖는다. 상기 예리한 팁을 갖는 플로팅 게이트는 비휘발성 메모리 장치의 프로그램입력 및 제거의 전기적 특성을 확보할 수 있고, 불휘발성 메모리 장치의 사이지를 감소시킬 수 있다. 따라서, 셀 전류를 증대시켜 동작 속도 및 프로그램 효율을 극대화시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
Claims (8)
- 기판 상에 형성된 도전층 상에 마스크층을 형성하는 단계;상기 마스크층의 일부를 제1식각함으로서 상기 도전층이 노출되지 않고, 수직적 프로파일을 갖는 제1마스크 패턴을 형성하는 단계;상기 제1식각되지 않는 마스크층을 제2식각함으로서 상기 도전층을 노출시키는 제2마스크 패턴을 형성하는 단계; 및상기 제2마스크 패턴이 형성된 도전층을 니트로 플로라이드계 및 산소계 식각가스를 이용하여 제3식각함으로서 상기 기판이 노출되지 않고 예리한 팁을 갖는 플로팅 게이트를 형성하는 것을 포함하는 불휘발성 메모리 장치의 게이트 전극 제조 방법.
- 제1항에 있어서. 상기 마스크층은 질화막 및 버퍼 산화막이 순차적으로 형성된 것을 특징으로 하는 불휘발성 메모리 장치의 게이트 전극 제조 방법.
- 제1항에 있어서, 상기 제1식각은 ICP(Inductively-coupled plasma)식각 챔버 내에 CF4및 O2식각 가스를 주입하는 것을 특징으로 하는 불휘발성 메모리 장치의 게이트 전극 제조 방법.
- 제1항에 있어서, 상기 제2식각은 ICP 식각 챔버 내에 1: 0.8 내지 1.2의 혼합비를 갖는 CH2F2및 O2식각 가스를 주입하는 것을 특징으로 하는 불휘발성 메모리 장치의 게이트 전극 제조 방법.
- 제4항에 있어서, 상기 제2식각은, 상기 챔버의 상부전극에 700 내지 1300W의 전력이 인가되고, 하부전극에 30 내지 130W의 전력이 인가되고, 상기 챔버의 압력은 30 내지 80mTorr이고, 공정 온도는 0 내지 40℃이고, 식각 시간은 30 내지 90초인 것을 특징으로 하는 불휘발성 메모리 장치의 게이트 전극 제조 방법.
- 제1항에 있어서, 상기 제3식각은 다운 스트림 방식의 플라즈마 식각 챔버 내에 1 : 5 내지 10의 혼합비를 갖는 NF3및 O2식각 가스를 주입하는 것을 특징으로 하는 불휘발성 메모리 장치의 게이트 전극 형성 방법.
- 제6항에 있어서, 상기 제3식각 공정 조건은, 상기 챔버의 상부전극에 100 내지 200W의 전력이 인가되고, 상기 챔버의 압력은 700 내지 900mTorr이고, 공정 온도는 20 내지 60℃이고, 식각 시간은 30 내지 90초인 것을 특징으로 하는 불휘발성 메모리 장치의 게이트 전극 제조 방법.
- 기판 상에 형성된 제1도전층 상에 마스크층을 형성하는 단계;상기 마스크층의 일부를 CF4및 O2식각 가스를 이용하여 제1식각함으로서 상기 제1도전층이 노출되지 않고, 수직적 프로파일을 갖는 제1마스크 패턴을 형성하는 단계;상기 제1식각되지 않는 마스크층을 CH2F2및 O2식각 가스를 이용하여 제2식각함으로서 상기 제1도전층을 노출시키는 제2마스크 패턴을 형성하는 단계;상기 제2마스크 패턴이 형성된 제1도전층을 NF3및 O2식각 가스를 이용하여 제3식각함으로서 상기 기판이 노출되지 않고, 예리한 팁을 갖는 제1도전층 패턴을 형성하는 단계;상기 제2마스크 패턴 및 제1도전층 패턴 상에 균일한 두께를 갖는 스페이서용 산화막을 연속적으로 형성하는 단계;상기 기판이 노출되도록 에치백 공을 수행하여 상기 제2마스크 패턴의 측벽에 스페이서를 형성하는 단계;상기 스페이서가 형성된 제2마스크 패턴 내에 도전물질을 매몰시켜 상기 기판과 전기적으로 접촉되는 제2도전층을 형성하는 단계; 및상기 제2도전층과 스페이서를 식각 마스크로 이용하여 상기 제2마스크 패턴 및 제1도전층 패턴을 순차적으로 식각하는 단계를 포함하는 것을 특징으로 하는 불휘발성 메모리 장치의 게이트 전극 제조 방법.
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|---|---|---|---|---|
| KR100706804B1 (ko) * | 2006-01-23 | 2007-04-12 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 형성 방법 |
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2002
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| KR100706804B1 (ko) * | 2006-01-23 | 2007-04-12 | 삼성전자주식회사 | 비휘발성 메모리 장치 및 그 형성 방법 |
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