KR20000043917A - 플래쉬 메모리 소자의 제조 방법 - Google Patents
플래쉬 메모리 소자의 제조 방법 Download PDFInfo
- Publication number
- KR20000043917A KR20000043917A KR1019980060355A KR19980060355A KR20000043917A KR 20000043917 A KR20000043917 A KR 20000043917A KR 1019980060355 A KR1019980060355 A KR 1019980060355A KR 19980060355 A KR19980060355 A KR 19980060355A KR 20000043917 A KR20000043917 A KR 20000043917A
- Authority
- KR
- South Korea
- Prior art keywords
- gas
- flash memory
- carbon
- memory device
- film
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 37
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 22
- 239000007789 gas Substances 0.000 claims abstract description 39
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 34
- 229920005591 polysilicon Polymers 0.000 claims abstract description 34
- 239000012535 impurity Substances 0.000 claims abstract description 18
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 claims abstract description 12
- 229910052799 carbon Inorganic materials 0.000 claims abstract description 12
- 229910052731 fluorine Inorganic materials 0.000 claims abstract description 10
- 239000011737 fluorine Substances 0.000 claims abstract description 10
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 claims abstract description 7
- 239000000758 substrate Substances 0.000 claims abstract description 5
- 238000002955 isolation Methods 0.000 claims abstract description 3
- 230000002093 peripheral effect Effects 0.000 claims description 23
- 229920002120 photoresistant polymer Polymers 0.000 claims description 14
- YCKRFDGAMUMZLT-UHFFFAOYSA-N Fluorine atom Chemical compound [F] YCKRFDGAMUMZLT-UHFFFAOYSA-N 0.000 claims description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 7
- 229910052710 silicon Inorganic materials 0.000 claims description 7
- 239000010703 silicon Substances 0.000 claims description 7
- 238000001020 plasma etching Methods 0.000 claims description 6
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 claims description 4
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 claims description 3
- 239000001301 oxygen Substances 0.000 claims description 3
- 229910052760 oxygen Inorganic materials 0.000 claims description 3
- 229910052786 argon Inorganic materials 0.000 claims description 2
- ZZUFCTLCJUWOSV-UHFFFAOYSA-N furosemide Chemical compound C1=C(Cl)C(S(=O)(=O)N)=CC(C(O)=O)=C1NCC1=CC=CO1 ZZUFCTLCJUWOSV-UHFFFAOYSA-N 0.000 claims 3
- 229920000642 polymer Polymers 0.000 abstract description 33
- 150000002500 ions Chemical class 0.000 abstract description 5
- 239000001257 hydrogen Substances 0.000 abstract description 4
- 229910052739 hydrogen Inorganic materials 0.000 abstract description 4
- 125000004435 hydrogen atom Chemical class [H]* 0.000 abstract description 4
- PXGOKWXKJXAPGV-UHFFFAOYSA-N Fluorine Chemical compound FF PXGOKWXKJXAPGV-UHFFFAOYSA-N 0.000 abstract 1
- 238000005530 etching Methods 0.000 description 19
- 230000015572 biosynthetic process Effects 0.000 description 9
- 238000000151 deposition Methods 0.000 description 6
- 239000006227 byproduct Substances 0.000 description 4
- 238000009792 diffusion process Methods 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 238000001039 wet etching Methods 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- UHOVQNZJYSORNB-UHFFFAOYSA-N monobenzene Natural products C1=CC=CC=C1 UHOVQNZJYSORNB-UHFFFAOYSA-N 0.000 description 2
- 150000004767 nitrides Chemical class 0.000 description 2
- 230000000704 physical effect Effects 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 229910014033 C-OH Inorganic materials 0.000 description 1
- 229910014570 C—OH Inorganic materials 0.000 description 1
- MYMOFIZGZYHOMD-UHFFFAOYSA-N Dioxygen Chemical compound O=O MYMOFIZGZYHOMD-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 238000004380 ashing Methods 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 238000004140 cleaning Methods 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 229910001882 dioxygen Inorganic materials 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000011065 in-situ storage Methods 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 230000007257 malfunction Effects 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 125000001997 phenyl group Chemical group [H]C1=C([H])C([H])=C(*)C([H])=C1[H] 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000000843 powder Substances 0.000 description 1
- 230000009257 reactivity Effects 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
Landscapes
- Engineering & Computer Science (AREA)
- Chemical & Material Sciences (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Inorganic Chemistry (AREA)
- Physics & Mathematics (AREA)
- General Chemical & Material Sciences (AREA)
- Chemical Kinetics & Catalysis (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Drying Of Semiconductors (AREA)
- Semiconductor Memories (AREA)
Abstract
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 소자 분리 공정을 실시하여 셀 지역 및 주변회로 지역을 정의하는 단계와, 상기 셀 지역 및 주변회로 지역을 포함하는 실리콘 기판 상에 터널 산화막을 형성하고 전체 구조 상부에 플로팅 게이트용 언도프트 폴리실리콘막을 형성하는 단계와, 상기 언도프트 폴리실리콘막에 불순물을 주입한 후 열처리하여 상기 불순물을 상기 언도프트 폴리실리콘 내에 확산시키는 단계와, 전체 구조 상부에 유전체막을 형성하는 단계와, 상기 셀 지역상에 감광막을 형성하고 카본 하이드로전 플로린계 가스와 카본 플로니계 가스의 혼합 가스를 이용한 플라즈마 식각 공정에 의해 상기 주변회로 지역의 유전체막을 제거하는 단계를 포함하는 단계와, 상기 셀 지역에 형성한 감광막을 제거하는 단계로 이루어지는 플래쉬 메모리 소자의 제조 방법이 개시된다.
Description
본 발명은 플래쉬 메모리 소자의 제조 방법에 관한 것으로, 특히 플래쉬 메모리 소자의 주변 회로지역에 형성된 유전체막을 셀 지역의 유전체막 및 주변 회로지역의 하부 도전층에 영향을 주지 않고 효과적으로 제거하므로써 소자의 신뢰성 및 수율을 향상시킬 수 있는 플래쉬 메모리 소자의 제조 방법에 관한 것이다.
도 1은 일반적인 스택 게이트형 플래쉬 메모리 셀의 개략적인 단면도이다.
실리콘 기판(11) 상부에 터널 산화막(12), 제 1 폴리실리콘막(13), 유전체막(14), 제 2 폴리실리콘막(15)이 순차적으로 형성된다. 이후, 콘트롤 게이트용 마스크를 사용한 식각 공정으로 제 2 폴리실리콘막(15)을 식각하여 콘트롤 게이트(프로그램 게이트; 15)를 형성하고 계속해서 자기정렬 식각 방식으로 유전체막(14), 제 1 폴리실리콘막(13)을 순차적으로 식각하여 플로팅 게이트(13)를 형성한다. 다음에, 이온 주입 공정으로 소오스 영역(S) 및 드레인 영역(D)을 형성한다. 이때, 유전체막(14)은 일반적으로 하부 산화막(14A), 질화막(14B) 및 상부 산화막(14C)으로 되는 ONO 구조의 유전체막을 사용한다.
이와 같은 플래쉬 메모리 셀에서, 데이터의 저장은 플로팅 게이트(13)로 핫 캐리어(hot carrier)가 주입되므로써 이루어진다. 이때에는 플로팅 게이트(13)로 집적 전압을 인가하지 않고, 유전체막(14)을 사이에 두고 존재하는 프로그램 게이트(15), 소오스(S) 및 드레인(D)에 일정 전압을 인가한 상태에서, 프로그램 게이트(15)의 전자가 플로팅 게이트(13)로 전달되므로써 데이터가 저장되게 된다. 따라서, 데이터를 저장하는 플래쉬 메모리 소자의 셀 지역에는 ONO막과 같은 유전체막(14)이 반드시 필요한 반면, 트랜지스터로만 구성되는 주변회로지역은 유전체막을 제거해야 한다.
주변회로 지역의 유전체막은 전도층으로 사용할 셀 지역의 유전체막 상부에 감광막을 증착하여 주변회로 지역의 유전체막을 개방시킨 상태에서 건식 식각 공정을 실시하므로써 제거된다. 이와 같은 건식식각 공정시 식각 부산물로 폴리머가 발생하게 되는데, 이 폴리머는 셀 지역의 감광막 제거 공정 후에도 제거되지 않고 계속해서 존재하게 된다.
도 2(a) 내지 2(c)는 종래 플래쉬 메모리 소자 제조시 폴리머의 발생을 설명하기 위한 사진이다.
도 2(a)는 셀 지역에 형성한 감광막 제거 후, 유전체막 상부에 폴리머가 형성된 상태를 나타낸다. 도 2(b)는 셀 지역과 주변회로 지역의 경계 지역을 나타내는 사진으로, 감광막을 형성하지 않고 유전체막을 제거한 주변회로 지역(A)에는 폴리머가 생성되지 않은 반면, 감광막이 형성되어 있던 셀 지역(B)에는 폴리머가 형성된 것을 알 수 있다. 도 2(c)는 유전체막이 제거된 주변회로 지역에 대한 사진이다. 만약, 셀 지역에 존재하는 폴리머를 제거하지 않은 상태에서 다른 막을 형성하게 되면, 후속 세정 공정이나 습식식각 공정, 열처리 공정 등을 거치는 동안 폴리머가 제거되면서 막의 들뜸(lifting) 현상이 발생하여 소자의 수율이 저하하고 제조장비에 치명적인 오염을 초래하게 된다.
이러한 폴리머는 모든 건식식각 공정에서 부산물로 발생하며, 이를 제거할 수 있는 가장 보편적인 방법은 BOE 또는 HF 등을 이용한 습식 식각 공정을 적용하는 것이다. 그러나 플래쉬 메모리 소자에서 유전체막을 습식 식각 공정으로 제거할 경우에는 셀 지역의 유전체막이 폴리머를 제거하기 위한 BOE나 HF 용액에 식각되어 손상을 받게 되고 이로 인하여 프로그램과 소거 동작이 올바르게 수행되지 않게 되는 문제점이 있다.
폴리머를 제거할 수 있는 다른 방법은 셀 지역에 형성했던 감광막을 제거할 때 산소 가스에 폴리머 제거 특성이 우수한 CF4가스를 첨가한 플라즈마를 이용하는 것이다. 그러나 이 방법에서는 CF4가스의 F에 의하여 유전체막 일부가 식각되며, 이에 따라 셀의 프로그램 및 소거시 오동작을 유발하게 되는 문제점이 있다.
이와 같이, 건식식각의 부산물로서 형성되는 폴리머를 제거하는 것은 용이하지 않기 때문에, 폴리머의 생성 원인을 파악하고 이의 생성을 억제하는 방법에 대한 연구가 대두되고 있다.
폴리머가 발생하는 근본적인 이유는 유전체막 식각시 식각에 참여하는 가스에 의하여 감광막 표면에 딱딱한 탄화 경화층이 형성되는데, 이 탄화 경화층이 감광막을 제거하는 산소 플라즈마에 의하여 쉽게 제거되지 않기 때문이다. 자세히 설명하면 다음과 같다. 탄화 경화층은 식각에 사용하는 플라즈마로부터 발생한 이온과 감광막에 존재하는 탄소(C)를 포함한 성분(벤젠 고리에 C-OH가 결합된 형태)이 반응하여 C-C 결합이 끊어지지 않고 계속해서 연결되는 중합체를 이룬 것을 말한다. 그 결과 표면이 딱딱하게 변형되어 쉽게 제거되지 않는 층이 형성된다. 식각 과정에서 이러한 탄화 경화층은 수소(H) 성분이 첨가되면 더욱 많이 생성되며, 이온의 에너지가 높을수록 쉽게 형성되는 경향이 있다.
유전체막을 식각할 때 일반적으로 CHF3, CF4등과 같은 탄소-불소 계열의 가스를 이용한다. 이중에서 CHF3가스가 상대적으로 폴리머의 생성에 큰 영향을 주는 반면, CF4가스는 반응성이 높기 때문에 폴리머를 거의 생성시키지 않는 장점이 있다. 따라서 CF4가스만을 이용하여 유전체막을 식각하면, 반응성이 높은 불소(F)의 양이 많아서 탄화 경화층이 형성되지 않아 폴리머의 형성을 억제할 수 있다. 그러나 이 경우, 주변회로 지역의 유전체 하부막 즉, 폴리실리콘의 증착과 불순물 주입을 동시에 실시하여 형성한 도프트 폴리실리콘막이 손상되는 문제점이 있다.
도 3(a) 및 3(b)는 종래 플래쉬 메모리 소자 제조시 하부층의 손상을 설명하기 위한 사진이다.
도 3(a)는 셀 지역을 나타내는 사진으로, 폴리머가 생성되지 않아 깨끗한 단면을 보이는 반면, 주변회로 지역을 나타내는 사진인 도 3(b)는 유전체막의 식각에 사용되는 CF4가스에 의해 하부층인 폴리실리콘층이 손상된 것을 보여준다.
이와 같이, CF4가스에 의해 유전체막을 제거하는 경우에는 감광막 상부에 탄화 경화층이 발생하는 것을 방지하므로써 감광막 제거시 폴리머가 생성되는 것은 억제할 수 있지만, 주변회로 지역의 유전체막 하부층인 도프트 폴리실리콘막이 손상되어 소자의 동작에 심각한 문제를 유발하게 된다.
따라서, 본 발명은 유전체막 식각시 감광막 상에 탄화 경화층이 형성되는 것을 억제하여 이에 따른 폴리머의 생성을 방지하므로써 소자의 신뢰성 및 수율을 향상시킬 수 있는 플래쉬 메모리 소자의 제조 방법을 제공하는 데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 소자의 제조 방법은 소자 분리 공정을 실시하여 셀 지역 및 주변회로 지역을 정의하는 단계와, 상기 셀 지역 및 주변회로 지역을 포함하는 실리콘 기판 상에 터널 산화막을 형성하고 전체 구조 상부에 플로팅 게이트용 언도프트 폴리실리콘막을 형성하는 단계와, 상기 언도프트 폴리실리콘막에 불순물을 주입한 후 열처리하여 상기 불순물을 상기 언도프트 폴리실리콘 내에 확산시키는 단계와, 전체 구조 상부에 유전체막을 형성하는 단계와, 상기 셀 지역상에 감광막을 형성하고 카본 하이드로전 플로린계 가스와 카본 플로니계 가스의 혼합 가스를 이용한 플라즈마 식각 공정에 의해 상기 주변회로 지역의 유전체막을 제거하는 단계를 포함하는 단계와, 상기 셀 지역에 형성한 감광막을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1은 일반적인 스택 게이트형 플래쉬 메모리 셀의 개략적인 단면도.
도 2(a) 내지 2(c)는 종래 플래쉬 메모리 소자 제조시 폴리머의 발생을 설명하기 위한 사진.
도 3(a) 및 3(b)는 종래 플래쉬 메모리 소자 제조시 하부층의 손상을 설명하기 위한 사진.
도 4(a) 내지 4(c)는 본 발명에 따른 플래쉬 메모리 소자 제조시 폴리머의 발생이 억제된 상태를 설명하기 위한 사진.
도 5(a) 및 5(b)는 본 발명에 따른 플래쉬 메모리 소자 제조시 하부층의 손상이 방지된 상태를 설명하기 위한 사진.
<도면의 주요 부분에 대한 부호 설명>
11 : 실리콘 기판 12 : 터널 산화막
13 : 플로팅 게이트 14A : 하부 산화막
14B : 질화막 14C : 상부 산화막
14 : 유전체막 15 : 콘트롤 게이트(프로그램 게이트)
S : 소오스 영역 D : 드레인 영역
본 발명은 주변회로 지역의 유전체막 식각시 셀 지역에 형성한 감광막 상에 생성되는 탄화 경화층의 발생을 억제하여 폴리머가 잔존하는 것을 방지하는 한편, 유전체막 하부층인 폴리실리콘막의 손상 또한 동시에 방지할 수 있는 방법을 제공한다. 이를 위하여, 카본 하이드로전 플로린(carbon hydrogen fluorine)계 가스와 카본 플로린(carbon fluorine)계 가스를 적당량 혼합하여 유전체막을 식각한다. 여기에서, 카본 하이드로전 플로린(carbon hydrogen fluorine)계 가스와 카본 플로린(carbon fluorine)계 가스의 혼합 가스는 CHF3와 CF4의 비율을 4:1 내지 1:2 사이로 하여 사용한다. 또한, 이온이 높은 에너지를 갖게 되어 폴리머가 쉽게 형성되는 것을 방지하기 위하여 이온의 평균 자유 경로(Mean Free Path)를 짧게 조절하여야 한다. 이를 위해서 압력은 10 내지 1000mT로 하고, 플라즈마를 발생시키기 위한 고주파 전력은 200 내지 1000W로 한다. 그리고 바이어스 전력은 0 내지 200W로 하며, CHF3와 CF4의 혼합 가스의 양은 20 내지 200sccm으로 한다. 또한, CHF3와 CF4의 혼합 가스에 아르곤(Ar) 또는 산소(O2) 가스를 1 내지 300sccm 혼합하여 플라즈마를 발생시키는 것도 가능하다. 이와 같은 조건으로 유전체막을 식각한 후의 소자의 상태를 도 4에 나타낸다.
도 4(a) 내지 4(c)는 본 발명에 따른 플래쉬 메모리 소자 제조시 폴리머의 발생이 억제된 상태를 설명하기 위한 사진이다.
도 4(a)는 셀 지역, 도 4(b)는 셀 지역과 주변회로 지역의 경계 지역, 도 4(c)는 주변회로 지역을 나타낸다. 셀 지역(도 4(a))의 유전체막 상에 도 2(a)에 도시된 것과 달리 폴리머가 형성되어 있지 않은 것을 알 수 있다. 도 4(b)에서와 같이 유전체막이 제거된 주변회로 지역(B)과 감광막을 제거한 후의 셀 지역(B) 경계에서 비교해 볼때도 깨끗한 유전체막 표면을 관찰 할 수 있다.
본 발명에서는 감광막 상에 탄화 경화층이 형성되는 것을 방지하는 한편 불소가스에 의해 유전체 하부의 폴리실리콘막이 손상되는 것을 방지하기 위하여, 폴리실리콘막의 물리적 성질을 변화시키는 방법을 이용한다. 이를 위하여, 불순물이 도핑되지 않은 폴리실리콘막을 형성한 다음, 일정 두께로 분술물을 주입하고 열처리에 의해 불순물을 확산시켜 폴리실리콘막이 도전성을 갖도록 한다.
불순물 확산에 의해 형성된 폴리실리콘막이 도프트 폴리실리콘막보다 우수한 특성을 갖는 이유는 다음과 같다.
일반적인 도프트 폴리실리콘층을 불순물이 주입된 형태로 형성하는 방법은 500 ∼ 600℃ 사이에서 행해진다. 이와 같은 온도조건에서 형성된 도프트 폴리실리콘층은 비정질 실리콘과 결정화된 실리콘이 혼재된 형태이며, 그레인 사이즈가 매우 작은 특징을 갖고 있다. 반면, 폴리실리콘을 증착하고 확산 공정에 의하여 불순물을 주입하는 경우에는 2800℃의 높은 온도에서 장시간 증착 공정이 행해진다. 이 결과 그레인 사이즈가 매우 크며 모두 결정화된 실리콘으로 변화되게 된다. 폴리실리콘층을 식각할 때, 식각 속도는 그레인 내부보다 바운더리 부분에서 빠른 특성을 갖는다. 따라서, 상대적으로 그레인 바운더리가 많은 도프트 폴리실리콘의 식각 속도가 더 빠르게 된다. 또한, 감광막 패턴 바로 옆이 다른 지역보다 식각율이 높아 발생하는 손상은 정도의 차이는 존재하나 근본적으로 식각 공정에서는 피할 수 없는 성질이다. 이와 같은 이유로, 도프트 폴리실리콘막이 불순물 확산법에 의해 형성한 폴리실리콘막보다 식각 조건에 따라 어택(attack)이 발생할 가능성이 높다.
불순물 주입은 아세나이드(As), 인(P) 등을 사용하여 행한다. 이와 같은 방법으로 형성한 폴리실리콘막은 증착과 동시에 인-시투(in-situ)로 불순물을 도핑한 후 열처리하여 형성한 폴리실리콘막과 물리적 성질이 다르며, 유전체막 식각 가스인 CF4중의 불소에 의해 영향을 받지 않는 특성을 갖는다.
도 5(a) 및 5(b)는 본 발명에 따른 플래쉬 메모리 소자 제조시 하부층의 손상이 방지된 상태를 설명하기 위한 사진이다.
도 5(a)는 셀 지역의 플로팅 게이트 단면을 나타내고, 도 5(b)는 주변회로 지역의 플로팅 게이트 단면을 나타낸다. 폴리실리콘의 증착과 불순물 도핑을 일괄적으로 하여 형성한 플로팅 게이트와 달리, 폴리시리콘 증착 후 불순물 확산 공정을 형성한 플로팅 게이트는 막의 특성상 불소 가스에 손상을 입지 않는다. 따라서, 도 5(a)에 나타낸 유전체막으로 덮여진 셀 지역의 플로팅 게이트와 같이 손상이 발생되지 않은 깨끗한 단면을 갖는다.
이와 같이, 본 발명에서는 도핑되지 않은 폴리실리콘을 증착하고, 일정 두께로 불순물을 주입한 후 열처리에 의해 불순물을 확산시키는 방법으로 플로팅 게이트를 형성하고, 플로팅 게이트 상부의 유전체막 제거시에는 셀 지역에 형성한 감광막 상부에 탄화 경화층이 생성되는 것을 방지하기 위해 CHF3와 CF4의 혼합 가스를 이용하여 식각 공정을 실시한다. 이에 의해 셀 지역의 유전체막 상에는 폴리머가 발생되지 않고, 주변회로 지역의 하부 도전층이 유전체막 식각 가스에 의해 손상되지 않고 양호한 형태를 유지할 수 있게 된다.
상술한 바와 같이, 본 발명에 따르면 주변회로 지역의 유전체막 식각시 부산물로 발생하는 폴리머의 생성을 억제하고, 유전체막 식각시 하부 도전층이 손상되는 것을 방지하므로써 상부 막의 들뜸(lifting) 현상을 방지할 수 있어 소자의 수율을 향상시킬 수 있다. 또한, 과도한 에이싱(ashing) 공정이나 BOE, HF 등과 같은 습식 식각 용액을 사용하지 않으므로 유전체막의 손상을 방지할 수 있어 소자의 신뢰성을 향상시킬 수 있는 탁월한 효과가 있다.
Claims (6)
- 소자 분리 공정을 실시하여 셀 지역 및 주변회로 지역을 정의하는 단계와,상기 셀 지역 및 주변회로 지역을 포함하는 실리콘 기판 상에 터널 산화막을 형성하고 전체 구조 상부에 플로팅 게이트용 언도프트 폴리실리콘막을 형성하는 단계와,상기 언도프트 폴리실리콘막에 불순물을 주입한 후 열처리하여 상기 불순물을 상기 언도프트 폴리실리콘 내에 확산시키는 단계와,전체 구조 상부에 유전체막을 형성하는 단계와,상기 셀 지역상에 감광막을 형성하고 카본 하이드로전 플로린계 가스와 카본 플로니계 가스의 혼합 가스를 이용한 플라즈마 식각 공정에 의해 상기 주변회로 지역의 유전체막을 제거하는 단계를 포함하는 단계와,상기 셀 지역에 형성한 감광막을 제거하는 단계를 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 카본 하이드로전 플로린계 가스와 카본 플로니계 가스의 혼합 가스는 CHF3와 CF4의 비율을 4:1 내지 1:2 사이로 하여 사용하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 플라즈마 식각 공정은 10 내지 1000mT의 압력 조건에서 실시하는 것을 특징으로 하는 플래쉬 메모리 소자 제조 방법.
- 제 1 항에 있어서,상기 플라즈마 식각 공정시의 고주파 전력은 200 내지 1000W로 하고 바이어스 전력은 0 내지 200W로 하는 것을 특징으로 하는 플래쉬 메모리 소자 제조 방법.
- 제 1 항에 있어서,상기 플라즈마 식각 공정시 카본 하이드로전 플로린계 가스와 카본 플로린계 가스의 혼합 가스의 양은 20 내지 200sccm으로 하는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
- 제 1 항에 있어서,상기 플라즈마 식각 공정시 카본 하이드로전 플로린계 가스와 카본 플로린계 가스의 혼합 가스에 아르곤(Ar) 또는 산소(O2) 가스를 1 내지 300sccm 혼합하여 플라즈마를 발생시키는 것을 특징으로 하는 플래쉬 메모리 소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980060355A KR20000043917A (ko) | 1998-12-29 | 1998-12-29 | 플래쉬 메모리 소자의 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019980060355A KR20000043917A (ko) | 1998-12-29 | 1998-12-29 | 플래쉬 메모리 소자의 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20000043917A true KR20000043917A (ko) | 2000-07-15 |
Family
ID=19567173
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019980060355A KR20000043917A (ko) | 1998-12-29 | 1998-12-29 | 플래쉬 메모리 소자의 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20000043917A (ko) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100390901B1 (ko) * | 2000-12-28 | 2003-07-10 | 주식회사 하이닉스반도체 | 에스램 소자의 트랜지스터 제조방법 |
| KR100684452B1 (ko) * | 2004-12-29 | 2007-02-16 | 동부일렉트로닉스 주식회사 | 플래시 메모리 소자의 유전막 식각 방법 |
| US7259063B2 (en) | 2004-09-15 | 2007-08-21 | Hynix Semiconductor Inc. | Method for forming a gate electrode in a non volatile memory device |
| KR100923299B1 (ko) * | 2003-01-28 | 2009-10-23 | 삼성전자주식회사 | 자기 램의 자기 터널 접합층 형성 방법 |
-
1998
- 1998-12-29 KR KR1019980060355A patent/KR20000043917A/ko not_active Application Discontinuation
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100390901B1 (ko) * | 2000-12-28 | 2003-07-10 | 주식회사 하이닉스반도체 | 에스램 소자의 트랜지스터 제조방법 |
| KR100923299B1 (ko) * | 2003-01-28 | 2009-10-23 | 삼성전자주식회사 | 자기 램의 자기 터널 접합층 형성 방법 |
| US7259063B2 (en) | 2004-09-15 | 2007-08-21 | Hynix Semiconductor Inc. | Method for forming a gate electrode in a non volatile memory device |
| KR100684452B1 (ko) * | 2004-12-29 | 2007-02-16 | 동부일렉트로닉스 주식회사 | 플래시 메모리 소자의 유전막 식각 방법 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2004095889A (ja) | 半導体記憶装置及びその製造方法 | |
| US7629217B2 (en) | Methods of forming void-free layers in openings of semiconductor substrates | |
| KR20070001295A (ko) | 불휘발성 메모리 장치의 제조 방법 | |
| KR100539275B1 (ko) | 반도체 장치의 제조 방법 | |
| US7391081B2 (en) | Method for simultaneous fabrication of a nanocrystal and non-nanocrystal device | |
| US6905927B2 (en) | Method for forming a gate electrode in a semiconductor device including re-oxidation for restraining the thickness of the gate oxide | |
| KR100426482B1 (ko) | 플래쉬 메모리 셀의 제조 방법 | |
| US9153455B2 (en) | Methods of forming semiconductor device structures, memory cells, and arrays | |
| KR100717409B1 (ko) | 반사-방지 코팅으로 반도체 메모리 디바이스를 제조하는방법 | |
| KR100624089B1 (ko) | 패턴 형성 방법, 이를 이용한 다중게이트 산화막 및 플래쉬메모리 셀의 제조 방법 | |
| KR100490301B1 (ko) | 난드 플래시 메모리 소자의 제조 방법 | |
| KR20000043917A (ko) | 플래쉬 메모리 소자의 제조 방법 | |
| US20060220075A1 (en) | Methods of fabricating self-aligned source of flash memory device | |
| KR100672739B1 (ko) | 반도체 소자의 게이트 형성 방법 | |
| KR100449256B1 (ko) | 디램 메모리 셀의 제조방법 | |
| KR20080087282A (ko) | 반도체 소자의 듀얼 폴리게이트 형성방법 | |
| KR20070075092A (ko) | 플래시 메모리 소자의 제조방법 | |
| KR20040022356A (ko) | 불휘발성 메모리 장치의 게이트 전극 제조 방법 | |
| KR20040006417A (ko) | 반도체 소자의 제조 방법 | |
| KR100649025B1 (ko) | 플래시 메모리 소자의 제조방법 | |
| KR100861362B1 (ko) | 반도체소자의 듀얼 게이트 형성방법 | |
| JP2004186667A (ja) | 半導体素子の製造方法 | |
| KR20090002626A (ko) | 반도체 소자의 제조방법 | |
| KR20030049356A (ko) | 반도체 소자의 제조 방법 | |
| KR20080038994A (ko) | 반도체 소자의 제조 방법 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| WITN | Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid |