KR20070075092A - 플래시 메모리 소자의 제조방법 - Google Patents
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Abstract
본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로, 반도체 기판 내에 소자 분리막을 형성하여 액티브 영역 및 필드 영역을 정의하고, 액티브 영역 상에 터널 산화막을 형성한 후 전체 구조상에 그레인 사이즈가 작은 제1 폴리실리콘막을 일정 두께로 제한하여 형성함으로써, 셀 간의 전기적 간섭 효과를 감소시켜 전기장(Electric Field)의 분포를 균일하게 하여 문턱 전압(Vt) 분포(distribution)를 개선할 수 있다.
문턱 전압, 폴리실리콘막, 그레인 사이즈, LP-CVD, 챔버
Description
도 1은 종래 기술에 따른 플래시 메모리 소자의 제조방법 중 그레인 사이즈가 조대한 경우의 플로팅 게이트를 설명하기 위해 도시한 단면도이다.
도 2a 내지 도 2g는 본 발명의 제1 실시예에 따른 플래시 메모리 소자의 제조방법을 설명하기 위해 도시한 단면도이다.
도 3a 내지 도 3e는 본 발명의 제2 실시예에 따른 플래시 메모리 소자의 제조방법을 설명하기 위해 도시한 단면도이다.
도 4는 그레인 사이즈가 조밀하고 균일한 플로팅 게이트용 폴리실리콘막의 구조를 나타낸 것이다.
<도면의 주요부분에 대한 부호의 설명>
100, 200 : 반도체 기판 102 : 버퍼 산화막
104, 206 : 질화막 106 : 하드 마스크막
108 : 트렌치 110, 208 : 소자 분리막
112, 202 : 터널 산화막 114, 204 : 제1 폴리실리콘막
116, 210 : 제2 폴리실리콘막 118, 212 : 유전체막
120, 214 : 도전막
본 발명은 플래시 메모리 소자의 제조방법에 관한 것으로, 특히, 셀 간의 전기적 간섭 효과를 감소시켜 전기장(Electric Field)의 분포를 균일하게 하여 문턱 전압(Vt) 분포(distribution)를 개선하기 위한 플래시 메모리 소자의 제조방법에 관한 것이다.
플래시 메모리 소자가 고집적화되어감에 따라 플로팅 게이트의 크기도 함께 작아지고 있다. 이때, 플로팅 게이트용 폴리실리콘막의 그레인(grain) 사이즈의 분포가 플래시 메모리 소자의 동작에 중요한 역할을 하게 된다.
도 1은 그레인 사이즈가 조대한 경우의 플로팅 게이트를 설명하기 위해 도시한 단면도이다.
도 1을 참조하면, 반도체 기판(10)상에 터널 산화막(11)을 형성한 후 퍼니스에서 저압 화학기상증착법(Low Pressure Chemical Vapor Deposition; LP-CVD)을 이용하여 터널 산화막(11) 상에 폴리실리콘막(12)을 형성한다. 이때, 폴리실리콘막(12)은 500Å 내지 1000Å 두께의 그레인 사이즈로 형성되고, 그레인 사이즈는 후속 열공정에 의해 2000Å의 두께까지 성장하게 된다.
그러나, 상기와 같이 그레인 사이즈가 조대하게 성장된 폴리실리콘막(12)은 그레인 바운더리(boundary) 영역(a)에 자기장이 집중되며, 특히, 그레인 바운더리 영역(a)의 모서리 부분(b)에 더 집중된다. 이러한 그레인 바운더리 영역(a)은 도펀트인 인(Phosphorous; P)이 응집되어 에너지 장벽(barrier)을 낮춤으로써 프로그램 동작을 빠르게 한다.
한편, 일부 셀(cell)은 결정격자가 상이한 그레인으로 형성된 폴리실리콘막(c)에 의해 플로팅 게이트가 형성되는 반면에 일부 셀은 결정격자가 동일한 그레인으로 형성된 폴리실리콘막(d)에 의해 플로팅 게이트가 형성될 수도 있다. 이 경우 셀과 셀간의 결정격자 방향이 서로 달라짐으로써 프로그램 문턱 전압(Vt)이 상이하여 문턱 전압(Vt) 분포를 열화시킨다. 이뿐만 아니라, 그레인 사이즈가 조대할 경우 폴리실리콘막(12) 하단 모서리 부분의 터널 산화막(11)이 두꺼워지거나, 폴리실리콘막(12)의 모서리가 날카로워져서 과도 소거 또는 과도 프로그램을 유발한다.
게다가, 디자인 룰(Design Rule)이 감소함에 따라 셀간의 간격이 좁아지면서 인접한 플로팅 게이트간 또는 플로팅 게이트와 인접한 컨트롤 게이트간의 간섭(interference)으로 인하여 문턱 전압(Vt) 분포가 열화된다.
상술한 문제점을 해결하기 위해 안출된 본 발명의 목적은 그레인 사이즈를 조밀하고 균일하게 형성하여 도펀트의 응집에 의한 영향을 적게하기 위한 플래시 메모리 소자의 제조방법을 제공하는 데 있다.
본 발명의 다른 목적은 하나의 셀에 다양한 결정격자 방향을 갖고 있는 그레인을 균일하게 분포하여 셀간에 균일한 전기장을 유지함으로써 문턱 전압(Vt) 분포의 열화를 방지하기 위한 플래시 메모리 소자의 제조방법을 제공하는 데 있다.
본 발명의 제1 실시예에 따른 플래시 메모리 소자의 제조방법은, 반도체 기판 내에 소자 분리막을 형성하여 액티브 영역 및 필드 영역을 정의하는 단계와, 상기 액티브 영역 상에 터널 산화막을 형성한 후 전체 구조상에 그레인 사이즈가 작은 제1 폴리실리콘막을 형성하는 단계와, 전체 구조상에 상기 제1 폴리실리콘막의 그레인 사이즈보다 큰 그레인 사이즈를 갖는 제2 폴리실리콘막을 형성하는 단계와, 상기 소자 분리막 상부가 노출될 때까지 상기 제1 및 제2 폴리실리콘막을 연마한 후 상기 소자 분리막 상부의 일부를 식각하는 단계와, 전체 구조상에 유전체막 및 컨트롤 게이트용 도전막을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조방법을 제공한다.
본 발명의 제2 실시예에 따른 플래시 메모리 소자의 제조방법은, 반도체 기판상에 터널 산화막, 그레인 사이즈가 작은 제1 폴리실리콘막 및 질화막을 순차적으로 형성하는 단계와, 사진 식각 공정으로 상기 질화막, 제1 폴리실리콘막, 터널 산화막 및 반도체 기판의 일부를 식각하여 트렌치를 형성한 후 상기 트렌치가 매립되도록 전체 구조상에 절연막을 형성하는 단계와, 상기 질화막 상부가 노출될 때까 지 상기 절연막을 연마하여 소자 분리막을 형성하는 단계와, 전체 구조상에 상기 제1 폴리실리콘막의 그레인 사이즈보다 큰 그레인 사이즈를 갖는 제2 폴리실리콘막을 형성하는 단계와, 상기 소자 분리막 상부의 상기 제2 폴리실리콘막의 일부분을 노출하여 상기 제2 폴리실리콘막을 식각하는 단계와, 전체 구조상에 유전체막 및 컨트롤 게이트용 도전막을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조방법을 제공한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 2a 내지 도 2g는 본 발명의 제1 실시예로서 자기정렬 플로팅 게이트(Self Aligned Floating Gate; SA-FG)를 적용한 플래시 메모리 소자의 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이고, 도 4는 그레인 사이즈가 조밀하고 균일한 플로팅 게이트용 폴리실리콘막의 구조를 나타낸 것이다.
도 2a를 참조하면, 반도체 기판(100) 상에 버퍼 산화막(102), 질화막(104) 및 하드 마스크막(106)을 순차적으로 형성한다. 이때, 하드 마스크막(106)은 산화막으로 형성한다.
도 2b를 참조하면, 하드 마스크막(106) 상에 소정의 영역이 노출되도록 포토레지스트 패턴(미도시)을 형성한다. 포토레지스트 패턴(미도시)을 마스크로 하드 마스크막(106)을 식각한 후 포토레지스트 패턴을 제거한다. 패터닝된 하드 마스크막(106)을 마스크로 질화막(104), 버퍼 산화막(102) 및 반도체 기판(100)의 일부를 식각하여 트렌치(108)를 형성한다. 이후, 패터닝된 하드 마스크막(106)을 제거한다.
도 2c를 참조하면, 트렌치(108)가 매립되도록 전체 구조상에 절연막을 형성한다. 이때, 절연막은 HDP(High Density Plasma) 산화막으로 형성한다. 질화막(104) 상부가 노출될 때까지 절연막을 연마하여 소자 분리막(110)을 형성한 후 질화막(104)을 제거한다. 이때, 소자 분리막(110)으로 인하여 액티브 영역 및 필드 영역이 확정되고, 질화막(104)을 제거한 후 세정 공정시 버퍼 산화막(102)도 함께 제거된다.
도 2d 및 도 4를 참조하면, 액티브 영역 상에 터널 산화막(112)을 형성한다. 이후, 챔버 내에서 저압 화학기상증착법(LP-CVD)을 이용하여 전체 구조상에 그레인이 조밀한 언도프트(undoped) 제1 폴리실리콘막(114)을 형성한다. 이때, 제1 폴리실리콘막(114)은 650℃ 내지 750℃의 온도 및 1torr 내지 500torr의 압력에서 SiH4 가스를 이용하거나, SiH4 가스와 H2 가스를 혼합한 혼합 가스를 이용하여 50Å 내지 500Å의 두께로 형성한다.
제1 폴리실리콘막(114)의 그레인은 50Å 내지 200Å 정도의 크기(도 4의 C)로 형성하고, 주상(columnar) 모양(도 4의 D)을 갖는다. 제1 폴리실리콘막(114)은 다양한 결정격자 방향을 갖고 있는 그레인(도 4의 D)이 균일하게 분포되어 있어 셀간에 균일한 전기장을 유지할 수 있으며, 이로 인해 문턱 전압(Vt) 분포의 열화를 억제할 수 있다.
도 2e를 참조하면, 세정 공정을 실시하여 제1 폴리실리콘막(114) 상에 형성된 자연산화막을 제거한다. 이때, 세정 공정은 SC-1(NH4OH, H2O2 및 H2O를 혼합한 혼합액)을 이용하여 1차 세정 공정을 실시한 후, DHF(Dilute Hydrofluoric Acid(HF 및 H2O를 혼합한 혼합액))를 이용하여 2차 세정 공정을 실시한다. 여기서, H2O 대 HF는 50 : 1 내지 100 : 1로 한다.
이후, 인-시튜(in-situ) 또는 익스-시튜(ex-situ)로 전체 구조상에 도프트(doped) 제2 폴리실리콘막(116)을 형성한다. 이때, 제2 폴리실리콘막(116)은 저압 화학기상증착법(LP-CVD)으로 510℃ 내지 550℃의 온도와 0.1torr 내지 3torr의 압력에서 SiH4 가스 또는 Si2H6 가스에 PH3 가스를 혼합한 혼합 가스를 이용하여 1000Å 내지 2000Å의 두께로 형성한다. 여기서, 제2 폴리실리콘막(116)의 P 농도는 1.0E20atoms/cc 내지 2.0E20atoms/cc이다.
도 2f를 참조하면, 소자 분리막(110)이 노출될 때까지 제1 및 제2 폴리실리콘막(114 및 116)을 연마한 후 소자 분리막(110)의 EFH(Effective FOX Height)를 낮추기 위하여 소자 분리막(110) 상부를 일부 식각한다.
도 2g를 참조하면, 전체 구조상에 유전체막(118) 및 컨트롤 게이트용 도전막(120)을 형성한다.
도 3a 내지 도 3e는 본 발명의 제2 실시예로서 자기정렬 STI(Self Aligned Shallow Trench Isolation)를 적용한 플래시 메모리 소자의 제조방법을 설명하기 위해 순차적으로 도시한 소자의 단면도이고, 도 4는 그레인 사이즈가 조밀하고 균일한 플로팅 게이트용 폴리실리콘막의 구조를 나타낸 것이다.
도 3a 및 도 4를 참조하면, 반도체 기판(200) 상에 터널 산화막(202)을 형성한다. 이후, 챔버 내에서 저압 화학기상증착법(LP-CVD)을 이용하여 터널 산화막(202) 상에 그레인이 조밀한 언도프트 제1 폴리실리콘막(204)을 형성한다. 이때, 제1 폴리실리콘막(204)은 650℃ 내지 750℃의 온도 및 1torr 내지 500torr의 압력에서 SiH4 가스를 이용하거나, SiH4 가스와 H2 가스를 혼합한 혼합 가스를 이용하여 50Å 내지 500Å의 두께로 형성한다.
제1 폴리실리콘막(204)의 그레인(도 4의 D)은 50Å 내지 200Å 정도의 크기(도 4의 C)로 형성하고, 주상(columnar) 모양(도 4의 D)을 갖는다. 제1 폴리실리콘막(204)은 다양한 결정격자 방향을 갖고 있는 그레인(도 4의 D)이 균일하게 분포되어 있어 셀간에 균일한 전기장을 유지할 수 있으며, 이로 인해 문턱 전압(Vt) 분포의 열화를 억제할 수 있다.
이후, 1 폴리실리콘막(204) 상에 질화막(206)을 형성한다.
도 3b를 참조하면, 질화막(206) 상에 소정의 영역이 노출되도록 제1 포토레지스트 패턴(미도시)을 형성한다. 제1 포토레지스트 패턴(미도시)을 마스크로 질화막(206), 제1 폴리실리콘막(204), 터널 산화막(202) 및 반도체 기판(200)의 일부를 식각하여 트렌치를 형성한다. 이후, 제1 포토레지스트 패턴을 제거한다.
트렌치가 매립되도록 전체 구조상에 절연막을 형성한다. 이때, 절연막은 HDP(High Density Plasma) 산화막으로 형성한다. 질화막(206) 상부가 노출될 때까지 절연막을 연마하여 소자 분리막(208)을 형성한다.
도 3c를 참조하면, 질화막(206)을 제거한 후 세정 공정을 실시하여 제1 폴리실리콘막(204) 상에 형성된 자연산화막을 제거한다. 이때, 세정 공정은 SC-1(NH4OH, H2O2 및 H2O를 혼합한 혼합액)을 이용하여 1차 세정 공정을 실시한 후, DHF(Dilute Hydrofluoric Acid(HF 및 H2O를 혼합한 혼합액))를 이용하여 2차 세정 공정을 실시한다. 여기서, H2O 대 HF는 50 : 1 내지 100 : 1로 한다.
이후, 인-시튜(in-situ) 또는 익스-시튜(ex-situ)로 전체 구조상에 도프트 제2 폴리실리콘막(210)을 형성한다. 이때, 제2 폴리실리콘막(210)은 저압 화학기상증착법(LP-CVD)으로 510℃ 내지 550℃의 온도와 0.1torr 내지 3torr의 압력에서 SiH4 가스 또는 Si2H6 가스에 PH3 가스를 혼합한 혼합 가스를 이용하여 1000Å 내지 2000Å의 두께로 형성한다. 여기서, 제2 폴리실리콘막(210)의 P 농도는 1.0E20atoms/cc 내지 2.0E20atoms/cc이다.
도 3d를 참조하면, 소자 분리막(208) 상부의 제2 폴리실리콘막(210)의 일부분을 노출하는 제2 포토레지스트 패턴(미도시)을 형성한다. 제2 포토레지스트 패턴을 마스크로 이용하여 제2 폴리실리콘막(210)을 식각하여 제1 폴리실리콘막(204)과 제2 폴리실리콘막(210)으로 구성된 플로팅 게이트를 형성한다.
도 3e를 참조하면, 전체 구조상에 유전체막(212) 및 컨트롤 게이트용 도전막 (214)을 형성한다.
본 발명은 SA-STI 및 SA-FG 공정뿐만 아니라 일반적인 STI(Conventional-STI)공정에도 적용가능하다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 의한 효과는 다음과 같다.
첫째, 그레인 사이즈가 작은 제1 폴리실리콘막을 형성함으로써 제1 폴리실리콘막 하단 모서리 부분의 터널 산화막이 두꺼워지거나, 제1 폴리실리콘막의 모서리가 날카로워지는 것을 방지하여 과도 소거 또는 과도 프로그램을 억제할 수 있다.
둘째, 제1 폴리실리콘막의 그레인 사이즈를 조밀하고 균일하게 형성함으로써 도펀트인 인(P)이 응집되어 에너지 장벽을 낮춰 프로그램 동작을 빠르게 하는 것을 억제할 수 있다.
셋째, 하나의 셀에 다양한 결정격자 방향을 갖고 있는 그레인을 균일하게 분포함으로써 셀간에 균일한 자기장을 유지할 수 있고, 이로 인해 문턱 전압(Vt) 분포의 열화를 방지할 수 있다.
Claims (11)
- 반도체 기판 내에 소자 분리막을 형성하여 액티브 영역 및 필드 영역을 정의하는 단계;상기 액티브 영역 상에 터널 산화막을 형성한 후 전체 구조상에 그레인 사이즈가 작은 제1 폴리실리콘막을 형성하는 단계;전체 구조상에 상기 제1 폴리실리콘막의 그레인 사이즈보다 큰 그레인 사이즈를 갖는 제2 폴리실리콘막을 형성하는 단계;상기 소자 분리막 상부가 노출될 때까지 상기 제1 및 제2 폴리실리콘막을 연마한 후 상기 소자 분리막 상부의 일부를 식각하는 단계; 및전체 구조상에 유전체막 및 컨트롤 게이트용 도전막을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조방법.
- 반도체 기판상에 터널 산화막, 그레인 사이즈가 작은 제1 폴리실리콘막 및 질화막을 순차적으로 형성하는 단계;사진 식각 공정으로 상기 질화막, 제1 폴리실리콘막, 터널 산화막 및 반도체 기판의 일부를 식각하여 트렌치를 형성한 후 상기 트렌치가 매립되도록 전체 구조상에 절연막을 형성하는 단계;상기 질화막 상부가 노출될 때까지 상기 절연막을 연마하여 소자 분리막을 형성하는 단계;전체 구조상에 상기 제1 폴리실리콘막의 그레인 사이즈보다 큰 그레인 사이즈를 갖는 제2 폴리실리콘막을 형성하는 단계;상기 소자 분리막 상부의 상기 제2 폴리실리콘막의 일부분을 노출하여 상기 제2 폴리실리콘막을 식각하는 단계; 및전체 구조상에 유전체막 및 컨트롤 게이트용 도전막을 형성하는 단계를 포함하는 플래시 메모리 소자의 제조방법.
- 제1항 또는 제2항에 있어서, 상기 제1 폴리실리콘막은 챔버내에서 저압 화학기상증착법을 이용하여 언도프트 폴리실리콘막으로 형성하는 플래시 메모리 소자의 제조방법.
- 제1항 또는 제2항에 있어서, 상기 제1 폴리실리콘막은 650℃ 내지 750℃의 온도 및 1torr 내지 500torr의 압력에서 SiH4 가스를 이용하거나, SiH4 가스와 H2 가스를 혼합한 혼합 가스를 이용하여 50Å 내지 500Å의 두께로 형성하는 플래시 메모리 소자의 제조방법.
- 제1항 또는 제2항에 있어서, 상기 제1 폴리실리콘막의 상기 그레인 사이즈는 50Å 내지 200Å 정도의 크기로 형성하고, 주상모양을 갖는 플래시 메모리 소자의 제조방법.
- 제1항 또는 제2항에 있어서, 상기 제2 폴리실리콘막 형성 공정 전에 세정 공정을 실시하여 상기 제1 폴리실리콘막 상에 형성된 자연산화막을 제거하는 단계를 더 포함하는 플래시 메모리 소자의 제조방법.
- 제6항에 있어서, 상기 세정 공정은 SC-1을 이용하여 1차 세정 공정을 실시한 후, DHF을 이용하여 2차 세정 공정을 실시하는 플래시 메모리 소자의 제조방법.
- 제7항에 있어서, 상기 SC-1은 NH4OH, H2O2 및 H2O를 혼합한 혼합액인 플래시 메모리 소자의 제조방법.
- 제7항에 있어서, 상기 DHF는 HF 및 H2O를 혼합한 혼합액으로 상기 H2O 대 HF는 50 : 1 내지 100 : 1로 하는 플래시 메모리 소자의 제조방법.
- 제1항 또는 제2항에 있어서, 상기 제2 폴리실리콘막은 저압 화학기상증착법으로 510℃ 내지 550℃의 온도와 0.1torr 내지 3torr의 압력에서 SiH4 가스 또는 Si2H6 가스에 PH3 가스를 혼합한 혼합 가스를 이용하여 1000Å 내지 2000Å의 두께로 형성하는 플래시 메모리 소자의 제조방법.
- 제10항에 있어서, 상기 P 농도는 1.0E20atoms/cc 내지 2.0E20atoms/cc로 하는 플래시 메모리 소자의 제조방법.
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|---|---|---|---|
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Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101053988B1 (ko) * | 2008-12-26 | 2011-08-04 | 주식회사 하이닉스반도체 | 불휘발성 메모리 소자의 게이트 패턴 및 그 형성방법 |
| US8026140B2 (en) | 2008-01-14 | 2011-09-27 | Hynix Semiconductor Inc. | Method of forming flash memory device |
-
2006
- 2006-01-12 KR KR1020060003460A patent/KR20070075092A/ko not_active Application Discontinuation
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| KR101053988B1 (ko) * | 2008-12-26 | 2011-08-04 | 주식회사 하이닉스반도체 | 불휘발성 메모리 소자의 게이트 패턴 및 그 형성방법 |
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