KR100861362B1 - 반도체소자의 듀얼 게이트 형성방법 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 24
- 230000009977 dual effect Effects 0.000 title claims abstract description 17
- 238000004519 manufacturing process Methods 0.000 title description 2
- 239000012535 impurity Substances 0.000 claims abstract description 41
- 229920002120 photoresistant polymer Polymers 0.000 claims abstract description 40
- 150000002500 ions Chemical class 0.000 claims abstract description 39
- 238000000034 method Methods 0.000 claims abstract description 34
- 238000005468 ion implantation Methods 0.000 claims abstract description 25
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 238000005498 polishing Methods 0.000 claims abstract description 10
- 239000000126 substance Substances 0.000 claims abstract description 10
- 239000002002 slurry Substances 0.000 claims description 9
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Chemical compound O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 claims description 5
- 239000008367 deionised water Substances 0.000 claims description 4
- 229910021641 deionized water Inorganic materials 0.000 claims description 4
- 238000002513 implantation Methods 0.000 claims description 4
- CETPSERCERDGAM-UHFFFAOYSA-N ceric oxide Chemical compound O=[Ce]=O CETPSERCERDGAM-UHFFFAOYSA-N 0.000 claims description 3
- 229910000422 cerium(IV) oxide Inorganic materials 0.000 claims description 3
- 230000007935 neutral effect Effects 0.000 claims description 3
- 239000000377 silicon dioxide Substances 0.000 claims description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 28
- 229920005591 polysilicon Polymers 0.000 description 28
- 150000004767 nitrides Chemical class 0.000 description 11
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 5
- 229910021342 tungsten silicide Inorganic materials 0.000 description 5
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 3
- 230000000295 complement effect Effects 0.000 description 3
- 230000007547 defect Effects 0.000 description 3
- 239000007943 implant Substances 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 238000000137 annealing Methods 0.000 description 2
- 230000000149 penetrating effect Effects 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000007429 general method Methods 0.000 description 1
- 238000001802 infusion Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- -1 phosphorus (P) Chemical class 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/8238—Complementary field-effect transistors, e.g. CMOS
- H01L21/823828—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
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- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/26—Bombardment with radiation
- H01L21/263—Bombardment with radiation with high-energy radiation
- H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
- H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
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- H01L21/31051—Planarisation of the insulating layers
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- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
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Abstract
본 발명의 반도체소자의 듀얼게이트 형성방법은, 제1 영역 및 제2 영역을 갖는 반도체기판 위에 형성된 게이트도전막의 제1 영역을 노출시키는 제1 포토레지스트막패턴을 이온주입마스크로 하여 제1 도전형의 불순물이온을 주입하는 단계와, 불순물이온주입에 의해 상부표면이 경화된 제1 포토레지스트막패턴을 제거하기 위하여 평탄화를 수행하는 단계를 포함한다.
듀얼 폴리 게이트, 포토레지스트 제거, 화학적기계적폴리싱(CMP)
Description
도 1 내지 도 7은 본 발명에 따른 반도체소자의 듀얼 게이트 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.
본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 p형 게이트와 n형 게이트가 동일한 기판 위에 형성되는 구조를 갖는 반도체소자의 듀얼 게이트(dual gate) 형성방법에 관한 것이다.
일반적으로 상보형 모스(CMOS; Complementary Metal Oxide Semiconductor) 소자는 p채널형의 PMOS 트랜지스터와 n채널형의 NMOS 트랜지스터를 하나의 반도체기판에 형성하여 상보적인 동작을 수행하도록 한 반도체소자이다. 이와 같은 구조는 반도체소자 전체의 효율을 높이고 동작속도를 개선할 수 있는 등의 특성을 가지고 있으므로, 고속 및 고성능을 요구하는 로직소자 및 메모리소자에 적용되고 있다. 상보형 모스 소자에 있어서, PMOS 트랜지스터와 NMOS 트랜지스터의 각 게이트는 서로 다른 도전형으로 도핑되는데, 이와 같은 구조를 듀얼 게이트(dual gate) 구조라 한다. 특히 디램(DRAM)에서의 듀얼 게이트 구조는 p채널형 모스트랜지스터의 매몰된-채널(buried channel) 구조를 방지하고 표면채널(surface channel) 구조를 구현함으로써 저전력 및 고속도 특성을 얻을 수 있다.
듀얼 게이트를 형성하는 일반적인 방법을 개략적으로 설명하면, 먼저 반도체기판 위에 게이트절연막을 형성하고, 그 위에 게이트도전막으로서, 폴리실리콘막으로 형성한다. 그리고 PMOS 트랜지스터영역을 노출시키는 제1 포토레지스트막패턴을 이용한 이온주입공정을 수행하여, PMOS 트랜지스터영역의 폴리실리콘막 내에 p형 불순물이온을 주입한다. 다음에 NMOS 트랜지스터영역을 노출시키는 제2 포토레지스트막패턴을 이용한 이온주입공정을 수행하여, NMOS 트랜지스터영역의 폴리실리콘막 내에 n형 불순물이온을 주입한다. 다음에 불순물이온 확산공정을 수행하여 n형의 폴리실리콘막 및 p형의 폴리실리콘막을 형성한다. 이어서 n형의 폴리실리콘막 및 p형의 폴리실리콘막 위에 텅스텐실리사이드막 및 하드마스크 질화막을 순차적으로 형성하고, 통상의 패터닝방법을 사용하여, NMOS 트랜지스터영역 및 PMOS 트랜지스터영역에 각각 n형의 게이트스택 및 p형의 게이트스택이 배치되는 듀얼 게이트를 형성한다.
이와 같은 종래의 듀얼 게이트 형성방법에 있어서, n형 불순물이온 주입은 포스포러스(P)이온을 대략 5keV의 주입에너지 및 대략 5×1015/㎠의 농도로 주입하는 반면에, p형 불순물이온 주입은 보론(B)이온을 대략 5keV의 주입에너지 및 대략 1.5×1016/㎠의 농도로 주입한다. 이와 같이 상대적으로 높은 농도의 이온주입이 수 행되는 p형 불순물이온 주입시, 이온주입 마스크막으로 사용되는 제1 포토레지스트막패턴 상부가 경화되는 현상이 발생되며, 더욱이 고농도의 보론(B) 이온이 제1 포토레지스트막패턴 상부를 덮게 된다. 이에 따라 후속의 제1 포토레지스트막패턴 제거공정, 예컨대 산소 플라즈마(O2 plasma)를 이용한 포토레지스트 스트립공정에 의해서 제1 포토레지스트막패턴이 완전하게 제거되지 않아 포토레지스트 레지듀(residue)가 발생되며, 이 포토레지스트 레지듀는 후속공정에서 결함(defect)으로 작용하여, 후속의 게이트 패터닝시 패터닝 불량을 야기시킬 수 있다.
본 발명이 이루고자 하는 기술적 과제는, 이온주입에 의해 경화된 포토레지스트막이 후속공정에서 결함으로 작용되지 않도록 하는 반도체소자의 듀얼 게이트 형성방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 반도체소자의 듀얼 게이트 형성방법은, 제1 영역 및 제2 영역을 갖는 반도체기판 위에 형성된 게이트도전막의 제1 영역을 노출시키는 제1 포토레지스트막패턴을 이온주입마스크로 하여 제1 도전형의 불순물이온을 주입하는 단계; 및 상기 불순물이온주입에 의해 상부표면이 경화된 제1 포토레지스트막패턴을 제거하기 위하여 평탄화를 수행하는 단계를 포함한다.
상기 평탄화는, 상기 제1 포토레지스트막패턴의 상부면에 대해 수행하는 제1 평탄화 단계와, 상기 제1 평탄화가 수행된 제1 포토레지스트막패턴을 전면 제거하기 위한 제2 평탄화를 단계를 포함하는 것이 바람직하다.
상기 제1 평탄화는, 탈이온수를 이용한 화학적기계적폴리싱 방법을 사용하여 수행할 수 있다.
상기 제2 평탄화는, 슬러리를 이용한 화학적기계적폴리싱 방법을 사용하여 수행할 수 있다.
이 경우, 상기 슬러리는 중성의 실리카나 세리아 계열의 슬러리일 수 있다.
상기 제2 평탄화에 의해 제거되는 상기 게이트도전막의 상부 두께는 200Å 이하가 되도록 하는 것이 바람직하다.
상기 제1 도전형의 불순물이온은 p형 불순물이온이고, 상기 제2 도전형의 불순물이온은 n형 불순물이온이며, 상기 p형 불순물이온의 주입농도는 상기 n형 불순물이온의 주입농도보다 높은 것이 바람직하다.
이하 첨부도면을 참조하면서 본 발명의 바람직한 실시예를 상세하게 설명하기로 한다.
도 1 내지 도 7은 본 발명에 따른 반도체소자의 듀얼게이트 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 1을 참조하면, 제1 영역(100) 및 제2 영역(200)을 갖는 반도체기판(300) 위에 게이트절연막(310)을 형성한다. 반도체기판(300)은 실리콘기판이지만, 경우에 따라서 절연막 위의 실리콘(SOI; Silicon On Insulator)기판이나 실리콘 외의 다른 기판일 수도 있다. 제1 영역(100)은 p채널형 모스(PMOS) 트랜지스터 가 형성될 영역이고, 제2 영역(200)은 n채널형 모스(NMOS) 트랜지스터가 형성될 영역이다. 게이트절연막(310)은 산화막으로 형성할 수 있다.
다음에 게이트절연막(310)에 대한 플라즈마 질화(plasma nitridation)를 수행하여 게이트절연막(310) 상부에 얇은 두께의 질화막(320)을 형성한다. 이 질화막(320)은 후속 공정에서 주입되는 p형 불순물이온인 보론(B)이온이 게이트절연막(310)을 관통(penetration)하여 반도체기판(300)으로 침투하는 것을 억제하기 위한 것으로서, 경우에 따라서는 플라즈마 질화처리는 생략될 수도 있다.
다음에 질화막(320) 위에 게이트도전막으로서 폴리실리콘막(330)을 형성한다. 이 폴리실리콘막(330)은 포스포러스(P)와 같은 n형 불순물이온이 도핑된 폴리실리콘막으로 형성할 수 있으며, 또는 불순물이온이 도핑되지 않은 폴리실리콘막으로 형성할 수도 있다.
다음에 도 2를 참조하면, 폴리실리콘막(330) 위에 제1 마스크막패턴으로서 제1 포토레지스트막패턴(341)을 형성한다. 제1 포토레지스트막패턴(341)은 제1 영역(100)을 노출시키는 개구부를 갖는다. 다음에 도면에서 화살표로 나타낸 바와 같이, 제1 포토레지스트막패턴(341)을 이온주입마스크막으로 한 이온주입을 수행하여 제 도전형, 즉 p형의 불순물이온, 예컨대 보론(B)이온을 폴리실리콘막(330) 내에 주입한다. 상기 보론(B)이온의 주입에 의해 제1 포토레지스트막패턴(341)의 상층부(341')는 경화된다.
다음에 도 3을 참조하면, p형의 불순물이온주입이 이루어진 후에는 제1 포토레지스트막패턴(341)을 제거하는데, 이때 통상의 습식세정에 의한 포토레지스트 스 트립방법을 사용하는 것이 아니라 평탄화방법, 예컨대 화학적기계적폴리싱(CMP; Chemical Mechanical Polishing)방법을 사용하여 수행한다. 화학적기계적폴리싱방법을 사용한 평탄화시, 폴리실리콘막(330)에 대한 어택(attack)을 억제하기 위하여 2단계에 걸친 평탄화를 수행한다. 구체적으로 1차 평탄화로서, 슬러리(slurry)를 사용하지 않고 탈이온수(DI Water; DeIonized Water)만을 이용한 화학적기계적폴리싱을 수행한다. 이 1차 평탄화에 의해, 제1 포토레지스트막패턴(341)의 상부, 특히 이온주입에 의해 경화된 상층부(341')가 제거된다. 제1 포토레지스트막패턴(341)의 제거되는 두께는 대략 200Å 이하가 되도록 한다. 다음에 2차 평탄화로서, 중성의 실리카(silica)나 세리아(ceria) 계열의 슬러리를 사용한 화학적기계적폴리싱을 수행한다. 이 2차 평탄화는 폴리실리콘막(330)의 상층부에서 정지되도록 할 수 있지만, 폴리실리콘막(330)의 상부가 일정 두께만큼 제거되도록 오버해서 수행할 수도 있다. 이와 같이 1차 및 2차 평탄화가 수행된 후에는 통상의 평탄화 이후의 세정을 수행한다.
다음에 도 4를 참조하면, p형의 불순물이온을 주입한 후에는, 폴리실리콘막(330) 위에 제2 마스크막패턴으로서 제2 포토레지스트막패턴(342)을 형성한다. 제2 포토레지스트막패턴(342)은 제2 영역(200)의 폴리실리콘막(330)을 노출시키는 개구부를 갖는다. 다음에 도면에서 화살표로 나타낸 바와 같이, 제2 포토레지스트막패턴(342)을 이온주입마스크막으로 한 이온주입을 수행하여 제2 도전형, 즉 n형의 불순물이온, 예컨대 포스포러스(P)이온을 폴리실리콘막(330)의 노출부분에 주입한다. 이 이온주입에 의해 제2 영역(200)의 폴리실리콘막(330)에는 n형 불순물이온 이 주입된다. 상기 불순물이온주입이 이루어진 후에는 제2 포토레지스트막패턴(342)을 제거한다. n형의 불순물이온주입은 p형의 불순물이온주입에 비하여 상대적으로 낮은 도핑농도로 이루어지므로, 이온주입이 이루어지는 동안 제2 포토레지스트막패턴(342)의 상부가 경화되는 현상은 p형의 불순물이온주입에 비하여 심하지 않다. 따라서 제2 포토레지스트막패턴(342)의 제거는 통상의 습식세정을 이용한 포토레지스트 스트립방법을 사용하여 수행할 수 있다.
다음에 도 5를 참조하면, 도면에서 화살표로 나타낸 바와 같이, 폴리실리콘막에 대한 어닐링(annealing)을 수행하여 폴리실리콘막에 주입된 p형 불순물이온 및 n형 불순물이온을 활성화시킨다. 이 어닐링에 의해, 제1 영역(100) 및 제2 영역(200)에는 각각 p형 불순물이온이 도핑된 제1 폴리실리콘막(110) 및 n형 불순물이온이 도핑된 제2 폴리실리콘막(210)이 형성된다.
다음에 도 6을 참조하면, 제1 폴리실리콘막(110) 및 제2 폴리실리콘막(210) 위에 금속실리사이드막으로서 텅스텐실리사이드막(350)과, 게이트 하드마스크막으로서 하드마스크 질화막(360)을 순차적으로 형성한다.
다음에 도 7을 참조하면, 통상의 방법을 사용하여 하드마스크 질화막(360), 텅스텐실리사이드막(350), 제1 및 제2 폴리실리콘막(110, 210), 질화막(320) 및 게이트절연막(310)에 대한 패터닝을 수행한다. 그러면 제1 영역(100)의 반도체기판(300) 위에는 제1 게이트절연막패턴(311), 제1 질화막패턴(321), 제1 폴리실리콘막패턴(111), 제1 텅스텐실리사이드막패턴(351) 및 제1 하드마스크 질화막패턴(361)이 순차적으로 적층되어 이루어지는 제1 게이트스택(100G)이 형성된다. 그 리고 제2 영역(200)의 반도체기판(300) 위에는 제2 게이트절연막패턴(312), 제2 질화막패턴(322), 제2 폴리실리콘막패턴(211), 제2 텅스텐실리사이드막패턴(352) 및 제2 하드마스크 질화막패턴(362)이 순차적으로 적층되어 이루어지는 제2 게이트스택(200G)이 형성된다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체소자의 듀얼 게이트 형성방법에 따르면, 이온주입 마스크막으로 사용되어 상층부가 경화된 포토레지스트막패턴을 통상의 스트립방법이 아니라 화학적기계적폴리싱 방법을 이용한 평탄화를 사용하여 포토레지스트막패턴을 제거하고, 특히 탈이온수를 이용한 1차 평탄화 및 슬러리를 이용한 2차 평탄화를 수행하여 포토레지스트막패턴을 제거함으로써, 종래의 포토레지스트 잔류물에 의해 게이트패터닝이 정상적으로 이루어지지 않는 현상을 억제할 수 있다는 이점이 제공된다.
Claims (7)
- 제1 영역 및 제2 영역을 갖는 반도체기판 위에 형성된 게이트도전막의 제1 영역을 노출시키는 제1 포토레지스트막패턴을 이온주입마스크로 하여 제1 도전형의 불순물이온을 주입하는 단계;상기 불순물이온주입에 의해 상부표면이 경화된 제1 포토레지스트막패턴을 제거하기 위하여 평탄화를 수행하되, 상기 평탄화는, 상기 제1 포토레지스트막패턴의 상부면에 대해 수행하는 제1 평탄화와, 상기 제1 평탄화가 수행된 제1 포토레지스트막패턴을 전면 제거하기 위한 제2 평탄화를 포함하는 단계; 및상기 제2 영역을 노출시키는 제2 포토레지스트막패턴을 이용하여 제2 도전형의 불순물이온을 주입하는 단계를 포함하는 반도체소자의 듀얼게이트 형성방법.
- 삭제
- 제1항에 있어서,상기 제1 평탄화는, 탈이온수를 이용한 화학적기계적폴리싱 방법을 사용하여 수행하는 반도체소자의 듀얼게이트 형성방법.
- 제1항에 있어서,상기 제2 평탄화는, 슬러리를 이용한 화학적기계적폴리싱 방법을 사용하여 수행하는 반도체소자의 듀얼게이트 형성방법.
- 제4항에 있어서,상기 슬러리는 중성의 실리카나 세리아 계열의 슬러리인 반도체소자의 듀얼게이트 형성방법.
- 제1항에 있어서,상기 제2 평탄화에 의해 제거되는 상기 게이트도전막의 상부 두께는 200Å 이하가 되도록 하는 반도체소자의 듀얼게이트 형성방법.
- 제1항에 있어서,상기 제1 도전형의 불순물이온은 p형 불순물이온이고, 상기 제2 도전형의 불순물이온은 n형 불순물이온이며, 상기 p형 불순물이온의 주입농도는 상기 n형 불순물이온의 주입농도보다 높은 반도체소자의 듀얼게이트 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060061508A KR100861362B1 (ko) | 2006-06-30 | 2006-06-30 | 반도체소자의 듀얼 게이트 형성방법 |
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| Application Number | Priority Date | Filing Date | Title |
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| KR1020060061508A KR100861362B1 (ko) | 2006-06-30 | 2006-06-30 | 반도체소자의 듀얼 게이트 형성방법 |
Publications (2)
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| KR20080002605A KR20080002605A (ko) | 2008-01-04 |
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Family
ID=39214369
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| KR1020060061508A KR100861362B1 (ko) | 2006-06-30 | 2006-06-30 | 반도체소자의 듀얼 게이트 형성방법 |
Country Status (1)
| Country | Link |
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| KR (1) | KR100861362B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005109388A (ja) * | 2003-10-02 | 2005-04-21 | Sanyo Electric Co Ltd | 半導体装置及びその製造方法 |
-
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- 2006-06-30 KR KR1020060061508A patent/KR100861362B1/ko not_active IP Right Cessation
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| KR20080002605A (ko) | 2008-01-04 |
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