KR100869844B1 - 반도체소자의 듀얼게이트 형성방법 - Google Patents
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Abstract
본 발명의 반도체소자의 듀얼게이트 형성방법은, 반도체기판의 제1 영역 및 제2 영역 위에 게이트절연막을 개재하여 각각 p형 및 n형으로 도핑된 제1 및 제2 도전막을 형성한 후 패터닝하여 제1 및 제2 게이트전극을 형성하는 단계와, 제1 및 제2 게이트전극이 형성된 결과물에 대해 수소이온지수(pH)가 4 이하인 세정액을 이용한 세정을 수행하는 단계를 포함한다.
듀얼게이트, 폴리머, 세정, 수소이온지수(pH), 희석된 HF
Description
도 1 내지 도 8은 본 발명에 따른 반도체소자의 듀얼게이트 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.
본 발명은 반도체소자의 제조방법에 관한 것으로서, 보다 상세하게는 p형 게이트와 n형 게이트로 이루어지는 반도체소자의 듀얼게이트(dual gate) 형성방법에 관한 것이다.
일반적으로 상보형 모스(CMOS; Complementary Metal Oxide Semiconductor) 소자는 p채널형의 PMOS 트랜지스터와 n채널형의 NMOS 트랜지스터를 하나의 반도체기판에 형성하여 상보적인 동작을 수행하도록 한 반도체소자이다. 이와 같은 구조는 반도체소자 전체의 효율을 높이고 동작속도를 개선할 수 있는 등의 특성을 가지고 있으므로, 고속 및 고성능을 요구하는 로직소자 및 메모리소자에 적용되고 있다. 상보형 모스 소자에 있어서, PMOS 트랜지스터와 NMOS 트랜지스터의 각 게이트는 서로 다른 도전형으로 도핑되는데, 이와 같은 구조를 듀얼게이트(dual gate) 구 조라 한다. 특히 디램(DRAM)에서 듀얼게이트 구조는 p채널형 모스트랜지스터의 매몰된-채널 구조를 방지함으로써 저전력 및 고속도 특성을 구현할 수 있다.
듀얼게이트를 형성하는 일반적인 방법을 개략적으로 설명하면, 먼저 반도체기판 위에 게이트절연막을 형성하고, 그 위에 게이트도전막으로서, 폴리실리콘막으로 형성한다. 그리고 PMOS 트랜지스터영역을 노출시키는 제1 포토레지스트막패턴을 이용한 이온주입공정을 수행하여, PMOS 트랜지스터영역의 폴리실리콘막 내에 p형 불순물이온을 주입한다. 다음에 NMOS 트랜지스터영역을 노출시키는 제2 포토레지스트막패턴을 이용한 이온주입공정을 수행하여, NMOS 트랜지스터영역의 폴리실리콘막 내에 n형 불순물이온을 주입한다. 다음에 불순물이온 확산공정을 수행하여 n형의 폴리실리콘막 및 p형의 폴리실리콘막을 형성한다. 그리고, n형의 폴리실리콘막 및 p형의 폴리실리콘막 위의 자연산화막을 제거하기 위한 세정 및 건조공정을 수행한다. 이어서 n형의 폴리실리콘막 및 p형의 폴리실리콘막 위에 텅스텐실리사이드막 및 하드마스크 질화막을 순차적으로 형성하고, 통상의 패터닝방법을 사용하여, NMOS 트랜지스터영역 및 PMOS 트랜지스터영역에 각각 n형의 게이트스택 및 p형의 게이트스택이 배치되는 듀얼게이트를 형성한다. 상기 패터닝과정에서, 식각에 의해 발생된 폴리머 제거를 위해 세정공정을 수행하는데, 이 세정공정은 SPM(Sulfuric acid Peroxide Mixture) 용액, BOE(Buffered Oxide Echant) 용액 및 SC-1(Standard Clean-1) 용액을 사용하여 수행한다.
그런데 이와 같은 종래의 듀얼게이트 형성방법에 있어서, 게이트스택 형성을 위한 식각 후에 수행되는 세정공정에 의해 n형 게이트스택을 구성하는 n형 폴리실리콘막의 손실(loss)이 발생된다. 이와 같은 현상은 세정공정에서 사용하는 BOE 용액에 기인하는 것이다. 구체적으로 BOE의 수소이온지수(pH)는 대략 7~7.5이며, 이에 따라 OH- 이온의 농도가 상당히 높다. 이와 같이 높은 농도의 OH- 이온이 n형 폴리실리콘막을 식각하고, 그 결과 n형 폴리실리콘막의 길이가 감소된다.
본 발명이 이루고자 하는 기술적 과제는, n형 폴리실리콘막의 손실이 발생되지 않도록 하는 반도체소자의 듀얼게이트 형성방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 일 실시예에 따른 반도체소자의 듀얼게이트 형성방법은, 반도체기판의 제1 영역 및 제2 영역 위에 게이트절연막을 개재하여 각각 p형 및 n형으로 도핑된 제1 및 제2 도전막을 형성한 후 패터닝하여 제1 및 제2 게이트전극을 형성하는 단계; 및 상기 제1 및 제2 게이트전극이 형성된 결과물에 대해 수소이온지수(pH)가 4 이하인 세정액을 이용한 세정을 수행하는 단계를 포함하는 것을 특징으로 한다.
상기 제1 및 제2 도전막막을 형성하는 단계는, 상기 반도체기판 위에 게이트절연막을 개재하여 도전막을 형성하는 단계와, 상기 제1 영역의 도전막을 노출시키는 제1 마스크막패턴을 이용한 p형 불순물이온주입으로 상기 p형으로 도핑된 제1 도전막을 형성하는 단계와, 상기 제2 영역의 도전막을 노출시키는 제2 마스크막패턴을 이용한 n형 불순물이온주입으로 상기 n형으로 도핑된 제2 도전막을 형성하는 단계와, 그리고 상기 이온주입된 p형 및 n형 불순물이온을 활성화시키는 단계를 포함할 수 있다.
상기 세정액은, HF 용액 또는 BOE 용액을 포함할 수 있다.
상기 HF 용액은, 탈이온수 또는 이소프로필알콜에 의해 희석되는 것이 바람직하다.
상기 세정액은, H2SO4, H2O2, H2O 및 HF의 혼합용액일 수도 있다.
상기 세정은 매엽식 또는 배치식 세정장치에서 수행할 수 있다.
상기 제1 및 제2 도전막은 폴리실리콘막으로 형성할 수 있다.
상기 기술적 과제를 달성하기 위하여, 본 발명의 다른 실시예에 따른 반도체소자의 듀얼게이트 형성방법은, 반도체기판의 제1 영역 및 제2 영역 위에 게이트절연막을 개재하여 각각 p형 및 n형으로 도핑된 제1 및 제2 폴리실리콘막을 형성하는 단계; 상기 제1 및 제2 폴리실리콘막 위에 금속실리사이드막 및 하드마스크막을 순차적으로 형성하는 단계; 상기 하드마스크막, 금속실리사이드막 및 폴리실리콘막에 대한 패터닝으로, 상기 제1 영역에 제1 폴리실리콘막패턴, 제1 금속실리사이드막패턴 및 제1 하드마스크막패턴이 순차적으로 배치되는 제1 게이트스택을 형성하고, 상기 제2 영역에 제2 폴리실리콘막패턴, 제2 금속실리사이드막패턴 및 제2 하드마스크막패턴이 순차적으로 배치되는 제2 게이트스택을 형성하는 단계; 및 상기 제1 및 제2 게이트스택이 형성된 결과물에 대해 SPM 용액, 희석된 HF 용액 및 SC-1 용액을 이용한 세정을 수행하는 단계를 포함하는 것을 특징으로 한다.
상기 세정은 매엽식 또는 배치식 세정장치에서 수행할 수 있다.
이하 첨부 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다.
도 1 내지 도 9는 본 발명에 따른 반도체소자의 듀얼게이트 형성방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 1을 참조하면, 제1 영역(100) 및 제2 영역(200)을 갖는 반도체기판(300) 위에 게이트절연막(310)을 형성한다. 반도체기판(300)은 실리콘기판이지만, 경우에 따라서 절연막 위의 실리콘(SOI; Silicon On Insulator)기판이나 실리콘 외의 다른 기판일 수도 있다. 제1 영역(100)은 p채널형 모스(PMOS) 트랜지스터가 형성될 영역이고, 제2 영역(200)은 n채널형 모스(NMOS) 트랜지스터가 형성될 영역이다. 게이트절연막(310)은 산화막으로 형성할 수 있다.
다음에 게이트절연막(310)에 대한 플라즈마 질화(plasma nitridation)를 수행하여 게이트절연막(310) 상부에 얇은 두께의 질화막(320)을 형성한다. 이 질화막(320)은 후속 공정에서 p형 불순물이온인 보론(B)이온이 게이트절연막(310)을 관통(penetration)하여 반도체기판(300)으로 침투하는 것을 억제하기 위한 것으로서, 경우에 따라서는 플라즈마 질화처리는 생략될 수도 있다. 플라즈마 질화는 Ar 가스 및 N2 가스를 이용하여 대략 550℃의 온도 및 400mTorr의 압력조건에서 대략 70초 정도 수행할 수 있다.
다음에 도 2를 참조하면, 질화막(320) 위에 게이트도전막으로서 폴리실리콘막(330)을 대략 800Å 두께로 형성한다. 이 폴리실리콘막(330)은 포스포러스(P)와 같은 n형 불순물이온이 도핑된 폴리실리콘막으로서, 도핑된 n형 불순물이온의 도즈(dose)는 대략 2.0×1020ions/㎤이다. 경우에 따라서 폴리실리콘막(330)은 불순물이온이 도핑되지 않은 폴리실리콘막일 수도 있다.
다음에 도 3을 참조하면, 폴리실리콘막(330) 위에 마스크막패턴으로서 제1 포토레지스트막패턴(341)을 형성한다. 제1 포토레지스트막패턴(341)은 제1 영역(100)을 노출시키는 개구부를 갖는다. 다음에 도면에서 화살표로 나타낸 바와 같이, 제1 포토레지스트막패턴(341)을 이온주입마스크막으로 한 이온주입을 수행하여 p형 불순물이온을 폴리실리콘막(330)의 노출부분에 주입한다. 이 이온주입에 의해 제1 영역(100)의 폴리실리콘막(330)에는 p형 불순물이온이 주입된다. p형 불순물이온주입은, 보론(B)이온을 대략 5keV의 주입에너지로 대략 1.5×1016ions/㎠의 농도만큼 주입함으로써 수행될 수 있다. p형 불순물이온주입이 끝나면 제1 포토레지스트막패턴(341)을 제거하기 위한 산소 플라즈마(O2 plasma) 스트립공정을 수행한다.
다음에 도 4를 참조하면, 제1 포토레지스트막패턴(도 4의 341)이 모두 제거된 폴리실리콘막(330) 위에 마스크막패턴으로서 제2 포토레지스트막패턴(342)을 형성한다. 제2 포토레지스트막패턴(342)은 제2 영역(200)의 폴리실리콘막(330)을 노출시키는 개구부를 갖는다. 다음에 도면에서 화살표로 나타낸 바와 같이, 제2 포토 레지스트막패턴(342)을 이온주입마스크막으로 한 이온주입을 수행하여 n형 불순물이온을 폴리실리콘막(330)의 노출부분에 주입한다. 이 이온주입에 의해 제2 영역(200)의 폴리실리콘막(330)에는 n형 불순물이온이 주입된다. 상기 이온주입은 포스포러스(P) 이온을 대략 15keV의 주입에너지로 대략 5×1015ions/㎠의 농도만큼 주입함으로써 수행될 수 있다. n형 불순물이온주입이 끝나면 제2 포토레지스트막패턴(342)을 제거하기 위한 산소 플라즈마(O2 plasma) 스트립공정을 수행한다.
다음에 도 5를 참조하면, p형 불순물이온 및 n형 불순물이온이 주입된 폴리실리콘막(330)에 대한 어닐링(annealing)을 수행하여 폴리실리콘막(330)에 주입된 p형 불순물이온 및 n형 불순물이온을 활성화시킨다. 이 어닐링에 의해, 제1 영역(100) 및 제2 영역(200)에는 각각 p형 불순물이온이 도핑된 제1 폴리실리콘막(110) 및 n형 불순물이온이 도핑된 제2 폴리실리콘막(210)이 형성된다.
다음에 제1 폴리실리콘막(110) 및 제2 폴리실리콘막(210) 표면 위의 자연산화막(미도시)을 제거하기 위한 세정을 수행한다. 구체적으로 H2SO4와 H2O2가 120℃에서 대략 4:1로 혼합된 SPM 용액으로 대략 10분동안 세정하고, NH3OH:H2O2:H2O가 25℃에서 대략 1:4:20으로 혼합된 SC-1 용액으로 대략 10분동안 세정하며, 계속해서 49%농도의 HF와 H2O가 대략 1:100의 비율로 희석된 HF 용액으로 대략 160초동안 세정한다.
다음에 도 6을 참조하면, 표면의 자연산화막이 제거된 제1 폴리실리콘막(110) 및 제2 폴리실리콘막(210) 위에 금속실리사이드막으로서 텅스텐실리사이드 막(350)과, 게이트 하드마스크막으로서 하드마스크 질화막(360)을 순차적으로 형성한다. 텅스텐실리사이드막(350)은 WF6 가스와 SiH4 가스를 반응가스로 대략 350 내지 450℃의 온도에서 형성할 수 있으며, 또는 WF6 가스와 SiH2Cl2 가스를 반응가스로 대략 500 내지 600℃의 온도에서 형성할 수 있다.
다음에 도 7을 참조하면, 통상의 방법을 사용하여 하드마스크 질화막(360), 텅스텐실리사이드막(350), 제1 및 제2 폴리실리콘막(110, 210), 질화막(320) 및 게이트절연막(310)에 대한 패터닝을 수행한다. 그러면 제1 영역(100)의 반도체기판(300) 위에는 제1 게이트절연막패턴(311), 제1 질화막패턴(321), 제1 폴리실리콘막패턴(111), 제1 텅스텐실리사이드막패턴(351) 및 제1 하드마스크 질화막패턴(361)이 순차적으로 적층되어 이루어지는 제1 게이트스택(100G)이 형성된다. 그리고 제2 영역(200)의 반도체기판(300) 위에는 제2 게이트절연막패턴(312), 제2 질화막패턴(322), 제2 폴리실리콘막패턴(211), 제2 텅스텐실리사이드막패턴(352) 및 제2 하드마스크 질화막패턴(362)이 순차적으로 적층되어 이루어지는 제2 게이트스택(200G)이 형성된다.
다음에 도 8을 참조하면, 제1 게이트스택(100G) 및 제2 게이트스택(200G)을 형성하기 위한 식각과정에서 발생된 폴리머(polymer)를 제거하기 위한 세정공정을 수행한다. 이 세정공정은 수소이온지수(pH)가 4 이하인 세정액을 사용하여 수행한다. 예컨대 수소이온지수(pH)가 4 이하인 HF 용액 또는 BOE 용액을 세정액으로 사용한다. HF 용액을 사용할 경우, 탈이온수(DI Water) 또는 이소프로필알콜(IPA)에 의해 희석된 것을 사용한다.
일 예로서 49%농도로 HF:H2O가 대략 1:200 내지 1:1000으로 혼합되어 희석된 HF 용액을 사용할 수 있다. 이 경우 세정시간은 대략 15초로 설정한다. 희석된 HF 용액을 이용한 세정을 수행할 경우, 세정 전에 H2SO4:H2O2가 90℃의 온도에서 대략 50:1로 혼합된 SPM 세정액으로 대략 5분동안 선 세정을 수행하고, 세정 후에는 NH3OH:H2O2:H2O가 25℃에서 대략 1:4:20으로 혼합된 SC-1 용액으로 대략 10분동안 후 세정을 수행할 수도 있다. 경우에 따라서는 세정액으로서 H2SO4, H2O2, H2O 및 HF가 모두 혼합된 혼합용액을 사용할 수도 있다. 이 경우, H2SO4의 웨이트퍼센트(wt%)는 대략 8.7이 되도록 하고, H2O2의 웨이트퍼센트(wt%)는 대략 3.7이 되도록 하며, 그리고 HF의 농도는 대략 150-300ppm이 되도록 한다. 이와 같은 세정은 매엽(single)식 세정장치에서 수행될 수 있지만, 경우에 따라서는 배치(batch)식 세정장치에서도 수행될 수 있다.
지금까지 설명한 바와 같이, 본 발명에 따른 반도체소자의 듀얼 게이트 형성방법에 따르면, 게이트스택 형성을 위한 패터닝 후에 수행하는 세정공정을 OH-의 농도가 낮은 수소이온지수(pH)가 4 이하인 세정액을 사용하여 수행함으로써, n형 폴리실리콘막이 OH-에 의해 손실되는 현상을 억제할 수 있다는 이점이 제공된다.
이상 본 발명을 바람직한 실시예를 들어 상세하게 설명하였으나, 본 발명은 상기 실시예에 한정되지 않으며, 본 발명의 기술적 사상 내에서 당 분야에서 통상의 지식을 가진 자에 의하여 여러 가지 변형이 가능함은 당연하다.
Claims (9)
- 반도체기판의 제1 영역 및 제2 영역 위에 게이트절연막을 개재하여 각각 p형 및 n형으로 도핑된 제1 및 제2 도전막을 형성한 후 패터닝하여 제1 및 제2 게이트전극을 형성하는 단계; 및상기 제1 및 제2 게이트전극이 형성된 결과물에 대해 수소이온지수(pH)가 4 이하인 세정액을 이용한 세정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 듀얼 게이트 형성방법.
- 제1항에 있어서, 상기 제1 및 제2 도전막을 형성하는 단계는,상기 반도체기판 위에 게이트절연막을 개재하여 도전막을 형성하는 단계;상기 제1 영역의 도전막을 노출시키는 제1 마스크막패턴을 이용한 p형 불순물이온주입으로 상기 p형으로 도핑된 제1 도전막을 형성하는 단계;상기 제2 영역의 도전막을 노출시키는 제2 마스크막패턴을 이용한 n형 불순물이온주입으로 상기 n형으로 도핑된 제2 도전막을 형성하는 단계; 및상기 이온주입된 p형 및 n형 불순물이온을 활성화시키는 단계를 포함하는 것을 특징으로 하는 반도체소자의 듀얼게이트 형성방법.
- 제1항에 있어서,상기 세정액은, HF 용액 또는 BOE 용액을 포함하는 것을 특징으로 하는 반도 체소자의 듀얼게이트 형성방법.
- 제3항에 있어서,상기 HF 용액은, 탈이온수 또는 이소프로필알콜에 의해 희석되는 것을 특징으로 하는 반도체소자의 듀얼게이트 형성방법.
- 제1항에 있어서,상기 세정액은, H2SO4, H2O2, H2O 및 HF의 혼합용액인 것을 특징으로 하는 반도체소자의 듀얼게이트 형성방법.
- 제1항에 있어서,상기 세정은 매엽식 또는 배치식 세정장치에서 수행하는 것을 특징으로 하는 반도체소자의 듀얼게이트 형성방법.
- 제1항에 있어서,상기 제1 및 제2 도전막은 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체소자의 듀얼게이트 형성방법.
- 반도체기판의 제1 영역 및 제2 영역 위에 게이트절연막을 개재하여 각각 p형 및 n형으로 도핑된 제1 및 제2 폴리실리콘막을 형성하는 단계;상기 제1 및 제2 폴리실리콘막 위에 금속실리사이드막 및 하드마스크막을 순차적으로 형성하는 단계;상기 하드마스크막, 금속실리사이드막 및 제1 및 제2 폴리실리콘막에 대한 패터닝으로, 상기 제1 영역에 제1 폴리실리콘막패턴, 제1 금속실리사이드막패턴 및 제1 하드마스크막패턴이 순차적으로 배치되는 제1 게이트스택을 형성하고, 상기 제2 영역에 제2 폴리실리콘막패턴, 제2 금속실리사이드막패턴 및 제2 하드마스크막패턴이 순차적으로 배치되는 제2 게이트스택을 형성하는 단계; 및상기 제1 및 제2 게이트스택이 형성된 결과물에 대해 SPM 용액, 희석된 HF 용액 및 SC-1 용액을 이용한 세정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체소자의 듀얼 게이트 형성방법.
- 제8항에 있어서,상기 세정은 매엽식 또는 배치식 세정장치에서 수행하는 것을 특징으로 하는 반도체소자의 듀얼게이트 형성방법.
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|---|---|---|---|---|
| KR101039143B1 (ko) | 2009-06-15 | 2011-06-03 | 주식회사 하이닉스반도체 | ｐ형 폴리게이트 형성방법 및 이를 이용한 듀얼 폴리게이트 형성방법 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000004483A (ko) * | 1998-06-30 | 2000-01-25 | 김영환 | 듀얼 게이트 산화막의 형성방법 |
| KR20020009213A (ko) * | 2000-07-25 | 2002-02-01 | 윤종용 | 반도체 소자의 듀얼 게이트 산화막 형성방법 |
| KR20050002371A (ko) * | 2003-06-30 | 2005-01-07 | 주식회사 하이닉스반도체 | 듀얼 게이트 옥사이드 제조 방법 |
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2006
- 2006-05-18 KR KR1020060044747A patent/KR100869844B1/ko not_active IP Right Cessation
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000004483A (ko) * | 1998-06-30 | 2000-01-25 | 김영환 | 듀얼 게이트 산화막의 형성방법 |
| KR20020009213A (ko) * | 2000-07-25 | 2002-02-01 | 윤종용 | 반도체 소자의 듀얼 게이트 산화막 형성방법 |
| KR20050002371A (ko) * | 2003-06-30 | 2005-01-07 | 주식회사 하이닉스반도체 | 듀얼 게이트 옥사이드 제조 방법 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101039143B1 (ko) | 2009-06-15 | 2011-06-03 | 주식회사 하이닉스반도체 | ｐ형 폴리게이트 형성방법 및 이를 이용한 듀얼 폴리게이트 형성방법 |
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