KR100744253B1 - 반도체소자의 살리사이드 제조 방법 - Google Patents

반도체소자의 살리사이드 제조 방법 Download PDF

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Abstract

본 발명은 PAI 이후에 진행하는 전세정 공정을 감소시킬 수 있고, PAI 공정시 발생하는 표면 손상을 감소시킬 수 있는 반도체 소자의 살리사이드 형성 방법을 제공하기 위한 것으로, 본 발명의 살리사이드 형성 방법은 게이트 전극과 소스/드레인이 형성된 반도체 기판을 준비하는 단계와, 반도체 기판의 전 영역에 대해 전세정 공정을 진행하는 단계와, 반도체 기판의 전면에 실리사이드 반응이 일어날 금속층을 형성하는 단계와, 게이트 전극의 표면과 소스/드레인의 표면을 PAI 공정으로 비정질화시키는 단계와, 금속층과 게이트 전극 및 소스/드레인의 실리사이드 반응을 유도하여 금속 살리사이드층을 형성하는 단계를 포함하고, 이와 같이 본 발명은 살리사이드 공정시 PAI 공정 이후에 진행하는 전 세정 공정을 생략할 수 있으므로 살리사이드 공정을 단순화시킬 수 있으며, 또한 살리사이드 반응이 일어날 금속층을 증착한 후에 PAI 공정을 진행하므로 게이트 전극 및 소스/드레인 표면이 직접적으로 PAI에 의해 손상받는 것을 최소화할 수 있는 효과가 있다.
살리사이드, PAI, 코발트, 전세정

Description

반도체소자의 살리사이드 제조 방법{METHOD FOR FABRICATING SALICIDE OF SEMICONDUCTOR DEVICE}
도 1a 내지 도 1c는 종래 기술에 따른 반도체소자의 살리사이드 형성 방법을 도시한 도면.
도 2a 내지 도 2e는 본 발명의 실시 예에 따른 반도체소자의 살리사이드 형성 방법을 도시한 공정 단면도.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 게이트 절연막
23 : 게이트 전극 24 : 스페이서
25 : 소스/드레인 26 : 코발트막
27 : 코발트 살리사이드층
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체소자의 살리사이드 형성 방법에 관한 것이다.
일반적으로, 반도체 소자의 고집적화에 따라 설계룰이 미세화되고, 동작속도 가 고속화되는 추세에 있다. 이러한 추세에 맞추어 트랜지스터의 게이트 전극 사이즈가 축소되면서 이전까지 아무런 문제를 일으키지 않던 저항(Sheet Resistance)과 콘택 저항의 증가가 문제시되기 시작하였다. 이를 해결하기 위해 다결정 실리콘층 의 게이트 전극과 소스/드레인의 실리콘 기판에 비저항이 낮은 고융점 금속의 실리사이드(Silicide)를 형성하는 기술이 개발되었다. 그 결과, 게이트 전극의 저항과 소스/드레인의 콘택 저항이 현저하게 저감될 수 있었다. 초기에는 게이트 전극에 실리사이드를 형성시키는 공정과 소스/드레인에 실리사이드를 형성시키는 공정이 각각 별도의 공정으로 진행되었으나, 공정의 단순화 및 비용 절감을 고려하여 게이트 전극과 소스/드레인에 실리사이드를 하나의 동일 공정으로 형성시키는 살리사이드(Salicide: Self Aligned Silicide) 공정이 개발되었다.
살리사이드 공정에서는 고융점 금속을 실리콘층과 절연층에 동시에 적층시킨 후 열처리하면, 실리콘층 상의 고융점 금속이 실리사이드화 반응을 일으킴으로써 실리사이드층으로 변형되지만 절연체 상의 고융점 금속은 실리사이드화 반응을 일으키지 않은 채 그대로 존재한다. 그러므로, 실리사이드층만을 남겨 두기 위해서는 상기 미반응한 고융점 금속을 선택적으로 식각, 제거시켜 주어야 한다.
현재 0.13㎛급이나 그 이하의 기술에서 널리 사용중인 MOSFET는 코발트(Co)나 니켈(Ni)을 이용한 살리사이드(Salicide) 공정을 사용하고 있다.
도 1a 내지 도 1c는 종래 기술에 따른 반도체소자의 살리사이드 형성 방법을 도시한 도면이다.
도 1a에 도시된 바와 같이, 반도체 기판(11) 상에 MOSFET의 게이트 절연막 (12)을 성장시키고, 게이트 절연막(12) 상에 게이트 전극(13)을 위한 다결정 실리콘층을 형성한다.
이어서, 도시하지 않았으나 LDD(lightly doped drain; LDD) 영역의 형성을 위해 게이트 전극(13)을 마스크로 이용하여 N형 불순물을 반도체 기판(11)에 저농도로 이온 주입시킨다.
이후, 게이트 전극(13)의 양측벽에 질화막의 스페이서(14)를 형성시킨 후, 게이트 전극(13)과 스페이서(14)를 이온주입 배리어로 이용하여 소스/드레인(15)을 위한 불순물, 예를 들어 N형 불순물을 반도체 기판(11)에 고농도로 이온 주입한다.
이어서, 게이트 전극(13)과 소스/드레인(15)의 실리콘층을 용이하게 살리사이드화하기 위해 PAI(Pre-Amorphization-Implant) 공정을 이용하여 예를 들어, N형 불순물인 아세나이드(As) 이온을 전면에 이온 주입한다.
도 1b에 도시된 바와 같이, DHF(dilute HF) 용액과 같은 세정 용액으로 세정시킴으로써 PAI 공정 후에 게이트 전극(13) 및 소스/드레인(15)의 표면에 잔존하는 이물질을 제거한다.
이어서, 반도체 기판(11)의 전면에 코발트막(16)을 형성한 후, 열처리 공정을 진행하여 코발트 살리사이드층(17)을 형성한다. 이때, 게이트 전극(13) 상부의 코발트막(16)과 소스/드레인(15) 표면상의 코발트막(16)이 살리사이드 반응을 일으킨다.
이어서, 도 1c에 도시된 바와 같이, 살리사이드 반응을 일으키지 않고 남아 있는 코발트막(16)을 습식 식각을 이용하여 제거한다.
위와 같이, 종래 기술은 코발트 살리사이드층을 형성하는 공정시, 우선 PAI(Pre Amorphization Implant; PAI)를 이용해 그레인사이즈(Grain size)를 작게 만들어 살리사이드 반응을 용이하게 하고 있다. 이로써 게이트의 사이즈(Gate size)가 쉬링크(Shrink)되어도 좁은 라인효과를 방지할 수 있다.
그러나, 종래 기술은 우선 PAI 공정으로 인해 게이트 전극 및 소스/드레인의 표면이 손상되는 문제점이 있다.
그리고, PAI 공정 진행시에 발생하는 이물질(불순물이나 기생 산화막)을 제거하기 위해 코발트막 증착 전에 전 세정(Pre clean)을 사용해야만 하는 문제가 있었다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, PAI 이후에 진행하는 전세정 공정을 감소시킬 수 있고, PAI 공정시 발생하는 표면 손상을 감소시킬 수 있는 반도체소자의 살리사이드 형성 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 살리사이드 형성 방법은 게이트 전극과 소스/드레인이 형성된 반도체 기판을 준비하는 단계와, 상기 반도체 기판의 전 영역에 대해 전 세정 공정을 진행하는 단계와, 상기 반도체 기판의 전면에 살리사이드 반응이 일어날 금속층을 형성하는 단계와, 상기 게이트 전극의 표면과 상기 소스/드레인의 표면을 PAI 공정으로 비정질화시키는 단계와, 상기 금속층과 상기 게이트 전극 및 소스/드레인의 실리사이드 반응을 유도하여 금속 살리사이드층을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시 예를 참조하여 구체적으로 설명한다.
도 2a 내지 도 2e는 본 발명의 실시 예에 따른 반도체소자의 살리사이드 형성 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(21) 상에 MOSFET의 게이트 절연막(22)을 성장시킨다. 이때, 게이트 절연막(22)은 실리콘 산화막(SiO2)을 100Å 정도의 두께로 성장시킨다.
다음에, 게이트 절연막(22) 상에 게이트 전극(23)을 위한 도전층, 예를 들어 다결정 실리콘층을 2000∼3000Å의 두께로 형성한다. 이때, 다결정 실리콘층은 화학 기상증착(CVD) 공정에 의해 증착되면서 인시튜(In-Situ)로 불순물을 도핑시키거나, 또는 증착 완료 후에 이온주입공정에 의해 불순물을 도핑시킬 수 있다.
이어서, 게이트 마스크 및 식각을 통해 게이트 패터닝 공정을 진행하여 반도체 기판(21) 상에 게이트 절연막(22)과 게이트 전극(23)의 순서로 적층된 게이트 구조를 완성한다.
이어서, 도시하지 않았으나 LDD(lightly doped drain) 영역의 형성을 위해 게이트 전극(23)을 이온주입 마스크로 이용하여 N형 불순물을 반도체 기판(21)에 저농도로 이온 주입시킨다. 이때, N형 불순물은 인(Ph)을 이용한다.
이어서, 게이트 전극(23)의 양측벽에 질화막으로 된 스페이서(24)를 형성한다. 이때, 스페이서(24)는 게이트 전극(23)을 포함한 전면에 질화막을 700∼900Å의 두께로 증착한 후, 게이트 전극(23)의 표면 및 반도체 기판(21)의 표면이 노출될 때까지 에치백(Etchback)을 진행하여 형성한다.
이어서, 게이트 전극(23)과 스페이서(24)를 이온주입 마스크로 이용하여 N형 불순물을 반도체 기판(21)에 이온 주입하여 소스/드레인(25)을 형성한다. 이때, 소스/드레인(25) 형성을 위해 주입되는 N형 불순물은 고농도로 이온 주입하며, N형 불순물은 인(Ph)을 이용한다.
도 2b에 도시된 바와 같이, 전 세정 공정을 진행하여 반도체 기판(21)의 전 영역에 잔류할 수 있는 이물질들(특히, 산화막)을 제거해 준다.
예컨대, 전세정 공정은 습식 식각을 이용하는데, SC-1 세정공정, HF 세정 공정 또는 SC-1 세정공과 HF 세정 공정을 혼합하여 진행함으로써, 게이트 전극(23) 등의 실리콘층 표면에 형성된 자연 산화막(Native oxide)을 제거한다. 먼저, SC-1 세정공정은 초음파 세척기에서 NH4OH, H2O2, H2O를 1:1:20의 부피 비율로 혼합한 용액을 사용하여 상온에서 실시하고, 또한 HF 세정공정은 H20, HF를 100:1의 부피 비율로 혼합한 용액을 사용하여 상온에서 실시한다. 마지막으로, SC-1+HF 세정공정은 SC-1 세정공정을 600초, DI(Deionized Water) 린스를 600초, HF 세정을 15초, DI 린스를 1200초 및 IPA(Isopropyl alcohol) 기상건조(Vapor Dry)를 600초 동안 순차적으로 실시한다.
이어서, 게이트 전극(23)을 포함한 전면에 금속층, 예컨대 스퍼터링법을 이용하여 코발트막(26)을 증착한다.
도 2c에 도시된 바와 같이, 코발트막(26)을 용이하게 살리사이드화하기 위해 PAI(Pre-Amorphization-Implant) 공정을 진행한다.
이때, PAI 공정은 코발트막(26) 아래의 게이트 전극(23) 및 소스/드레인(25)의 표면까지 이온주입이 이르도록 즉, 코발트막(26)을 관통하여 게이트 전극(23)의 표면 및 소스/드레인(25)의 표면을 충분히 비정질화시키도록 이온주입 에너지를 조절하며, 실질적으로 PAI 공정이 코발트막(26)과 게이트 전극(23)의 계면, 코발트막(26)과 소스/드레인(25)의 계면에 집중되므로 PAI 공정 전에 전 세정을 진행하지 않아도 된다.
바람직하게, PAI 공정시 주입되는 불순물은 N형 불순물인 아세닉(As)을 전면에 이온 주입하며, 이온주입 에너지는 30keV∼50keV 범위로 사용하고, 도즈량은 3E14atoms/cm2으로 사용한다. 참고로, 종래 PAI 공정시 이온주입 에너지는 25keV 수준이었으나, 본 발명의 실시예에서는 PAI 공정의 이온 주입시 코발트막(26)을 관통해야 하므로 이온주입 에너지를 30keV∼50keV 범위로 사용한다.
이와 같이, 코발트막(26)을 증착한 후에 PAI 공정을 진행하면, PAI 공정 후에 진행하였던 전 세정 공정을 생략할 수 있기 때문에 공정을 단순화시킨다. 또한, PAI 공정시 직접적인 이온 충격이 코발트막(26)에 의해 완충되므로 게이트 전극(23)의 표면 및 소스/드레인(25)의 표면이 손상받지 않는다.
도 2d에 도시된 바와 같이, 열처리 공정을 진행하여 코발트 살리사이드층(27)을 형성한다. 이때, 게이트 전극(23) 상부의 코발트막(26)과 소스/드레인(25) 표면상의 코발트막(26)이 살리사이드 반응을 일으킨다.
도 2e에 도시된 바와 같이, 살리사이드 반응을 일으키지 않고 남아 있는 코발트막(26)을 습식 식각을 이용하여 제거한다.
상술한 실시 예에서는, 코발트막 및 코발트 살리사이드층에 대해 설명하였으나, 본 발명은 니켈 살리사이드를 포함한 살리사이드층 공정이 수반되는 모든 반도체소자의 제조 공정에 적용이 가능하다.
본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 살리사이드 공정시 PAI 공정 이후에 진행하는 전세정 공정을 생략할 수 있으므로 살리사이드 공정을 단순화시킬 수 있는 효과가 있다.
또한, 본 발명은 살리사이드 반응이 일어날 금속층을 증착한 후에 PAI 공정을 진행하므로 게이트 전극 및 소스/드레인 표면이 직접적으로 PAI에 의해 손상받는 것을 최소화할 수 있는 효과가 있다.

Claims (6)

  1. 게이트 전극과 소스/드레인이 형성된 반도체 기판을 준비하는 단계와,
    상기 반도체 기판의 전 영역에 대해 전 세정 공정을 진행하는 단계와,
    상기 반도체 기판의 전면에 실리사이드 반응이 일어날 금속층을 형성하는 단계와,
    상기 게이트 전극의 표면과 상기 소스/드레인의 표면을 PAI 공정으로 비정질화시키는 단계와,
    상기 금속층과 상기 게이트 전극 및 소스/드레인의 실리사이드 반응을 유도하여 금속 살리사이드층을 형성하는 단계
    를 포함하는 반도체소자의 살리사이드 형성 방법.
  2. 제 1 항에 있어서,
    상기 PAI 공정시, 이온주입 에너지는 상기 금속층을 관통하는 이온주입 에너지를 사용하는 것을 특징으로 하는 반도체소자의 살리사이드 형성 방법.
  3. 제 2 항에 있어서,
    상기 이온주입 에너지는, 30keV∼50keV 범위로 사용하는 것을 특징으로 하는 반도체소자의 살리사이드 형성 방법.
  4. 제 2 항에 있어서,
    상기 PAI 공정시, N형 불순물을 이온 주입하는 것을 특징으로 하는 반도체소자의 살리사이드 형성 방법.
  5. 제 4 항에 있어서,
    상기 N형 불순물은 아세닉(As)을 이용하는 것을 특징으로 하는 반도체소자의 살리사이드 형성 방법.
  6. 제 5 항에 있어서,
    상기 금속층은, 코발트 또는 니켈인 것을 특징으로 하는 반도체소자의 살리사이드 형성 방법.
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* Cited by examiner, † Cited by third party
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