KR100573271B1 - 반도체 소자의 실리사이드 형성방법 - Google Patents

반도체 소자의 실리사이드 형성방법 Download PDF

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Abstract

본 발명은 반도체 소자 제조방법에서 실리사이드를 형성하는 방법에 관한 것으로, 보다 자세하게는 게이트전극 형성을 위한 게이트 폴리 상부에 실리사이드를 형성하는 방법에 관한 것이다.
본 발명의 상기 목적은 반도체 기판에 게이트 전극 및 LDD 영역을 형성하는 단계, 상기 게이트 전극 양측의 반도체 기판 표면 내에 소오스/드레인 영역을 형성하는 단계, SC1+HF 세정으로 자연산화막을 제거하는 단계 및 상기 소오스/드레인 영역에 어닐링을 진행하고 PAI 이온주입 공정을 하는 단계로 이루어진 반도체 소자의 실리사이드 형성 방법에 의해 달성된다.
따라서, 본 발명의 반도체 소자 제조방법에서 실리사이드를 형성하는 방법은 게이트 전극으로 사용되는 폴리 접촉저항을 향상시키고, 또한 폴리 콘택저항을 개선시키고 소자의 속도를 향상시켜 소자의 특성을 크게 개선시킬 수 있는 효과가 있다.
실리사이드, PAI, 콘택저항, 자연산화막

Description

반도체 소자의 실리사이드 형성 방법{Method for forming silicide in semiconductor device}
도 1a 내지 도 1g는 종래기술에 의한 실리사이드 형성 방법의 공정단면도.
도 2a 내지 도 2g는 본 발명에 의한 실리사이드 형성 방법의 공정단면도.
본 발명은 반도체 소자 제조방법에서 실리사이드를 형성하는 방법에 관한 것으로, 보다 자세하게는 게이트전극 형성을 위한 게이트 폴리 상부에 실리사이드를 형성하는 방법에 관한 것이다.
일반적으로 종래의 실리사이드를 형성하기 위한 기술은 게이트 전극형성, 폴리 산화막 형성, LDD (Lightly Doped Drain) 이온주입, 캡 산화막 증착(Cap Oxide Deposition), 스페이서(Spacer) 형성, 소오스/드레인 이온주입, 어닐닝, SC1 세정, PAI(Pre-Amorphization Implant) 공정, 캡 산화막 에칭 및 티타늄 스퍼터(Sputter) 공정순으로 진행된다.
먼저, 도 1a 내지 도 1g는 일반적인 실리사이드 구현 방법에 관한 것이다.
도 1a에 도시한 바와 같이, 반도체 기판(11)의 전면에 게이트 절연막(14)을 형성하고, 상기 게이트 절연막(14)상에 게이트 전극용 폴리 실리콘막(13)을 증착한다. 이어, 상기 폴리 실리콘막(13)에 선택적으로 n형 또는 p형 불순물 이온을 주입하고, 프리도핑 어닐(predoping anneal) 공정을 실시한다. 그리고, 포토 및 식각 공정을 통해 상기 폴리 실리콘막(14) 및 게이트 절연막(13)을 선택적으로 제거하여 게이트 전극(12)을 형성한다.
도 1b에 도시한 바와 같이, 상기 게이트 전극(12)을 마스크로 이용하여 반도체 기판(11)의 전면에 LDD(Lightly Doped Drain) 이온을 주입하여 상기 게이트 전극(12) 양측의 반도체 기판(11) 표면 내에 LDD 영역(15)을 형성한다. 여기서 상기 반도체 기판(11)이 p형일 때는 n형 불순물 이온을 주입하고, n형일 때는 p형 불순물 이온을 주입한다.
도 1c에 도시한 바와 같이, 상기 게이트 전극(12)을 포함한 반도체 기판(11) 의 전면에 절연막을 형성한 후 전면에 에치백 공정을 실시하여 상기 게이트 전극(12)의 양측면에 측벽 스페이서(16)를 형성한다.
도 1d에 도시한 바와 같이, 상기 게이트 전극(12) 및 측벽 스페이서(16)를 마스크로 이용하여 상기 반도체 기판(11)의 전면에 고농도 n형 불순물 이온을 주입하여 상기 반도체 기판(11) 표면 내에 소오스/드레인 영역(17)을 형성한다.
도 1e에 도시한 바와 같이, 어닐공정 후 습식식각(Wet Etching)을 이용하여 반도체 기판에 SC1 세정공정을 진행한다.
도 1f와 같이 PAI 공정을 진행한다. 티타늄 실리사이드를 형성하기 위하여 폴리 및 기판 상부에 캡 산화막과 폴리 산화막을 형성한 후 티타늄을 일정량 증착 후 실리사이드 형성을 위한 저온 및 고온의 어닐공정을 진행하면서, 실리사이드를 형성하면 도 1g와 같은 구조를 갖게 된다. 위와 같이 일반적인 공정과정을 진행하면 소오스/드레인 이온주입 후 어닐공정 동안 또는 전후 큐 시간(Queue Time) 동안 수 Å(Angstrom)의 자연산화막이 형성된다.
소오스/드레인 이온주입 후 PAI 공정 전 게이트 폴리(Gate Poly) 위에 수 Å의 자연산화막이 형성되는데, 이 자연산화막은 티타늄 실리사이드 형성시 C54상(Phase)으로의 변환을 위한 결정핵 생성(Nucleation)을 저해하여 불안전한 실리사이드를 형성하게 한다. 불안전한 실리사이드는 폴리 접촉저항(Poly RS)을 증가시키게 된다.
대한민국 공개특허 제2003-0049441호에는 게이트 전극의 양측면에 측벽 스페이서를 형성할 때 식각 가스의 양을 조절하여 측벽 스페이서 양측의 반도체 기판을 표면으로부터 소정 두께만큼 식각한 후 실리사이드 공정을 진행함으로써 실리사이드와 채널간의 거리를 단축시켜 이들간의 사이에 존재하는 영역에서의 저항 성분을 낮추는 데 대하여 개시되어 있다.
그러나, 상기와 같은 종래의 실리사이드 형성방법은 소오스/드레인 이온주입후 PAI 공정 전 게이트 폴리 위에 수 Å의 자연산화막이 형성됨으로써 불안전한 실리사이드를 형성하고, 반도체 소자의 특성이 저하되는 문제점이 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, PAI 공정을 진행하기 전에 폴리 위의 자연 산화막을 제거하여 PAI 공정의 효과를 극대화시켜 폴리 접촉저항과 게이트 폴리 위의 콘택(Contact) 저항을 개선되도록 하는 반도체 소자 제조방법에서 실리사이드를 형성하는 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 반도체 반도체 기판에 게이트 전극 및 LDD 영역을 형성하는 단계; 상기 게이트 전극 양측의 반도체 기판 표면 내에 소오스/드레인 영역을 형성하는 단계; 상기 소오스/드레인 영역에 어닐링을 하는 단계; SC1+HF 세정으로 자연산화막을 제거하는 단계; 상기 게이트 전극 위에 잔류 산화막이 없는 상태에서 PAI 이온주입 공정을 하는 단계; Ti 증착 하는 단계 및 어닐링 하는 단계로 이루어진 반도체 소자의 실리사이드 형성 방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
다음, 도 2a 내지 도 2g는 본 발명에 의한 실리사이드 구현 방법에 관한 것이다.
도 2a에 도시한 바와 같이, 반도체 기판(21)의 전면에 게이트 절연막(24)을 형성하고, 상기 게이트 절연막(24)상에 게이트 전극용 폴리 실리콘막(23)을 증착한다. 이어, 상기 폴리 실리콘막(23)에 선택적으로 n형 또는 p형 불순물 이온을 주입하고, 프리도핑 어닐(predoping anneal) 공정을 실시한다. 이어, 포토 및 식각 공정을 통해 상기 폴리 실리콘막(24) 및 게이트 절연막(23)을 선택적으로 제거하여 게이트 전극(22)을 형성한다.
도 2b에 도시한 바와 같이, 상기 게이트 전극(22)을 마스크로 이용하여 반도체 기판(21)의 전면에 LDD 이온을 주입하여 상기 게이트 전극(22) 양측의 반도체 기판(21) 표면 내에 LDD 영역(25)을 형성한다. 여기서 상기 반도체 기판(21)이 p형일 때는 n형 불순물 이온을 주입하고, n형일 때는 p형 불순물 이온을 주입한다.
도 2c에 도시한 바와 같이, 상기 게이트 전극(22)을 포함한 반도체 기판(21) 의 전면에 절연막을 형성한 후 전면에 에치백 공정을 실시하여 상기 게이트 전극(22)의 양측면에 측벽 스페이서(26)를 형성한다.
도 2d에 도시한 바와 같이, 상기 게이트 전극(22) 및 측벽 스페이서(26)를 마스크로 이용하여 상기 반도체 기판(21)의 전면에 고농도 n형 불순물 이온을 주입하여 상기 반도체 기판(21) 표면내에 소오스/드레인 영역(27)을 형성한다.
도 2e와 같이 어닐공정후 습식식각을 이용하여 SC1 세정공정에 HF 공정을 진행함으로써, 자연산화막을 제거할 수 있게 된다. 상기 SC1 세정공정은 초음파 세척기에서 NH4OH:H2O2:H2O을 1:1:20의 부피 비율로 혼합한 용액을 사용하여 상온에서 실시하고, 또한 HF 세정공정은 H20:HF를 100:1의 부피 비율로 혼합한 용액을 사용하 여 상온에서 실시한다. 상기 SC1+HF 세정공정은 SC1 세정공정을 600초, DI(Deionized Water) 린스를 600초, HF 세정을 15초, DI 린스를 1200초 및 IPA(Isopropyl alcohol) 기상건조(Vapor Dry)를 600초 동안 순차적으로 실시한다.
도 2f와 같이 PAI 공정을 진행한다. 상기 PAI 공정을 진행시에는 게이트 전극 위에 잔류 산화막이 없는 상태에서 진행하게 됨으로써 안정된 구조의 C54 형성을 위한 C49 형성을 용이하게 하는 결정핵 생성이 쉽게 일어날 수 있다.
도 2g에 도시한 바와 같이, 티타늄 실리사이드를 형성하기 위하여 폴리 및 기판 상부에 캡 산화막과 폴리 산화막을 형성한 후 티타늄을 일정량 증착 후 실리사이드 형성을 위한 저온 및 고온의 어닐공정을 진행하여 실리사이드를 형성한다.
위와 같이 일반적인 공정과정을 진행하면 소오스/드레인 이온주입 후 어닐공정 또는 전후 큐 시간(Queue Time) 동안 수 Å의 자연산화막이 형성된다. 이러한 자연산화막은 PAI 에 의한 결정핵 생성을 저해하고 결국 안정적인 구조의 C54의 형성을 저해하게 된다. 이러한 결점을 보완하기 위하여 본 발명은 PAI 전에 자연산화막제거 공정을 추가함으로써 폴리 접촉저항을 향상시키고 또한 폴리 콘택저항을 개선시켜 소자의 성능을 극대화시키고자 하였다.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.
따라서, 본 발명의 반도체 소자 제조방법에서 실리사이드를 형성하는 방법은 게이트 전극으로 사용되는 폴리 접촉저항을 향상시키고, 또한 폴리 콘택저항을 개선시키고 소자의 속도를 향상시켜 소자의 특성을 크게 개선시킬 수 있는 효과가 있다.

Claims (5)

  1. 반도체 소자의 실리사이드 형성 방법에 있어서,
    반도체 기판에 게이트 전극 및 LDD 영역을 형성하는 단계;
    상기 게이트 전극 양측의 반도체 기판 표면 내에 소오스/드레인 영역을 형성하는 단계;
    상기 소오스/드레인 영역에 어닐링을 하는 단계;
    SC1+HF 세정으로 자연산화막을 제거하는 단계;
    상기 게이트 전극 위에 잔류 산화막이 없는 상태에서 PAI 이온주입 공정을 하는 단계;
    Ti 증착 하는 단계 및
    어닐링 하는 단계
    를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 실리사이드 형성 방법.
  2. 삭제
  3. 제 1항에 있어서,
    상기 SC1 세정공정은 초음파 세척기에서 NH4OH:H2O2:H2O을 1:1:20의 부피 비율로 혼합한 용액을 사용하여 상온에서 실시하는 것을 특징으로 하는 반도체 소자의 실리사이드 형성 방법.
  4. 제 1항에 있어서,
    상기 HF 세정공정은 H20:HF를 100:1의 부피 비율로 혼합한 용액을 사용하여 상온에서 실시하는 것을 특징으로 하는 반도체 소자의 실리사이드 형성 방법.
  5. 제 1항에 있어서,
    상기 SC1+HF 세정공정은 SC1 세정공정을 600초, DI 린스를 600초, HF 세정을 15초, DI 린스를 1200초 및 IPA 기상건조를 600초 동안 순차적으로 실시하는 것을 특징으로 하는 반도체 소자의 실리사이드 형성 방법.
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